JPH02290373A - Noise reduction circuit - Google Patents

Noise reduction circuit

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Publication number
JPH02290373A
JPH02290373A JP1098017A JP9801789A JPH02290373A JP H02290373 A JPH02290373 A JP H02290373A JP 1098017 A JP1098017 A JP 1098017A JP 9801789 A JP9801789 A JP 9801789A JP H02290373 A JPH02290373 A JP H02290373A
Authority
JP
Japan
Prior art keywords
signal
circuit
timing
pulse
horizontal synchronizing
Prior art date
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Pending
Application number
JP1098017A
Other languages
Japanese (ja)
Inventor
Takafumi Ezaki
江崎 貴文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC IC Microcomputer Systems Co Ltd filed Critical NEC IC Microcomputer Systems Co Ltd
Priority to JP1098017A priority Critical patent/JPH02290373A/en
Publication of JPH02290373A publication Critical patent/JPH02290373A/en
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Abstract

PURPOSE:To eliminate the deviation of display position of a character by providing a means eliminating noise superimposed on a horizontal synchronizing pulse to an output control circuit corresponding to a TV display pattern. CONSTITUTION:A timing generating circuit 1 generates a gate signal 102 regulating the passing timing of a pulse (1) having a slightly shorter period than a reference period of a horizontal synchronizing pulse 1 forming a horizontal synchronizing signal 101 inputted from a terminal 51 and inputs the signal to a gate circuit 2. The circuit 2 outputs a horizontal synchronizing signal 103 including only a horizontal synchronizing pulse (2) corresponding to the passing timing of the signal 102 and sends it to the circuit 1 and an output control circuit 3. The circuit 1 applies the control in the timing of the pulse (2) to set the output initial state of the signal 102 newly on each occasion and the signal 102 is outputted to the circuit 2 as a gate signal in a timing in matching with the timing of the pulse (1). Thus, the pulse (2) forming the signal 103 outputted from the circuit 2 is a signal in matching with the passing timing of the signal 102 at all times and inputted to the circuit 3.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はノイズ除去回路に関し、特にテレビジョン表示
画面上に時刻、チャンネル・ナンハ等の文字を表示する
オンスクリーン・キャラクタデスプレイ用の半導体集積
回路において、水平同期入力信号のノイズを除去するノ
イズ除去回路に閃する。
[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a noise removal circuit, and particularly to a semiconductor integrated circuit for on-screen character display that displays characters such as time, channel, number, etc. on a television display screen. , a noise removal circuit that removes noise from a horizontal synchronization input signal is developed.

〔従来の技術〉 従来、この種の半導体集積回路においては、第3図に一
例のブロック図が示されるように、端子53から入力さ
れる水平同期入力信号は、所定のデータ信号104とと
もに、テレビジョン表示画面上における時刻、チャンネ
ル・ナンパ等の文字の表示位置を制御する出力,fil
1御回路3に直接入力され、出力制御回路3の出力信号
がテレビジョン表示部に送られているのが一般である. 〔発明が解決しようとする課題〕 上述した従来の半導体集積回路においては、テレビ表示
用の出力WII御回路に入力される水平同期入力信号が
、直接前記出力制御回路に入力される構成となっている
ため、水平同期信号に、弱電界中または他の電気製品等
により導入されるノイズが介入すると、そのノイズの重
畳された水乎同期パルスにより出力制御回路が動作する
ため、テレビ表示画面上における文字表示位置がずれる
という欠点がある。
[Prior Art] Conventionally, in this type of semiconductor integrated circuit, as shown in an example block diagram in FIG. Output and fil that control the display position of characters such as time, channel number, etc. on the John display screen
Generally, the output signal is input directly to the output control circuit 3, and the output signal from the output control circuit 3 is sent to the television display section. [Problems to be Solved by the Invention] In the conventional semiconductor integrated circuit described above, the horizontal synchronization input signal input to the output WII control circuit for television display is directly input to the output control circuit. Therefore, if noise introduced by a weak electric field or other electrical products etc. intervenes in the horizontal synchronization signal, the output control circuit is operated by the water synchronization pulse with the superimposed noise, which causes the noise on the TV display screen to The disadvantage is that the character display position is shifted.

〔課題を解決するための手段〕[Means to solve the problem]

本発明のノイズ除去回路は、テレビジョン表示画面上に
所定の文字を表示するための、半導体集積回路により構
成される出力制御回路において、前記出力制御回路の前
段に、所定のゲート信号を入力して水平同期入力信号を
形成する水平同期パルス信号(1)の通過タイミングを
規制し、水平同期パルス信号(2)を出力して前記出力
制御回路に送出するゲート回路と、前記水平同期パルス
信号(2)を入力して、前記水平同期パルス信号(1)
のタイミングに合致する前記ゲート信号を発生するタイ
ミング発生回路と、を備えて構成される。
The noise removal circuit of the present invention is an output control circuit composed of a semiconductor integrated circuit for displaying predetermined characters on a television display screen, and in which a predetermined gate signal is input to a stage before the output control circuit. a gate circuit that regulates the passage timing of a horizontal synchronizing pulse signal (1) that forms a horizontal synchronizing input signal, outputs a horizontal synchronizing pulse signal (2), and sends it to the output control circuit; 2) and input the horizontal sync pulse signal (1).
and a timing generation circuit that generates the gate signal that matches the timing of.

〔実施例〕〔Example〕

次に、本発明について図面を参照して説明する。第1図
は、本発明の一実施例のブロック図である。第1図に示
されるように、本実施例は、出力制御回路3に対応して
、タイミング発生回路1と、ゲート回路2と、を備えて
構成される。
Next, the present invention will be explained with reference to the drawings. FIG. 1 is a block diagram of one embodiment of the present invention. As shown in FIG. 1, this embodiment includes a timing generation circuit 1 and a gate circuit 2 corresponding to an output control circuit 3. As shown in FIG.

第1図において、タイミング発生回路1においては、端
子5lから入力される水平同期入力信号101を形成す
る水平同期パルス(1)の基準周期よりも若干短い周期
を有し、前記水平同期パルス(1)の通過タイミングを
規制するゲート信号102が生成され、ゲート回路2に
入力される。ゲート回路2においては、端子51から入
力される水平同期入力信号101を形成する水平同期バ
ルス(1》は、タイミング発生回路1から入力されるゲ
ート信号102により制御され、ゲート信号102の通
過タイミングに対応する水平同期パルス(2)のみを含
む水平同期信号103が出力されて、タイミング発生回
路1および出力制御回路3に送出される。
In FIG. 1, the timing generation circuit 1 has a cycle slightly shorter than the reference cycle of the horizontal synchronizing pulse (1) forming the horizontal synchronizing input signal 101 inputted from the terminal 5l, and the horizontal synchronizing pulse (1) ) is generated and input to the gate circuit 2. In the gate circuit 2, the horizontal synchronization pulse (1) forming the horizontal synchronization input signal 101 inputted from the terminal 51 is controlled by the gate signal 102 inputted from the timing generation circuit 1, and is controlled by the passage timing of the gate signal 102. A horizontal synchronization signal 103 containing only the corresponding horizontal synchronization pulse (2) is output and sent to the timing generation circuit 1 and the output control circuit 3.

タイミング発生回路1においては、ゲート回路2より送
られてくる水平同期パルス(2)を入力することにより
、水平同期バルス(2)のタイミングに制御されて、ゲ
ート信号102の出力初期状態がその都度新規に設定さ
れ、ゲート信号102は、水平同期パルス(1)のタイ
ミングに合致するタイミングのゲート信号として、ゲー
ト回路2に出力される。従って、ゲート回路2から出力
される水平同期信号103を形成する水平同期パルス(
2)は、常時、ゲート信号102の通過タイミングにお
いて出力され、出力制纒回路3に入力される。
In the timing generation circuit 1, by inputting the horizontal synchronization pulse (2) sent from the gate circuit 2, the output initial state of the gate signal 102 is controlled by the timing of the horizontal synchronization pulse (2), and the output initial state of the gate signal 102 is changed each time. The newly set gate signal 102 is output to the gate circuit 2 as a gate signal whose timing matches the timing of the horizontal synchronizing pulse (1). Therefore, the horizontal synchronizing pulse (
2) is always output at the timing of passage of the gate signal 102 and input to the output control circuit 3.

第2図(a>,(b)および(c)は、それぞれ水平同
期入力信号101,ゲート信号102および水平同期信
号103の動作タイミング図の一例を示しており、第2
図(a)の水平同期入力信号101における水平同期パ
ルス(1)に含まれるノイズは、第2図(b)に示され
るゲート信号102により除去され、水平同期バルス(
2)は、ノイズ無しの状態で、データ信号104ととも
に出力制御回路3に入力される。
FIGS. 2(a), (b), and (c) respectively show an example of the operation timing diagram of the horizontal synchronization input signal 101, the gate signal 102, and the horizontal synchronization signal 103.
The noise contained in the horizontal synchronization pulse (1) in the horizontal synchronization input signal 101 in FIG. 2(a) is removed by the gate signal 102 shown in FIG. 2(b), and the horizontal synchronization pulse (
2) is input to the output control circuit 3 together with the data signal 104 in a noise-free state.

すなわち、タイミング発生回路1およびゲート回路2に
より構成されるノイズ除去回路により、端子5lから入
力される水平同期入力信号101に含まれるノイズの内
、水平同期パルスとタイミングの合致しないノイズは完
全に除去される。
That is, the noise removal circuit constituted by the timing generation circuit 1 and the gate circuit 2 completely removes noise that does not match the timing of the horizontal synchronization pulse among the noise contained in the horizontal synchronization input signal 101 input from the terminal 5l. be done.

〔発明の効果〕〔Effect of the invention〕

以上、詳細に説明したように、本発明は、テレビジョン
表示画面に対応する出力制御回路に適用されて、前記出
力制御回路に入力される水平同期パルスに重畳されてい
るノイズを、複惟な回路を用いることなく有効に除去す
ることにより、テレビジョン表示画面上における雑音に
よる文字等の表示位置のずれを除去することができると
いう効果がある。
As described above in detail, the present invention is applied to an output control circuit corresponding to a television display screen, and eliminates noise superimposed on the horizontal synchronizing pulse inputted to the output control circuit without compromising the noise. By effectively removing the noise without using a circuit, it is possible to remove deviations in the display position of characters, etc. due to noise on the television display screen.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は、本発明の一実施例のブロック図、第2図(a
),(b)および(c)は、それぞれ前記一実施例にお
ける、水平同期入力信号,ゲート信号および水平同期信
号の動作タイミング図、第3図は、従来の出力制御回路
のブロック図である。 図において、1・・・・・・タイミング発生回路、2・
・・・・・ゲート回路、3−・・・・・出力制御回路。 代理人 弁理士  内 原  昔 肩 図 /01 扁 ? 図 .3土幻宝]狙T回Z各 万 J 図
FIG. 1 is a block diagram of an embodiment of the present invention, and FIG.
), (b) and (c) are operation timing diagrams of a horizontal synchronization input signal, a gate signal, and a horizontal synchronization signal, respectively, in the above embodiment, and FIG. 3 is a block diagram of a conventional output control circuit. In the figure, 1...timing generation circuit, 2...
...Gate circuit, 3-...Output control circuit. Agent Patent Attorney Uchihara Old Shoulder Figure/01 Bian? figure. 3 Earth Phantom Treasures] Aim T times Z each million J figure

Claims (1)

【特許請求の範囲】[Claims] テレビジョン表示画面上に所定の文字を表示するための
、半導体集積回路により構成される出力制御回路におい
て、前記出力制御回路の前段に、所定のゲート信号を入
力して水平同期入力信号を形成する水平同期パルス信号
(1)の通過タイミングを規制し、水平同期パルス信号
(2)を出力して前記出力制御回路に送出するゲート回
路と、前記水平同期パルス信号(2)を入力して、前記
水平同期パルス信号(1)のタイミングに符合する前記
ゲート信号を発生するタイミング発生回路と、を備える
ことを特徴とするノイズ発生回路。
In an output control circuit composed of a semiconductor integrated circuit for displaying predetermined characters on a television display screen, a predetermined gate signal is input to a preceding stage of the output control circuit to form a horizontal synchronization input signal. a gate circuit that regulates the passage timing of the horizontal synchronizing pulse signal (1) and outputs the horizontal synchronizing pulse signal (2) and sends it to the output control circuit; A noise generation circuit comprising: a timing generation circuit that generates the gate signal that matches the timing of the horizontal synchronization pulse signal (1).
JP1098017A 1989-04-17 1989-04-17 Noise reduction circuit Pending JPH02290373A (en)

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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4977526A (en) * 1972-11-29 1974-07-26
JPS58192319A (en) * 1982-05-07 1983-11-09 Hitachi Ltd Mechanism for prevention of wafer break
JPS61157084A (en) * 1984-12-28 1986-07-16 Yokogawa Medical Syst Ltd Display device

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