JPH0229049A - デジタル加入者制御器装置 - Google Patents
デジタル加入者制御器装置Info
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- JPH0229049A JPH0229049A JP1013004A JP1300489A JPH0229049A JP H0229049 A JPH0229049 A JP H0229049A JP 1013004 A JP1013004 A JP 1013004A JP 1300489 A JP1300489 A JP 1300489A JP H0229049 A JPH0229049 A JP H0229049A
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/72—Gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
-
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- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M5/02—Conversion to or from representation by pulses
- H03M5/16—Conversion to or from representation by pulses the pulses having three levels
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/08—Modifications for reducing interference; Modifications for reducing effects due to line faults ; Receiver end arrangements for detecting or overcoming line faults
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
-
- H—ELECTRICITY
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- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/541—Transformer coupled at the output of an amplifier
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- Transmitters (AREA)
- Lock And Its Accessories (AREA)
- Radio Relay Systems (AREA)
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
この発明は概して遠隔電気通信回路に関するものであり
、より詳細には、総合サービスデジタル網のＳインター
フェイスを介してデジタル顧客がアクセスを獲得しかつ
、データを伝送することを可能にするデジタル加入者制
御器装置において使用される、擬似３進コード送信器に
関するものである。
、より詳細には、総合サービスデジタル網のＳインター
フェイスを介してデジタル顧客がアクセスを獲得しかつ
、データを伝送することを可能にするデジタル加入者制
御器装置において使用される、擬似３進コード送信器に
関するものである。
遠隔電気通信の分野において、遠距離にわたる情報伝送
の際のデジタル信号化技術の使用はますます顕著になり
つつある。典型的には、国際電信電話諮問委員会（ＣＣ
ＩＴＴ）によって言及されたようなＳあるいは加入者ラ
インインターフェイスは、電話あるいはデータ発生機器
のようなｌ５ＤＮ端末機器（ＴＥ）を自動式構内交換（
ＰＡＢＸ）のような１つあるいはそれ以上のネットワー
クターミネータ（ＮＴ）に相互接続するために使用され
る。より大きな装置においては、ＮＴは多数のＴＥが接
続されたＰＢＸラインカードであるかもしれず、これは
一般に受動バスあるいはマルチポイント形状と呼ばれる
。より小さな装置においては、ＮＴには単一のＴＥのみ
が接続されるかもしれず、これは一般に２地点間形状と
呼ばれる。
の際のデジタル信号化技術の使用はますます顕著になり
つつある。典型的には、国際電信電話諮問委員会（ＣＣ
ＩＴＴ）によって言及されたようなＳあるいは加入者ラ
インインターフェイスは、電話あるいはデータ発生機器
のようなｌ５ＤＮ端末機器（ＴＥ）を自動式構内交換（
ＰＡＢＸ）のような１つあるいはそれ以上のネットワー
クターミネータ（ＮＴ）に相互接続するために使用され
る。より大きな装置においては、ＮＴは多数のＴＥが接
続されたＰＢＸラインカードであるかもしれず、これは
一般に受動バスあるいはマルチポイント形状と呼ばれる
。より小さな装置においては、ＮＴには単一のＴＥのみ
が接続されるかもしれず、これは一般に２地点間形状と
呼ばれる。
デジタル加入者制御器（Ｄ Ｓ Ｃ）装置は、ｌ５ＤＮ
端末装置においてＣＣＩＴＴ推奨のｒＳＪＳインターフ
ェイスして通信するために使用される。
端末装置においてＣＣＩＴＴ推奨のｒＳＪＳインターフ
ェイスして通信するために使用される。
そのようなデジタル加入者制御器装置は、米国カリフォ
ルニア州、サニイベイルのアドバンスト・マイクロ・デ
ィバイシズ・インコーホレーテッド（ＡＭＤ、Ｉｎｃ、
５ｕｎｎｙｖａｌｅ、Ｃａｔｉｆｏｒｎｉａ）によって
部品番号Ａｍ７９Ｃ３０として製造され、販売されてい
る。ディジタル加入者制御器装置は、シングル−チップ
パッケージから形成された集積回路である。ｒｌ ＳＤ
Ｎ使用者−ネットワークインターフェイス：レイチー１
推奨」 （ジュネーブ版推奨−１，４３０，１９８６年
４月８日）と題された仕様書に記載されたＣＣＩＴＴ推
奨１．４３０に一致するであろう擬似３進信号に、２進
デジタル信号を変換する機能を有する送信器回路が、こ
のデジタル加入者制御器集積回路の一部として設けられ
ている。推奨■。
ルニア州、サニイベイルのアドバンスト・マイクロ・デ
ィバイシズ・インコーホレーテッド（ＡＭＤ、Ｉｎｃ、
５ｕｎｎｙｖａｌｅ、Ｃａｔｉｆｏｒｎｉａ）によって
部品番号Ａｍ７９Ｃ３０として製造され、販売されてい
る。ディジタル加入者制御器装置は、シングル−チップ
パッケージから形成された集積回路である。ｒｌ ＳＤ
Ｎ使用者−ネットワークインターフェイス：レイチー１
推奨」 （ジュネーブ版推奨−１，４３０，１９８６年
４月８日）と題された仕様書に記載されたＣＣＩＴＴ推
奨１．４３０に一致するであろう擬似３進信号に、２進
デジタル信号を変換する機能を有する送信器回路が、こ
のデジタル加入者制御器集積回路の一部として設けられ
ている。推奨■。
４３０仕様は、電力が与えられているときおよびパワー
ダウンの間のマークおよびスペースの両状態に対する出
力インピーダンスと、５０オームおよび４００オームテ
ンプレートの負荷状態に対する出力応答と、さらに５６
６オームテンプレートの負荷状態に対する電流制限とに
関して、ＴＥの送信器回路の電気的特性を規定する。
ダウンの間のマークおよびスペースの両状態に対する出
力インピーダンスと、５０オームおよび４００オームテ
ンプレートの負荷状態に対する出力応答と、さらに５６
６オームテンプレートの負荷状態に対する電流制限とに
関して、ＴＥの送信器回路の電気的特性を規定する。
推奨１．４３０仕様によって規定された電気的特性を満
たす送信器の設計を試みるにあたって、まずパワーダウ
ン状態の間のラインクランピングの問題に遭遇した。こ
の問題は、出力に現われる背中合わせのｐ−ｎおよびｎ
−ｐダイオード装置のためにあらゆるＣＭＯＳ出力構造
に固有のものである。電力が与えられたときＣＭＯＳ出
力ステージおけるこれらのダイオード装置がＳインター
フェイスで伝送ラインのツイストペアとどのようにイン
ターフェイスするかが第１（ａ）図に図式的に示されて
いる。第１（ｂ）図はパワーダウン状態におけるＣＭＯ
Ｓ出力ステージの均等回路であり、Ｖｃ ｃ ”Ｖｓ
５−ＯＶであるとき伝送ラインが直列ダイオードによっ
てどのように短絡させられるかを示す。
たす送信器の設計を試みるにあたって、まずパワーダウ
ン状態の間のラインクランピングの問題に遭遇した。こ
の問題は、出力に現われる背中合わせのｐ−ｎおよびｎ
−ｐダイオード装置のためにあらゆるＣＭＯＳ出力構造
に固有のものである。電力が与えられたときＣＭＯＳ出
力ステージおけるこれらのダイオード装置がＳインター
フェイスで伝送ラインのツイストペアとどのようにイン
ターフェイスするかが第１（ａ）図に図式的に示されて
いる。第１（ｂ）図はパワーダウン状態におけるＣＭＯ
Ｓ出力ステージの均等回路であり、Ｖｃ ｃ ”Ｖｓ
５−ＯＶであるとき伝送ラインが直列ダイオードによっ
てどのように短絡させられるかを示す。
もう１つの問題は、５０オームから４００オームの公称
負荷を駆動するための精密な電圧源増幅器回路を含み、
しかしながらなおかつ、出力に低い抵抗負荷（すなわち
５．６オーム）が生じたときには最大の電流駆動能力を
も提供する伝送器を設計することであった。そして最後
に、高インピーダンス源で誘導負荷を駆動することによ
って生じる伝送ライン上のリンギングを除去する送信器
の設計という問題があった。
負荷を駆動するための精密な電圧源増幅器回路を含み、
しかしながらなおかつ、出力に低い抵抗負荷（すなわち
５．６オーム）が生じたときには最大の電流駆動能力を
も提供する伝送器を設計することであった。そして最後
に、高インピーダンス源で誘導負荷を駆動することによ
って生じる伝送ライン上のリンギングを除去する送信器
の設計という問題があった。
この発明の送信器回路は、送信器設計に関連する諸問題
を克服するために、出力インピーダンス、出力応答およ
び電流制限に関するそのような必要条件を満たすための
デジタル加入者制御器集積回路の一部として提供される
。これはこの発明において、電流源増幅器、第１電圧源
増幅器および第２電圧源増幅器を含む擬似３進コード送
信器によって達成される。電流源増幅器は、５０オーム
および４００オームの負荷状態の間、適切な差動電圧を
維持するために、電圧源増幅器に十分な駆動電流を供給
し、しかしながらなおかつ、５，６オームの負荷状態の
間には制限された電流量を供給する働きをする。各電圧
源増幅器は、ソーストランジスタおよびシンクトランジ
スタから形成された出力ステージを含む。マークからス
ペースおよびマークからマークの遷移の・間、ソースお
よびシンクトランジスタをゆっくりオフおよびオンにす
るために線形１．Ｃ，充電回路が設けられ、その結果伝
送ライン上のリンギングは低減される。さらに、出力ス
テージは、出力ノードにおいて単一のｎ−ｐダイオード
構造を提供するよう設計され、それによって、他の端末
機器が伝送している際に伝送ラインに負荷を加えること
なく送信器がパワーダウンされることをｉｉＪ能にする
。
を克服するために、出力インピーダンス、出力応答およ
び電流制限に関するそのような必要条件を満たすための
デジタル加入者制御器集積回路の一部として提供される
。これはこの発明において、電流源増幅器、第１電圧源
増幅器および第２電圧源増幅器を含む擬似３進コード送
信器によって達成される。電流源増幅器は、５０オーム
および４００オームの負荷状態の間、適切な差動電圧を
維持するために、電圧源増幅器に十分な駆動電流を供給
し、しかしながらなおかつ、５，６オームの負荷状態の
間には制限された電流量を供給する働きをする。各電圧
源増幅器は、ソーストランジスタおよびシンクトランジ
スタから形成された出力ステージを含む。マークからス
ペースおよびマークからマークの遷移の・間、ソースお
よびシンクトランジスタをゆっくりオフおよびオンにす
るために線形１．Ｃ，充電回路が設けられ、その結果伝
送ライン上のリンギングは低減される。さらに、出力ス
テージは、出力ノードにおいて単一のｎ−ｐダイオード
構造を提供するよう設計され、それによって、他の端末
機器が伝送している際に伝送ラインに負荷を加えること
なく送信器がパワーダウンされることをｉｉＪ能にする
。
発明の概要
この発明の好ましい実施例において、ｌ５ＤＮ端末機器
のＳインターフェイスを介してデジタル顧客がアクセス
を獲得しかつ、データを伝送することを可能にするデジ
タル加入者制御器装置は、第１および第２出力ノードで
、２進デジタル信号を擬似３進信号に変換し、差動出力
電圧を形成する送信器回路を含む。送信器回路は基準電
流に応答し、第１駆動電流および第２駆動電流を発生す
るための電流源増幅器回路と、第１電圧源増幅器回路と
、さらに第２電圧源増幅器回路とを含む。
のＳインターフェイスを介してデジタル顧客がアクセス
を獲得しかつ、データを伝送することを可能にするデジ
タル加入者制御器装置は、第１および第２出力ノードで
、２進デジタル信号を擬似３進信号に変換し、差動出力
電圧を形成する送信器回路を含む。送信器回路は基準電
流に応答し、第１駆動電流および第２駆動電流を発生す
るための電流源増幅器回路と、第１電圧源増幅器回路と
、さらに第２電圧源増幅器回路とを含む。
第１電圧源増幅器回路は基準電圧、第１デジタル制御信
号、第２デジタル制御信号、および第１駆動電流に応答
し、第２デジタル制御信号がハイの論理レベルの際には
第１出力ノードを基準電圧に駆動し、第１デジタル制御
信号がハイΦ論理レベルの際１ごは、第１出力ノードを
接地電位へ駆動する。第２電圧源増幅器回路は基準電圧
、第１デジタル制御信号、第２デジタル制御信号および
第２駆動電流に応答し、第１デジタル制御信号がハイの
論理レベルの際には第２出力ノードを基準電圧へ駆動し
、第２デジタル制御信号がハイの論理レベルの際には第
２出力ノードを接地電位へ駆動する。
号、第２デジタル制御信号、および第１駆動電流に応答
し、第２デジタル制御信号がハイの論理レベルの際には
第１出力ノードを基準電圧に駆動し、第１デジタル制御
信号がハイΦ論理レベルの際１ごは、第１出力ノードを
接地電位へ駆動する。第２電圧源増幅器回路は基準電圧
、第１デジタル制御信号、第２デジタル制御信号および
第２駆動電流に応答し、第１デジタル制御信号がハイの
論理レベルの際には第２出力ノードを基準電圧へ駆動し
、第２デジタル制御信号がハイの論理レベルの際には第
２出力ノードを接地電位へ駆動する。
この発明のこれらのおよびその他の目的および利点は、
全体を通して対応する部分が同じ参照番号で示された、
添付された図面とともに以下の詳細な説明がなされれば
、より十分に明らかなものとなろう。
全体を通して対応する部分が同じ参照番号で示された、
添付された図面とともに以下の詳細な説明がなされれば
、より十分に明らかなものとなろう。
好ましい実施例の説明
ここで図面を詳細に参照すると、第２図には、端末機器
（ＴＥ）２を中央局あるいは構内交換（ＰＢＸ）ライン
カードのようなネットワークターミネータ（ＮＴ）に接
続するＳあるいは加入者ラインインターフェイスを介し
て通信するための総合サービスデジタル網（ＩＳＤＮ）
の全体のブロック図が示される。ＴＥ２は加入者電力制
御器４、マイクロプロセッサ５、およびテジタル加入者
制御器（ＤＳＣ）装置６を含む。前述のように、デジタ
ル加入者制御器装置６は、２進デジタル信号を擬似３進
信号へ変換するためのこの発明の送信器回路７を含む集
積回路である。
（ＴＥ）２を中央局あるいは構内交換（ＰＢＸ）ライン
カードのようなネットワークターミネータ（ＮＴ）に接
続するＳあるいは加入者ラインインターフェイスを介し
て通信するための総合サービスデジタル網（ＩＳＤＮ）
の全体のブロック図が示される。ＴＥ２は加入者電力制
御器４、マイクロプロセッサ５、およびテジタル加入者
制御器（ＤＳＣ）装置６を含む。前述のように、デジタ
ル加入者制御器装置６は、２進デジタル信号を擬似３進
信号へ変換するためのこの発明の送信器回路７を含む集
積回路である。
第３図には、同じ１．Ｃ，あるいはチップの一部として
提供された、この発明の送信器回路７の略ブロック図が
示される。送信器回路７は、２進デジタル信号を擬似３
進（３−レベル）コードに外部出力ピンＬＯＵＴＩおよ
びＬＯＵＴ２において変換するための完全な差動電圧源
増幅器であり、それらの出力ビンはＳインターフェイス
においてツイストペア伝送ラインに結合される。送信器
回路７は、基準電圧ＶＲＥＦＴ、基準電流ＩＲＥＦＴ１
第１デジタル制御信号ＬＵＩＸＭＴＩ、第２デジタル制
御信号ＬＵＩＸＭＴ２、およびデジタル加入者制御器装
置６の他の部分からのバイアス信号ＬＢｆＡＳからなる
、内部発生された入力信号を受ける。
提供された、この発明の送信器回路７の略ブロック図が
示される。送信器回路７は、２進デジタル信号を擬似３
進（３−レベル）コードに外部出力ピンＬＯＵＴＩおよ
びＬＯＵＴ２において変換するための完全な差動電圧源
増幅器であり、それらの出力ビンはＳインターフェイス
においてツイストペア伝送ラインに結合される。送信器
回路７は、基準電圧ＶＲＥＦＴ、基準電流ＩＲＥＦＴ１
第１デジタル制御信号ＬＵＩＸＭＴＩ、第２デジタル制
御信号ＬＵＩＸＭＴ２、およびデジタル加入者制御器装
置６の他の部分からのバイアス信号ＬＢｆＡＳからなる
、内部発生された入力信号を受ける。
送信器回路７（Ｉ、ＩＵＴ）は、電流源増幅器１０ （
Ｌ ＩＵＴＡＭＰ） 、第１電圧源増幅器１２（Ｌ Ｉ
−ＵＴＯＵＴＩ） 、第２電圧源増幅器１４（Ｌ Ｉ
ＵＴＯＵＴ２）および関連するデジタル制御回路からな
る。電流源増幅器１０は、各電圧源増幅器１２および１
４内において許容される最大駆動電流を確定する機能を
有する。電圧源増幅器１２および１４は、外部出力ビン
ＬＯＵＴＩおよびＬＯＵＴ２を基準電圧ＶＲＥＦＴに駆
動するのに必要な電流量を制御する機能を有する。
Ｌ ＩＵＴＡＭＰ） 、第１電圧源増幅器１２（Ｌ Ｉ
−ＵＴＯＵＴＩ） 、第２電圧源増幅器１４（Ｌ Ｉ
ＵＴＯＵＴ２）および関連するデジタル制御回路からな
る。電流源増幅器１０は、各電圧源増幅器１２および１
４内において許容される最大駆動電流を確定する機能を
有する。電圧源増幅器１２および１４は、外部出力ビン
ＬＯＵＴＩおよびＬＯＵＴ２を基準電圧ＶＲＥＦＴに駆
動するのに必要な電流量を制御する機能を有する。
ここに規定されたように、外部ビンＬＯＵＴ２が基準電
圧ＶＲＥＦＴにあり、かつ外部ピンＬＯＵＴＩが接地電
位にある際には、ハイあるいは正のマーク状態が示され
る。外部ピンＬＯＵＴＩが基準電圧ＶＲＥＦＴに、かつ
外部ピンＬＯＵＴ２が接地電位にある際には、ローある
いは負のマーク状態が示される。外部ピンＬＯＵＴＩお
よびＬＯＵＴ２がともにハイインピーダンスであり、そ
の結果Ｓ−インターフェイス上にライン終端抵抗が存在
するためそれらの間の差動電圧が０である際には、スペ
ース状態が示される。
圧ＶＲＥＦＴにあり、かつ外部ピンＬＯＵＴＩが接地電
位にある際には、ハイあるいは正のマーク状態が示され
る。外部ピンＬＯＵＴＩが基準電圧ＶＲＥＦＴに、かつ
外部ピンＬＯＵＴ２が接地電位にある際には、ローある
いは負のマーク状態が示される。外部ピンＬＯＵＴＩお
よびＬＯＵＴ２がともにハイインピーダンスであり、そ
の結果Ｓ−インターフェイス上にライン終端抵抗が存在
するためそれらの間の差動電圧が０である際には、スペ
ース状態が示される。
基準電圧ＶＲＥＦＴは、内部禁止帯幅発生器回路から供
給された固定電圧源であり、基準電流ＩＲＥＦＴは、禁
止帯幅発生器回路内に位置するカレントミラー配置から
発生された定電流源である。
給された固定電圧源であり、基準電流ＩＲＥＦＴは、禁
止帯幅発生器回路内に位置するカレントミラー配置から
発生された定電流源である。
第１デジタル制御信号Ｌ−Ｕ Ｉ ＸＭＴ １はハイマ
ーク信号ＨＭを提供する。信号り、ＵＩＸＭＴＩはまた
インバータＩＮＶＩによって反転され、反転されたある
いは補数ハイマーク信号ＨＭＢを提供する。同様に、第
２デジタル制御信号ＬＵＩＸＭＴ２はローマーク信号Ｌ
Ｍを提供する。信号ＬＵＩＸＭＴ２はまたインバータＩ
ＮＶ２によって反転され、反転されたあるいは補数ロー
マーク信号ＬＭＢを提供する。
ーク信号ＨＭを提供する。信号り、ＵＩＸＭＴＩはまた
インバータＩＮＶＩによって反転され、反転されたある
いは補数ハイマーク信号ＨＭＢを提供する。同様に、第
２デジタル制御信号ＬＵＩＸＭＴ２はローマーク信号Ｌ
Ｍを提供する。信号ＬＵＩＸＭＴ２はまたインバータＩ
ＮＶ２によって反転され、反転されたあるいは補数ロー
マーク信号ＬＭＢを提供する。
バイアス信号ＬＢＩＡＳはＮ−チャネルバイアストラン
ジスタＮ１のゲートに接続される。バイアス信号ＬＢＩ
ＡＳは、送信器回路７内のＮ−チャネルトランジスタの
すべてをバイアスするために使用されるカレントミラー
信号である。トランジスタＮ１のドレインはＰ−チャネ
ルバイアストランジスタＰ１のドレインに接続され、そ
のソースは接地電位ＶＳＳに接続される。トランジスタ
Ｐ１のソースは電源電位ｖＣＣに接続され、そのゲート
およびドレインはともに接続される。トランジスタＰ１
の共通ゲートおよびドレイン電極は、送信器回路７内の
Ｐ−チャネルトランジスタのすべてをパイ・アスするた
めに使用されるＰ−バイアス信号ＰＢＩＡＳを提供する
。−船釣な実現において、トランジスタＰ１のバルクは
電源電位ＶＣＣに接続され、トランジスタＮ１のソース
はそのサブストレートに接続される。便宜上、Ｎ−チャ
ネルトランジスタは文字Ｎおよびそれに続く特定の参照
番号で示され、Ｐ−チャネルトランジスタは、文字Ｐお
よびそれに続く特定の参照番号によって示されるであろ
う。
ジスタＮ１のゲートに接続される。バイアス信号ＬＢＩ
ＡＳは、送信器回路７内のＮ−チャネルトランジスタの
すべてをバイアスするために使用されるカレントミラー
信号である。トランジスタＮ１のドレインはＰ−チャネ
ルバイアストランジスタＰ１のドレインに接続され、そ
のソースは接地電位ＶＳＳに接続される。トランジスタ
Ｐ１のソースは電源電位ｖＣＣに接続され、そのゲート
およびドレインはともに接続される。トランジスタＰ１
の共通ゲートおよびドレイン電極は、送信器回路７内の
Ｐ−チャネルトランジスタのすべてをパイ・アスするた
めに使用されるＰ−バイアス信号ＰＢＩＡＳを提供する
。−船釣な実現において、トランジスタＰ１のバルクは
電源電位ＶＣＣに接続され、トランジスタＮ１のソース
はそのサブストレートに接続される。便宜上、Ｎ−チャ
ネルトランジスタは文字Ｎおよびそれに続く特定の参照
番号で示され、Ｐ−チャネルトランジスタは、文字Ｐお
よびそれに続く特定の参照番号によって示されるであろ
う。
電流源増幅器１０は入力ノード１６において基準電圧Ｉ
ＲＥＦＴを、入力ノード１８においてバイアス信号ＬＢ
ＩＡＳを受ける。電流源増幅器１０は出力ノード２０に
おける第１駆動電流５ＯＵＲＣＥＩを第１電圧源増幅器
１２内の出力ステージに供給する。電流源増幅器１０は
さらに、出力ノード２２における第２駆動電流５ＯＵＲ
ＣＥ２を第２電圧源増幅器１４内の出力ステージに供給
する。第１電圧源増幅器１２は入力ノード２４において
第１駆動電流５ＯＵＲＣＥＩを、入力ノード２６におい
て電圧基準ＶＲＥＦＴを、入力ノード２８においてバイ
アス信号ＬＢＩＡＳを、さらに入力ノード３０において
Ｐ−バイアス信号ＰＢＩＡＳを受ける。第１電圧源増幅
器１２はさらに、入力ノード３２においてローマーク信
号ＬＭを、入力ノード３４において補数ローマーク信号
ＬＭＢを、入力ノード３６においてハイマーク信号ＨＭ
を、さらに入力ノード３８において補数ハイマーク信号
ＨＭＢを受ける。増幅器１２は出力ノード４０および外
部ピンＬＯＵＴＩにおいて出力電圧レベル信号を発生す
る。
ＲＥＦＴを、入力ノード１８においてバイアス信号ＬＢ
ＩＡＳを受ける。電流源増幅器１０は出力ノード２０に
おける第１駆動電流５ＯＵＲＣＥＩを第１電圧源増幅器
１２内の出力ステージに供給する。電流源増幅器１０は
さらに、出力ノード２２における第２駆動電流５ＯＵＲ
ＣＥ２を第２電圧源増幅器１４内の出力ステージに供給
する。第１電圧源増幅器１２は入力ノード２４において
第１駆動電流５ＯＵＲＣＥＩを、入力ノード２６におい
て電圧基準ＶＲＥＦＴを、入力ノード２８においてバイ
アス信号ＬＢＩＡＳを、さらに入力ノード３０において
Ｐ−バイアス信号ＰＢＩＡＳを受ける。第１電圧源増幅
器１２はさらに、入力ノード３２においてローマーク信
号ＬＭを、入力ノード３４において補数ローマーク信号
ＬＭＢを、入力ノード３６においてハイマーク信号ＨＭ
を、さらに入力ノード３８において補数ハイマーク信号
ＨＭＢを受ける。増幅器１２は出力ノード４０および外
部ピンＬＯＵＴＩにおいて出力電圧レベル信号を発生す
る。
同様に、第２電圧源増幅器１４は入力ノード２５におい
て第２駆動電流５ＯＵＲＣＥ２を、入力ノード４６にお
いて電圧基準ＶＲＥＦＴを、入力ノード４８においてバ
イアス信号ＬＢＩＡＳを、さらに入力ノード５０におい
てＰ−バイアス信号ＰＢＩＡＳを受ける。第２電圧源増
幅器１４はさらに、入力ノード５２においてハイマーク
信号ＨＭを、入力ノード５４において補数ハイマーク信
号ＨＭＢを、入力ノード５６においてローマーク信号Ｌ
Ｍを、さらに入力ノード５８において補数ローマーク信
号ＬＭＢを受ける。デジタル制御信号ＨＭ、ＨＭＢＳＬ
Ｍ、およびＬＭＢは２つの増幅器１２および１４内にお
いて反転されることが留意されるべきである。これは外
部ピンＬＯＵＴ１およびＬＯＵＴ２が、差動出力電圧を
提供するために正反対の方向に駆動されねばならないた
めである。増幅器１４は出力ノード４１および外部ピン
ＬＯＵＴ２において出力電圧レベル信号を発生する。
て第２駆動電流５ＯＵＲＣＥ２を、入力ノード４６にお
いて電圧基準ＶＲＥＦＴを、入力ノード４８においてバ
イアス信号ＬＢＩＡＳを、さらに入力ノード５０におい
てＰ−バイアス信号ＰＢＩＡＳを受ける。第２電圧源増
幅器１４はさらに、入力ノード５２においてハイマーク
信号ＨＭを、入力ノード５４において補数ハイマーク信
号ＨＭＢを、入力ノード５６においてローマーク信号Ｌ
Ｍを、さらに入力ノード５８において補数ローマーク信
号ＬＭＢを受ける。デジタル制御信号ＨＭ、ＨＭＢＳＬ
Ｍ、およびＬＭＢは２つの増幅器１２および１４内にお
いて反転されることが留意されるべきである。これは外
部ピンＬＯＵＴ１およびＬＯＵＴ２が、差動出力電圧を
提供するために正反対の方向に駆動されねばならないた
めである。増幅器１４は出力ノード４１および外部ピン
ＬＯＵＴ２において出力電圧レベル信号を発生する。
電流源増幅器１０の詳細な略回路図が第４図に示される
。電流源増幅器１０はバイアス回路６０、差動増幅器６
２、第２利得ステージトランジスタ６４、負荷回路６６
、および出力回路６８を含む。
。電流源増幅器１０はバイアス回路６０、差動増幅器６
２、第２利得ステージトランジスタ６４、負荷回路６６
、および出力回路６８を含む。
バイアス回路６０は２つのｇｍ−接続された直列トラン
ジスタＮ２およびＮ３から形成される。トランジスタＮ
２のゲートおよびドレイン電極はともに接続され、トラ
ンジスタＮ３のソースに接続される。トランジスタＮ２
のソースはそのサブストレートおよび接地電位ｖＳＳに
接続される。トランジスタＮ３のゲートおよびドレイン
電極もまたともに接続され、入力ノード１６に接続され
て基準電流ＩＲＥＦＴを受け、差動増幅器６２のために
内部基準電圧をノードＡにおいて発生する。
ジスタＮ２およびＮ３から形成される。トランジスタＮ
２のゲートおよびドレイン電極はともに接続され、トラ
ンジスタＮ３のソースに接続される。トランジスタＮ２
のソースはそのサブストレートおよび接地電位ｖＳＳに
接続される。トランジスタＮ３のゲートおよびドレイン
電極もまたともに接続され、入力ノード１６に接続され
て基準電流ＩＲＥＦＴを受け、差動増幅器６２のために
内部基準電圧をノードＡにおいて発生する。
差動増幅器６２は、ゲートが各々ノードＡおよびＢに接
続された１対のＮ−チャネル−入力トランジスタＮ４お
よびＮ５と、カレントミラー回路を構成し、入力トラン
ジスタＮ２およびＮ３に対して負荷として働く１対のＰ
−チャネルトランジスタＰ２およびＰ３と、さらにノー
ドＣにおいて定電流を発生するＮ−チャネル電流源トラ
ンジスタＮ６とからなる。
続された１対のＮ−チャネル−入力トランジスタＮ４お
よびＮ５と、カレントミラー回路を構成し、入力トラン
ジスタＮ２およびＮ３に対して負荷として働く１対のＰ
−チャネルトランジスタＰ２およびＰ３と、さらにノー
ドＣにおいて定電流を発生するＮ−チャネル電流源トラ
ンジスタＮ６とからなる。
差動増幅器のノードＧにおける出力は、第２利得ステー
ジトランジスタ６４ （Ｐ４）のゲートに印加される。
ジトランジスタ６４ （Ｐ４）のゲートに印加される。
負荷回路６６は、トランジスタＮ２およびＮ３に幾何学
的に整合される２つの直列接続されたトランジスタＮ７
およびＮ８から形成される。トランジスタＮ７のゲート
およびドレイン電極はともに接続され、トランジスタＮ
８のソースに接続される。トランジスタＮ７のソースは
そのサブストレートおよび接地電位ｖＳＳに接続される
。トランジスタＮ８のゲートおよびドレイン電極もまた
ともに接続され、トランジスタＰ４のドレインに接続さ
れる。差動増幅器６２は、ＡおよびＢの各ノードに印加
された電圧間の差を増幅し、差動増幅された信号をノー
ドＤにおいて発生し、ノードＢにおける電圧がノードＡ
における電圧と等しくなるまでトランジスタＰ４のゲー
トを駆動する。したがって、トランジスタＰ４を介する
電流は基準電流ＩＲＥＦＴと等しくなるであろう。第１
および第２の駆動電流５ＯＵＲＣＥＩおよび５ＯＵＲＣ
Ｅ２は、トランジスタ寸法内を流れる電流を出力回路６
８の各ソーストランジスタＰ５およびＰ６に鏡面反射さ
せることによって発生される。１２および１４の各電圧
源増幅器に供給される最大電流は、各ソーストランジス
タＰ５．２６間のトランジスタ寸法と、基準電流ＩＲＥ
ＦＴのトランジスタ２４倍との比によって決定される。
的に整合される２つの直列接続されたトランジスタＮ７
およびＮ８から形成される。トランジスタＮ７のゲート
およびドレイン電極はともに接続され、トランジスタＮ
８のソースに接続される。トランジスタＮ７のソースは
そのサブストレートおよび接地電位ｖＳＳに接続される
。トランジスタＮ８のゲートおよびドレイン電極もまた
ともに接続され、トランジスタＰ４のドレインに接続さ
れる。差動増幅器６２は、ＡおよびＢの各ノードに印加
された電圧間の差を増幅し、差動増幅された信号をノー
ドＤにおいて発生し、ノードＢにおける電圧がノードＡ
における電圧と等しくなるまでトランジスタＰ４のゲー
トを駆動する。したがって、トランジスタＰ４を介する
電流は基準電流ＩＲＥＦＴと等しくなるであろう。第１
および第２の駆動電流５ＯＵＲＣＥＩおよび５ＯＵＲＣ
Ｅ２は、トランジスタ寸法内を流れる電流を出力回路６
８の各ソーストランジスタＰ５およびＰ６に鏡面反射さ
せることによって発生される。１２および１４の各電圧
源増幅器に供給される最大電流は、各ソーストランジス
タＰ５．２６間のトランジスタ寸法と、基準電流ＩＲＥ
ＦＴのトランジスタ２４倍との比によって決定される。
周波数補償コンデンサ７０の第１電極はノードＢに接続
され、第２電極はノードＤに接続される。
され、第２電極はノードＤに接続される。
第１電圧源増幅器１２の詳細な回路図が第５図に示され
る。第２電圧源増幅器１４は構造が第１電圧源増幅器１
２と同一であるので、増幅器１２の構成要素およびそれ
らの相互接続のみを説明すれば十分であろう。電圧源増
幅器１２は、差動増幅器７２、第１利得回路７４、第２
利得回路７６、第１線形充電回路７８、第２線形充電回
路８０、およびプッシュ−プル出力ステージ８２を含む
。
る。第２電圧源増幅器１４は構造が第１電圧源増幅器１
２と同一であるので、増幅器１２の構成要素およびそれ
らの相互接続のみを説明すれば十分であろう。電圧源増
幅器１２は、差動増幅器７２、第１利得回路７４、第２
利得回路７６、第１線形充電回路７８、第２線形充電回
路８０、およびプッシュ−プル出力ステージ８２を含む
。
差動増幅器７２は、ゲートが電圧ＶＲＥＦＴおよび、出
力ノード４０からの出力電圧レベル信号にそれぞれ接続
された１対のＮ−チャネル入力トランジスタＮ９および
Ｎ１０と、カレントミラー回路を構成し、入力トランジ
スタＮ９およびＮ１０に対して負荷として働く１対のＰ
−チャネルトランジスタＰＮ７およびＰ８と、さらにノ
ードＦにおいて定電流を発生するＮ−チャネル電流源ト
ランジスタＮ１１とからなる。
力ノード４０からの出力電圧レベル信号にそれぞれ接続
された１対のＮ−チャネル入力トランジスタＮ９および
Ｎ１０と、カレントミラー回路を構成し、入力トランジ
スタＮ９およびＮ１０に対して負荷として働く１対のＰ
−チャネルトランジスタＰＮ７およびＰ８と、さらにノ
ードＦにおいて定電流を発生するＮ−チャネル電流源ト
ランジスタＮ１１とからなる。
第１利得回路７４はＰ−チャネル駆動トランジスタＰ９
およびＮ−チャネル負荷トランジスタＮ１２から形成さ
れる。第２利得回路７６はＰ−チャネル駆動トランジス
タＰ１０およびＮ−チャネル負荷トランジスタＮ１３か
ら形成される。ノードＧにおける、差動増幅器７２から
の第１の増幅された出力信号はトランジスタＰ９のゲー
トに接続され、ノードＨにおける、差動増幅器からの第
２の増幅された出力信号はトランジスタＰ１０のゲート
に接続される。差動増幅器７２は出力ノード４０におけ
る出力電圧レベル信号を基準電圧ＶＲＥＦＴと比較し、
出力電圧と基準電圧とが等しくなるまでノードＪを駆動
する。周波数補償コンデンサ８４の第１電極はノードＪ
に接続され、第２電極は接地電位ｖＳＳに接続される。
およびＮ−チャネル負荷トランジスタＮ１２から形成さ
れる。第２利得回路７６はＰ−チャネル駆動トランジス
タＰ１０およびＮ−チャネル負荷トランジスタＮ１３か
ら形成される。ノードＧにおける、差動増幅器７２から
の第１の増幅された出力信号はトランジスタＰ９のゲー
トに接続され、ノードＨにおける、差動増幅器からの第
２の増幅された出力信号はトランジスタＰ１０のゲート
に接続される。差動増幅器７２は出力ノード４０におけ
る出力電圧レベル信号を基準電圧ＶＲＥＦＴと比較し、
出力電圧と基準電圧とが等しくなるまでノードＪを駆動
する。周波数補償コンデンサ８４の第１電極はノードＪ
に接続され、第２電極は接地電位ｖＳＳに接続される。
第１の線形充電回路７８は、Ｐ−チャネル充電トランジ
スタｐＨ、伝達ゲートＴＧ３、プル−ダウントランジス
タＮ１４、コンデンサＣ１、およびスイッチングトラン
ジスタＮ１５を含む。充電トランジスタｐＨは、伝達ゲ
ートＴＧ３がオン、すなわち閉じられているときコンデ
ンサＣ１を充電するためのバイアス電流を提供するため
に使用される。
スタｐＨ、伝達ゲートＴＧ３、プル−ダウントランジス
タＮ１４、コンデンサＣ１、およびスイッチングトラン
ジスタＮ１５を含む。充電トランジスタｐＨは、伝達ゲ
ートＴＧ３がオン、すなわち閉じられているときコンデ
ンサＣ１を充電するためのバイアス電流を提供するため
に使用される。
第２の線形充電回路８０は、Ｐ−チャネル充電トランジ
スタＰ１２、伝達ゲートＴＧ４、伝達ゲートＴＧ５、Ｎ
−チャネル充電トランジスタＮ１６、プル−ダウントラ
ンジスタＮ１７、およびコンデンサＣ２を含む。Ｐ−チ
ャネル充電トランジスタＰ１２は同様に、伝達ゲートＴ
Ｇ４がオン、すなわち閉じられているときコンデンサＣ
２を充電するためのバイアス電流をトランジスタｐＨに
提供するために使用される。Ｎ−チャネル充電トランジ
スタＮ１６および伝達ゲー）ＴＧ５は、伝達ゲートＴＧ
５がオン、すなわち閉じられているときコンデンサＣ２
を放電する機能を有する。
スタＰ１２、伝達ゲートＴＧ４、伝達ゲートＴＧ５、Ｎ
−チャネル充電トランジスタＮ１６、プル−ダウントラ
ンジスタＮ１７、およびコンデンサＣ２を含む。Ｐ−チ
ャネル充電トランジスタＰ１２は同様に、伝達ゲートＴ
Ｇ４がオン、すなわち閉じられているときコンデンサＣ
２を充電するためのバイアス電流をトランジスタｐＨに
提供するために使用される。Ｎ−チャネル充電トランジ
スタＮ１６および伝達ゲー）ＴＧ５は、伝達ゲートＴＧ
５がオン、すなわち閉じられているときコンデンサＣ２
を放電する機能を有する。
プッシュ−プル出力ステージ８２はＮ−チャネル出力ソ
ーストランジスタＮ１８およびＮ−チャネル出力シンク
トランジスタＮ１９を含む。出力ソーストランジスタＮ
１８のドレインは、第１駆動電流５ＯＵＲＣＥＩを受け
るため入力ノード２４に接続され、そのソースは出力ノ
ード４０に接続される。トランジスタＮ１８のゲートは
ノードＪおよび、スイッチングトランジスタＮ１５のド
レインに接続される。トランジスタＮ１８のバルクは、
第１Ｂ図に示されたようなパワー−ダウン状態の間、典
型的なＣＭＯ３出力ステージにおいて見られるｐ−ウェ
ル−ｎ−サブストレートに関連するｐ−ｎダイオードを
、除去する働きをする接地電位に接続される。出力シン
クトランジスタＮ１９のドレインは出力トランジスタＮ
１８のソースおよび出力ノード４０に接続される。さら
に、出力ノード４０は入力トランジスタＮ１０のゲート
に接続される。トランジスタＮ１９のゲートはノードし
および、プル−ダウントランジスタＮ１７のドレインに
接続される。出力トランジスタＮ１９のバルクは、接地
電位ｖＳＳに結合されたそのソースに接続される。結果
として、・各外部ピンＬＯＵＴＩおよびＬＯＵＴ２に接
続されるのは単一のｎ−ｐダイオード構造のみである。
ーストランジスタＮ１８およびＮ−チャネル出力シンク
トランジスタＮ１９を含む。出力ソーストランジスタＮ
１８のドレインは、第１駆動電流５ＯＵＲＣＥＩを受け
るため入力ノード２４に接続され、そのソースは出力ノ
ード４０に接続される。トランジスタＮ１８のゲートは
ノードＪおよび、スイッチングトランジスタＮ１５のド
レインに接続される。トランジスタＮ１８のバルクは、
第１Ｂ図に示されたようなパワー−ダウン状態の間、典
型的なＣＭＯ３出力ステージにおいて見られるｐ−ウェ
ル−ｎ−サブストレートに関連するｐ−ｎダイオードを
、除去する働きをする接地電位に接続される。出力シン
クトランジスタＮ１９のドレインは出力トランジスタＮ
１８のソースおよび出力ノード４０に接続される。さら
に、出力ノード４０は入力トランジスタＮ１０のゲート
に接続される。トランジスタＮ１９のゲートはノードし
および、プル−ダウントランジスタＮ１７のドレインに
接続される。出力トランジスタＮ１９のバルクは、接地
電位ｖＳＳに結合されたそのソースに接続される。結果
として、・各外部ピンＬＯＵＴＩおよびＬＯＵＴ２に接
続されるのは単一のｎ−ｐダイオード構造のみである。
パワー−ダウン状態の間の、この発明のＮＭＯ３出力ス
テージの等両回路が第１（Ｃ）図に示される。見てのよ
うに、第１（Ｃ）図のダイオード構造は順方向にバイア
スされ得ず、したがって信号が外部ピンＬＯＵＴＩおよ
びＬＯＵＴ２に現われ（すなわち、他のＴＨの送信器が
伝送している）、かつ送信器回路７（ＬＩＵＴ）がパワ
ーダウンされているとき伝送ラインに負荷をもたらす。
テージの等両回路が第１（Ｃ）図に示される。見てのよ
うに、第１（Ｃ）図のダイオード構造は順方向にバイア
スされ得ず、したがって信号が外部ピンＬＯＵＴＩおよ
びＬＯＵＴ２に現われ（すなわち、他のＴＨの送信器が
伝送している）、かつ送信器回路７（ＬＩＵＴ）がパワ
ーダウンされているとき伝送ラインに負荷をもたらす。
ここで第３図および第５図を参照して、電圧源増幅器１
２および１４の動作が説明されるであろう。ハイマーク
状態を発生させるためには、第１デジタル制御信号ＬＵ
ＩＸＭＴＩはハイあるいは「１」の論理レベルにあるで
あろうし、その結果、対応する信号ＨＭ−１およびＭＨ
Ｂ−０が電圧源増幅器１２および１４に印加される。次
に、これによって増幅器１４の出力ノード４１が基準電
圧ＶＲＥＦＴに駆動され、増幅器１２の出力ノード４０
が接地電位に駆動される。ハイマーク状態の間、増幅器
１４のシンクトランジスタＮ１９′（「′」の記号は増
幅器１４の構成要素のための参照記号に付与されるであ
ろう）はプル−ダウントランジスタＮ１７′によってオ
フにされ、出力ソーストランジスタＮ１８′は出力ノー
ド４１に駆動電流を供給するために使用される。さらに
、増幅器１４のプル−ダウントランジスタＮ１４′はま
たオンにされ、それによってスイッチングトランジスタ
Ｎ１５′はオフにされる。これによってノードＪにおけ
る電圧の差動増幅器７２′による制御が可能となる。差
動増幅器はノード４１における出力電圧を基準電圧ＶＲ
ＥＦＴと比較し、それらが等しくなるまでノードＪを駆
動する。電流源増幅器１０はその出力ノード２２からの
駆動電流を入力ノード２５を介して出力ソーストランジ
スタＮ１８′へ供給する。
２および１４の動作が説明されるであろう。ハイマーク
状態を発生させるためには、第１デジタル制御信号ＬＵ
ＩＸＭＴＩはハイあるいは「１」の論理レベルにあるで
あろうし、その結果、対応する信号ＨＭ−１およびＭＨ
Ｂ−０が電圧源増幅器１２および１４に印加される。次
に、これによって増幅器１４の出力ノード４１が基準電
圧ＶＲＥＦＴに駆動され、増幅器１２の出力ノード４０
が接地電位に駆動される。ハイマーク状態の間、増幅器
１４のシンクトランジスタＮ１９′（「′」の記号は増
幅器１４の構成要素のための参照記号に付与されるであ
ろう）はプル−ダウントランジスタＮ１７′によってオ
フにされ、出力ソーストランジスタＮ１８′は出力ノー
ド４１に駆動電流を供給するために使用される。さらに
、増幅器１４のプル−ダウントランジスタＮ１４′はま
たオンにされ、それによってスイッチングトランジスタ
Ｎ１５′はオフにされる。これによってノードＪにおけ
る電圧の差動増幅器７２′による制御が可能となる。差
動増幅器はノード４１における出力電圧を基準電圧ＶＲ
ＥＦＴと比較し、それらが等しくなるまでノードＪを駆
動する。電流源増幅器１０はその出力ノード２２からの
駆動電流を入力ノード２５を介して出力ソーストランジ
スタＮ１８′へ供給する。
さらに、増幅器１２のプル−ダウントランジスタＮ１４
はオフに、伝達ゲートＴＧ３はオンにされ、その結果充
電トランジスタｐＨからのバイアス電流がノードＫにお
いてコンデンサＣ１を完全に充電することが可能となり
、それによってスイッチングトランジスタＮ１５をゆっ
くりとオンにする。結果として、増幅器１２のソースト
ランジスタＮ１８はオフとなるであろう。増幅器１２の
出力シンクトランジスタＮ１９は、伝達ゲートＴＧ４を
介し、ノードしにおいてコンデンサＣ２を完全に充電す
る充電トランジスタＰ１２からのバイアス電流によって
ゆっくりとオンにされる。
はオフに、伝達ゲートＴＧ３はオンにされ、その結果充
電トランジスタｐＨからのバイアス電流がノードＫにお
いてコンデンサＣ１を完全に充電することが可能となり
、それによってスイッチングトランジスタＮ１５をゆっ
くりとオンにする。結果として、増幅器１２のソースト
ランジスタＮ１８はオフとなるであろう。増幅器１２の
出力シンクトランジスタＮ１９は、伝達ゲートＴＧ４を
介し、ノードしにおいてコンデンサＣ２を完全に充電す
る充電トランジスタＰ１２からのバイアス電流によって
ゆっくりとオンにされる。
したがって、出力ノード４０は接地電位ＶＳＳまで引か
れるであろう。
れるであろう。
通常の負荷状態においては、駆動電流５ＯＵＲＣＥ ２
ハ、外部ビンＬＯＵＴ２を基準電圧ＶＲＥＦＴに駆動
するのに必要な電圧を超過するであろう。したがって、
差動増幅器７２′は、出力ノード４１における電圧を制
御するために、出力ソーストランジスタＮ１８′を介す
る出力電流をピンチオフするであろう。しかしながら、
短絡のような変則的負荷状態が適用される場合、ノード
４１における出力電圧レベルは決して基準電圧ＶＲＥＦ
Ｔには到達しないであろうから、差動増幅器７２′は飽
和するであろう。このとき、差動増幅器はノードＪを可
能な限りハイに駆動し、ソーストランジスタＮ１８′が
、電流源増幅器１０から供給されたすべてのソース電流
によって負荷を駆動するようにするであろう。電圧源増
幅器１４はもはや電圧源としては作動しないであろうが
、むしろそれは制限された電流源として機能するであろ
う。
ハ、外部ビンＬＯＵＴ２を基準電圧ＶＲＥＦＴに駆動
するのに必要な電圧を超過するであろう。したがって、
差動増幅器７２′は、出力ノード４１における電圧を制
御するために、出力ソーストランジスタＮ１８′を介す
る出力電流をピンチオフするであろう。しかしながら、
短絡のような変則的負荷状態が適用される場合、ノード
４１における出力電圧レベルは決して基準電圧ＶＲＥＦ
Ｔには到達しないであろうから、差動増幅器７２′は飽
和するであろう。このとき、差動増幅器はノードＪを可
能な限りハイに駆動し、ソーストランジスタＮ１８′が
、電流源増幅器１０から供給されたすべてのソース電流
によって負荷を駆動するようにするであろう。電圧源増
幅器１４はもはや電圧源としては作動しないであろうが
、むしろそれは制限された電流源として機能するであろ
う。
ローマーク状態を発生するためには、第２デジタル制御
信号ＬＵＩＸＭＴ２はハイあるいは「１」の論理レベル
にあるであろうし、その結果、対応する信号ＬＭ−１お
よびＬＭＢ−０が各々、電圧源増幅器１２および１４に
印加されることになる。
信号ＬＵＩＸＭＴ２はハイあるいは「１」の論理レベル
にあるであろうし、その結果、対応する信号ＬＭ−１お
よびＬＭＢ−０が各々、電圧源増幅器１２および１４に
印加されることになる。
（制御信号ＬＵＩＸＭＴＩおよびＬＵＩＸＭＴ２は決し
て同時にハイの論理レベルにはあり得ないことが留意さ
れるべきである。）これによって、増幅器１２の出力ノ
ード４０は基準電圧ＶＲＥＦＴに、増幅器１４の出力ノ
ード４１は接地電位に駆動されるであろう。ローマーク
状態の間、増幅器１２および１４の動作は、ハイマーク
状態に関して上に説明されたように、反転される。スペ
ース状態は、制御信号ＬＵＩＸＭＴ１およびＬＵＩＸＭ
Ｔ２がともにローあるいは「０」の論理レベルにあると
きに発生する。
て同時にハイの論理レベルにはあり得ないことが留意さ
れるべきである。）これによって、増幅器１２の出力ノ
ード４０は基準電圧ＶＲＥＦＴに、増幅器１４の出力ノ
ード４１は接地電位に駆動されるであろう。ローマーク
状態の間、増幅器１２および１４の動作は、ハイマーク
状態に関して上に説明されたように、反転される。スペ
ース状態は、制御信号ＬＵＩＸＭＴ１およびＬＵＩＸＭ
Ｔ２がともにローあるいは「０」の論理レベルにあると
きに発生する。
想起されるであろうように、リンギングあるいは発振は
、ハイインピーダンスを誘導負荷へと駆動するとき一般
に経験されるであろう。ソースがハイインピーダンスで
あるときには、誘導負荷内の電流は迅速には散逸され得
す、それによって伝送ライン上にリンギングが発生する
。換言すれば、ハイあるいはローマーク状態の間、送信
器回路７を外部ラインに接続するために使用される変成
器に関連する漏れインダクタ内に蓄積されたエネルギは
、マークからスペースへの遷移が生じるとき、伝送ライ
ン上にリンギングを引き起こすであろう。
、ハイインピーダンスを誘導負荷へと駆動するとき一般
に経験されるであろう。ソースがハイインピーダンスで
あるときには、誘導負荷内の電流は迅速には散逸され得
す、それによって伝送ライン上にリンギングが発生する
。換言すれば、ハイあるいはローマーク状態の間、送信
器回路７を外部ラインに接続するために使用される変成
器に関連する漏れインダクタ内に蓄積されたエネルギは
、マークからスペースへの遷移が生じるとき、伝送ライ
ン上にリンギングを引き起こすであろう。
これは外部ピンＬＯＵＴＩおよびＬＯＵＴ２が、スペー
ス状態の間ハイインピーダンスにされ、漏れインダクタ
内に蓄積されたエネルギが散逸される場所がないためで
ある。したがって、エネルギは、外部に接続された抵抗
器を介してゆっくりと散逸されるまでは、外部ピンおよ
びインダクタにおいて寄生容量の間を前後にバランスす
るであろう。マークからマークへの遷移の間には出力イ
ンピーダンスが一時的にハイインピーダンス状態となる
であろうから、同様のリンギング問題がそのような遷移
の間に生じる。
ス状態の間ハイインピーダンスにされ、漏れインダクタ
内に蓄積されたエネルギが散逸される場所がないためで
ある。したがって、エネルギは、外部に接続された抵抗
器を介してゆっくりと散逸されるまでは、外部ピンおよ
びインダクタにおいて寄生容量の間を前後にバランスす
るであろう。マークからマークへの遷移の間には出力イ
ンピーダンスが一時的にハイインピーダンス状態となる
であろうから、同様のリンギング問題がそのような遷移
の間に生じる。
第６Ａ図から第６Ｆ図には、外部直列抵抗器（Ｒ１およ
びＲ２）と、漏れインダクタ（ＬＥＡＫｌおよびＬＥＡ
Ｋ２）と、変成器ＸＦＭＲと、さらに負荷抵抗器ＲＬと
を介してＳインターフェイスに接続された各電圧源増幅
器１２および１４内の各々の出力ソースおよびシンクト
ランジスタ（Ｎ１８、Ｎ１９、Ｎ１８’ 、Ｎ１９’
）を示す、送信器回路の簡略化された回路図が示される
。さらに、第６（Ａ）図から第６（Ｆ）図には、外部ピ
ンＬＯＵＴ２およびＬＯＵＴｌにおいて特定の遷移を行
使する、各電圧源増幅器の各々の出力ソースおよびシン
クトランジスタの初期状態ならびにその後の状態が示さ
れる。
びＲ２）と、漏れインダクタ（ＬＥＡＫｌおよびＬＥＡ
Ｋ２）と、変成器ＸＦＭＲと、さらに負荷抵抗器ＲＬと
を介してＳインターフェイスに接続された各電圧源増幅
器１２および１４内の各々の出力ソースおよびシンクト
ランジスタ（Ｎ１８、Ｎ１９、Ｎ１８’ 、Ｎ１９’
）を示す、送信器回路の簡略化された回路図が示される
。さらに、第６（Ａ）図から第６（Ｆ）図には、外部ピ
ンＬＯＵＴ２およびＬＯＵＴｌにおいて特定の遷移を行
使する、各電圧源増幅器の各々の出力ソースおよびシン
クトランジスタの初期状態ならびにその後の状態が示さ
れる。
第６（Ａ）図は、スペースからマークへの遷移が起こる
ときの出力トランジスタ（Ｎ１８’ 、Ｎ１９’ 、Ｎ
１８、Ｎ１９）の初期およびその後の状態を示す。図の
ように、すべてのトランジスタＮ１８’ 、Ｎ１９’
、Ｎ１８、Ｎ１９は初めオフにされている。次にトラン
ジスタＮ１８′が、出力ノード４１を迅速にハイマーク
へ駆動するために迅速にオンにされ、トランジスタＮ１
９は、出力ノード４０に負荷を加えないためにゆっくり
とオンにされる。第６（Ｂ）図は、スペースからローマ
ークへの遷移が起こるときの出力トランジスタの初期お
よびその後の状態を示す。再び、すべての出力トランジ
スタは初めオフにされている。
ときの出力トランジスタ（Ｎ１８’ 、Ｎ１９’ 、Ｎ
１８、Ｎ１９）の初期およびその後の状態を示す。図の
ように、すべてのトランジスタＮ１８’ 、Ｎ１９’
、Ｎ１８、Ｎ１９は初めオフにされている。次にトラン
ジスタＮ１８′が、出力ノード４１を迅速にハイマーク
へ駆動するために迅速にオンにされ、トランジスタＮ１
９は、出力ノード４０に負荷を加えないためにゆっくり
とオンにされる。第６（Ｂ）図は、スペースからローマ
ークへの遷移が起こるときの出力トランジスタの初期お
よびその後の状態を示す。再び、すべての出力トランジ
スタは初めオフにされている。
次にトランジスタＮ１８が、ノード４０を迅速にローマ
ークへ駆動するために迅速にオンにされ、トランジスタ
Ｎ１９′は出力ノード４１に負荷を加えないためにゆっ
くりとオンにされる。第６（Ｃ）図および第６（Ｄ）図
には、ハイマークからスペースへの遷移およびローマー
クからスペースへの遷移が起こるときの出力トランジス
タの初期およびその後の状態が、各々示される。第６（
Ｅ）図および第６（Ｆ）図には、ハイマークからローマ
ークへの遷移およびローマークからハイマークへの遷移
が起こるときの出力トランジスタの初期および次の状態
が、各々示される。第６（Ｃ）図から第６（Ｆ）図にお
ける出力トランジスタの「オンにせよ」および「オフに
せよ」の動作は、上に検討されたようなマークからスペ
ースおよびマークからマークへの遷移の間の関連するリ
ンギング問題を除去する働きをする。
ークへ駆動するために迅速にオンにされ、トランジスタ
Ｎ１９′は出力ノード４１に負荷を加えないためにゆっ
くりとオンにされる。第６（Ｃ）図および第６（Ｄ）図
には、ハイマークからスペースへの遷移およびローマー
クからスペースへの遷移が起こるときの出力トランジス
タの初期およびその後の状態が、各々示される。第６（
Ｅ）図および第６（Ｆ）図には、ハイマークからローマ
ークへの遷移およびローマークからハイマークへの遷移
が起こるときの出力トランジスタの初期および次の状態
が、各々示される。第６（Ｃ）図から第６（Ｆ）図にお
ける出力トランジスタの「オンにせよ」および「オフに
せよ」の動作は、上に検討されたようなマークからスペ
ースおよびマークからマークへの遷移の間の関連するリ
ンギング問題を除去する働きをする。
第７図から第９図には、５０オーム、４００オームおよ
び５．６オームの負荷状態に対する外部ピンＬＯＵＴＩ
およびＬＯＵＴ２における応答を示す波形が描かれる。
び５．６オームの負荷状態に対する外部ピンＬＯＵＴＩ
およびＬＯＵＴ２における応答を示す波形が描かれる。
第７図は、負荷ＲＬが５０オームに等しくされるとき誘
導エネルギが外部ピンにおいてどのようにリンギングを
引き起こすかを示す。「遷移時間」として示された領域
は、出力トランジスタがゆっくりとオンおよびオフにさ
れつつある時間である。第８図は、負荷ＲＬが４００オ
ームに増加されるとき外部ピンにおけるリンギングがど
のように減少するかを示す。これは、４００オームの負
荷では５０オームの負荷の場合よりも出力電流が低いた
め、漏れインダクタに蓄積されたエネルギの量が低減さ
れるという事実によるものである。第９図は、負荷ＲＬ
が５．６オームに減少されるとき外部ピンにおけるリン
ギングがどのように増加するかを示す。このリンギング
の増加は、負荷に供給された出力駆動電流の増加および
送信器回路の高ソースインピーダンスによるものである
。しかしながら、外部ピンにかかる差動出力電圧は減少
されることが理解され得る。
導エネルギが外部ピンにおいてどのようにリンギングを
引き起こすかを示す。「遷移時間」として示された領域
は、出力トランジスタがゆっくりとオンおよびオフにさ
れつつある時間である。第８図は、負荷ＲＬが４００オ
ームに増加されるとき外部ピンにおけるリンギングがど
のように減少するかを示す。これは、４００オームの負
荷では５０オームの負荷の場合よりも出力電流が低いた
め、漏れインダクタに蓄積されたエネルギの量が低減さ
れるという事実によるものである。第９図は、負荷ＲＬ
が５．６オームに減少されるとき外部ピンにおけるリン
ギングがどのように増加するかを示す。このリンギング
の増加は、負荷に供給された出力駆動電流の増加および
送信器回路の高ソースインピーダンスによるものである
。しかしながら、外部ピンにかかる差動出力電圧は減少
されることが理解され得る。
これは、前述のように、送信器の電流制限機能によるも
のである。
のである。
第１０図から第１１図には、第７図から第９図の様々な
負荷状態にかかる出力電圧のｒＳＪインターフェイスに
おける波形が、各々描かれる。第１０図は５０オームの
負荷にかかる出力電圧および、それがＣＣＩＴＴ推奨１
．’４３０によって特定されたパルステンプレートに対
する駆動能力をいかに満たすかを示す。第１１図は同様
に４００オームの負荷にかかる出力電圧および、それが
パルステンプレートに対する駆動能力をいかに満たすか
を示す。第１２図も同様に、５，６オームの負荷にかか
る出力電圧および、それが、特定されたような、パルス
テンプレートに対する電流制限機能をいかに果たすかを
示す。
負荷状態にかかる出力電圧のｒＳＪインターフェイスに
おける波形が、各々描かれる。第１０図は５０オームの
負荷にかかる出力電圧および、それがＣＣＩＴＴ推奨１
．’４３０によって特定されたパルステンプレートに対
する駆動能力をいかに満たすかを示す。第１１図は同様
に４００オームの負荷にかかる出力電圧および、それが
パルステンプレートに対する駆動能力をいかに満たすか
を示す。第１２図も同様に、５，６オームの負荷にかか
る出力電圧および、それが、特定されたような、パルス
テンプレートに対する電流制限機能をいかに果たすかを
示す。
上述の詳細な説明から、この発明は２進デジタル信号を
擬似３進信号へ変換する機能を有する、改良された送信
器を提供することが理解され得る。
擬似３進信号へ変換する機能を有する、改良された送信
器を提供することが理解され得る。
この発明の送信器回路は、電流源増幅器回路、第１電圧
源増幅器回路、および第２電圧源増幅器回路から形成さ
れる。この発明の送信器は、パワー−ダウン状態の間に
見られるラインクランピング問題を回避するよう設計さ
れており、電圧源増幅器のために電流制限機能を提供し
、さらに高インピーダンス源で誘導負荷を駆動するとき
に見られるリンギング問題を除去する。
源増幅器回路、および第２電圧源増幅器回路から形成さ
れる。この発明の送信器は、パワー−ダウン状態の間に
見られるラインクランピング問題を回避するよう設計さ
れており、電圧源増幅器のために電流制限機能を提供し
、さらに高インピーダンス源で誘導負荷を駆動するとき
に見られるリンギング問題を除去する。
現時点におけるこの発明の好ましい実施例と考えられる
ものが図解され、説明されてきたが、この発明の真の範
囲から逸脱することなく、様々な変更および修正が加え
られるかもしれず、かつそれらのエレメントは均等物に
取替えられるかもしれないことが当業者には理解される
であろう。さらに、この発明の中心範囲から逸脱するこ
となく特定の状況あるいは材料をこの発明の教示に適合
させるべく、多くの修正が加えられるかもしれない。し
たがって、この発明が、発明を実施するために考えられ
たベストモードとして開示された特定の実施例に限定さ
れるのではなく、前掲の特許請求の範囲内に留まるすべ
ての実施例を包含するであろうことが意図されている。
ものが図解され、説明されてきたが、この発明の真の範
囲から逸脱することなく、様々な変更および修正が加え
られるかもしれず、かつそれらのエレメントは均等物に
取替えられるかもしれないことが当業者には理解される
であろう。さらに、この発明の中心範囲から逸脱するこ
となく特定の状況あるいは材料をこの発明の教示に適合
させるべく、多くの修正が加えられるかもしれない。し
たがって、この発明が、発明を実施するために考えられ
たベストモードとして開示された特定の実施例に限定さ
れるのではなく、前掲の特許請求の範囲内に留まるすべ
ての実施例を包含するであろうことが意図されている。
第１（Ａ）図は、電力が与えられた、０ＭＯ３出力構造
におけるダイオード装置の略図である。 第１（Ｂ）図は、ＶｏＣおよびＶＳＳが同じ電位（すな
わち、ＯＶ）に保たれるときの、パワー−ダウン状態の
０ＭＯ３出力構造におけるダイオード装置の略図である
。 第１（Ｃ）図は、ＶＣＣおよびＶ３．が同じ電位（すな
わち、Ｏｖ）に保たれるときの、パワー−ダウン状態の
間のこの発明のＮＭＯ５出力ステージにおけるダイオー
ド装置の略図である。 第２図は、この発明による、Ｓあるいは加入者インター
フェイスを介して通信するための総合サービスデジタル
網（ＩＳＤＮ）の全体のブロック図である。 第３図は、第２図のデジタル加入者制御器装置において
使用されるこの発明の送信器回路の略ブロック図である
。 第４図は、第３図の送信器回路の電流源増幅器の略回路
図である。 第５図は、第３図の送信器回路の電圧源増幅器１２ある
いは１４の略回路図である。 第６（Ａ）図から第６（Ｆ）図は、各電圧源増幅器にお
ける出力トランジスタおよびそれらの動作状態を示す、
送信器の単純化された略図である。 第７図から第９図は、様々な負荷状態の間の出力ノード
における電圧を示す波形である。 第１０図から第１２図は、第７図から第９図における各
遷移に対する、「Ｓ」インターフェイスにおける様々な
負荷にかかる出力電圧である。 図において、１０は電流源増幅手段、１２および１４は
電圧源増幅手段、４０および４１は出力ノード、６２お
よび７２は差動増幅手段、６８は出力回路、７４および
７６は利得ステージ回路、７８および８０は線形充電回
路、８２は出力ステージを示す。 特許出願人 アドバンスト・マイクロ・ディバイシズ・
インコーポレーテッド ５０イーにつ腹面１（汀■ろ ＬＯＵＴ ｈよび’ ＬＯＵＴ２ ’ｌ返升シ ＩＧＵＲＥ ＋ ｔ’＋レト 、↑、゛】シト 會免 電圧 ６．補正の対象 図面の第６図 ７、補正の内容 別紙のとおり。
におけるダイオード装置の略図である。 第１（Ｂ）図は、ＶｏＣおよびＶＳＳが同じ電位（すな
わち、ＯＶ）に保たれるときの、パワー−ダウン状態の
０ＭＯ３出力構造におけるダイオード装置の略図である
。 第１（Ｃ）図は、ＶＣＣおよびＶ３．が同じ電位（すな
わち、Ｏｖ）に保たれるときの、パワー−ダウン状態の
間のこの発明のＮＭＯ５出力ステージにおけるダイオー
ド装置の略図である。 第２図は、この発明による、Ｓあるいは加入者インター
フェイスを介して通信するための総合サービスデジタル
網（ＩＳＤＮ）の全体のブロック図である。 第３図は、第２図のデジタル加入者制御器装置において
使用されるこの発明の送信器回路の略ブロック図である
。 第４図は、第３図の送信器回路の電流源増幅器の略回路
図である。 第５図は、第３図の送信器回路の電圧源増幅器１２ある
いは１４の略回路図である。 第６（Ａ）図から第６（Ｆ）図は、各電圧源増幅器にお
ける出力トランジスタおよびそれらの動作状態を示す、
送信器の単純化された略図である。 第７図から第９図は、様々な負荷状態の間の出力ノード
における電圧を示す波形である。 第１０図から第１２図は、第７図から第９図における各
遷移に対する、「Ｓ」インターフェイスにおける様々な
負荷にかかる出力電圧である。 図において、１０は電流源増幅手段、１２および１４は
電圧源増幅手段、４０および４１は出力ノード、６２お
よび７２は差動増幅手段、６８は出力回路、７４および
７６は利得ステージ回路、７８および８０は線形充電回
路、８２は出力ステージを示す。 特許出願人 アドバンスト・マイクロ・ディバイシズ・
インコーポレーテッド ５０イーにつ腹面１（汀■ろ ＬＯＵＴ ｈよび’ ＬＯＵＴ２ ’ｌ返升シ ＩＧＵＲＥ ＋ ｔ’＋レト 、↑、゛】シト 會免 電圧 ６．補正の対象 図面の第６図 ７、補正の内容 別紙のとおり。
Claims (20)
- （１）ＩＳＤＮ端末機器のＳインターフェイスを介して
デジタル顧客がアクセスを獲得しかつデータを伝送する
ことを可能にするデジタル加入者制御器装置において、
前記制御器装置は、第１および第２の出力ノードで２進
デジタル信号を擬似３進信号に変換し、差動出力電圧を
形成する送信回路手段を含み、 基準電流に応答し、第１駆動電流（ＳＯＵＲＣＥ１）お
よび第２駆動電流（Ｓ０ＵＲＣＥ２）を発生するたの電
流源増幅手段（１０）と、 基準電圧、第１デジタル制御信号、第２デジタル制御信
号および前記第１駆動電流に応答し、前記第２デジタル
制御信号がハイの論理レベルにあるときは前記第１出力
ノード（４０）を基準電圧に駆動し、前記第１デジタル
制御信号がハイの論理レベルにあるときは前記第１出力
ノード（４０）を接地電位に駆動するための、第１電圧
源増幅手段（１２）と、さらに 前記基準電圧、第１デジタル制御信号、第２デジタル制
御信号、および第２駆動電流に応答し、前記第１デジタ
ル制御信号がハイの論理レベルにあるときは前記第２ノ
ード（４１）を基準電圧に駆動し、前記第２デジタル制
御信号がハイの論理レベルにあるときは前記第２出力ノ
ード（４１）を接地電位に駆動するための、第２電圧源
増幅手段（１４）とを含む、ディジタル加入者制御器装
置。 - （２）前記第２ノード（４１）が基準電圧に駆動され、
前記第１出力ノード（４０）が接地電位に駆動されると
きはハイマーク状態が確立され、前記第１出力ノード（
４０）が基準電圧に、前記第２出力ノード（４１）が接
地電位に駆動されるとローマーク状態が確立され、さら
に前記第１および第２の制御信号がともにローの論理レ
ベルにあり、その結果前記第１および第２の出力ノード
（４０、４１）には差動出力電圧が存在しないときはス
ペース状態が確立される、請求項１に記載の制御器装置
。 - （３）前記第１電圧源増幅手段（１２）が、第１ノード
（４０）における電圧を基準電圧と比較し、差動増幅さ
れた信号を発生するための差動増幅手段（７２）、なら
びにＮ−チャネルソーストランジスタ（Ｎ１８）および
Ｎ−チャネルシンクトランジスタ（Ｎ１９）から形成さ
れた出力ステージ（８２）を含み、前記ソーストランジ
スタ（Ｎ１８）のドレインは前記第１駆動電流を受ける
ように接続され、そのソースは前記シンクトランジスタ
（Ｎ１９）のドレインおよび前記第１出力ノード（４０
）に接続され、さらにそのゲートは前記差動増幅された
信号および、第１線形充電回路（７８）からの第１充電
制御電流を受けるように接続され、また前記シンクトラ
ンジスタ（Ｎ１９）のドレインは前記第１出力ノード（
４０）に接続され、そのゲートは第２線形充電回路（８
０）からの第２充電制御電流を受けるように接続された
、請求項２に記載の制御器装置。 - （４）前記第１線形充電回路（７８）が、Ｐ−チャネル
充電トランジスタ（Ｐ１１）、伝達ゲート（ＴＧ３）、
プル−ダウントランジスタ（Ｎ１４）、コンデンサ（Ｃ
１）、およびスイッチングトランジスタ（Ｎ１５）を含
む、請求項３に記載の制御器装置。 - （５）前記第２充電回路（８０）が、Ｐ−チャネル充電
トランジスタ（Ｐ１２）、伝達ゲート（ＴＧ４）、伝達
ゲート（ＴＧ５）、Ｎ−チャネル充電トランジスタ（Ｎ
１６）、プル−ダウントランジスタ（Ｎ１７）、および
コンデンサ（Ｃ２）を含む、請求項４に記載の制御器装
置。 - （６）前記第２電圧源増幅手段（１４）が、第２出力ノ
ード（４１）における電圧を基準電圧と比較し、差動増
幅された信号を発生するための、差動増幅手段（７２′
）、ならびにＮ−チャネルソーストランジスタ（Ｎ１８
′）およびＮ−チャネルシンクトランジスタ（Ｎ１９′
）から形成された出力ステージ（８２′）を含み、前記
ソーストランジスタ（Ｎ１８′）のドレインは前記第２
駆動電流を受けるように接続され、そのソースは前記シ
ンクトランジスタ（Ｎ１９′）のドレインおよび前記第
２出力ノード（４１）に接続され、さらにそのゲートは
前記差動増幅された信号および、第３線形充電回路（７
８′）からの第３充電制御電流を受けるよう接続され、
また前記シンクトランジスタ（Ｎ１９′）のドレインは
前記第２出力ノード（４１）に接続され、そのゲートは
第４線形充電回路（８１′）からの第４充電制御電流を
受けるように接続された、請求項３に記載の制御器装置
。 - （７）前記第３線形充電回路（７８′）が、Ｐ−チャネ
ル充電トランジスタ（Ｐ１１′）、伝達ゲート（ＴＧ３
′）、プル−ダウントランジスタ（Ｎ１４′）、コンデ
ンサ（Ｃ１′）、およびスイッチングトランジスタ（Ｎ
１５′）を含む、請求項６に記載の制御器装置。 - （８）前記第４充電回路（８０′）が、Ｐ−チャネル充
電トランジスタ（Ｐ１２′）、伝達ゲート（ＴＧ４′）
、伝達ゲート（ＴＧ５′）、Ｎ−チャネル充電トランジ
スタ（Ｎ１６′）、プル−ダウントランジスタ（Ｎ１７
′）、およびコンデンサ（Ｃ２′）を含む、請求項７に
記載の制御器装置。 - （９）前記第１および第２の電圧源増幅手段（１２、１
４）内の前記ソーストランジスタ（Ｎ１８、Ｎ１８′）
のバルクが接地電位に接続され、かつ前記第１および第
２の電圧源増幅手段（１２、１４）内の前記シンクトラ
ンジスタ（Ｎ１９、Ｎ１９′）のサブストレートがその
各ソースおよび接地電位にも接続され、それによって単
一のｎ−ｐダイオード構造を出力ノードに提供する、請
求項６に記載の制御器装置。 - （１０）前記電流源増幅手段（１０）が基準電流に応答
し、差動増幅された信号を発生するための差動増幅手段
（６２）と、差動増幅された信号にそのゲートが結合さ
れた第２ステージトランジスタ（Ｐ４）と、出力回路（
６８）とを含む、請求項９に記載の、制御器装置。 - （１１）前記出力回路（６８）が第１ソーストランジス
タ（Ｐ５）および第２ソーストランジスタ（Ｐ６）を含
み、前記第１ソーストランジスタ（Ｐ５）のソースは電
圧電位（ＶＣＣ）に接続され、そのドレインは第１駆動
電流を提供するために、前記第１電圧源増幅手段（１２
）の前記Ｎ−チャネルソーストランジスタ（Ｎ１８）の
ドレインに接続され、さらにそのゲートは差動増幅され
た信号に接続され、前記第２ソーストランジスタ（Ｐ６
）のソースは電源電位（ＶＣＣ）に接続され、そのドレ
インは第２駆動電流を提供するために、前記第２電圧源
増幅手段（１４）の前記Ｎ−チャネルソーストランジス
タ（Ｎ１８′）のドレインに接続され、さらにそのゲー
トは差動増幅された信号に接続される、請求項１０に記
載の制御器装置。 - （１２）前記第１および第２の出力ノード （４０、４１）は、５０オームあるいは４００オームの
負荷状態に結合されると、既知の電圧レベルに駆動され
、一方前記第１および第２の出力ノード（４０、４１）
は、５．６オームの負荷状態に接続されると、固定され
た最大駆動電流を提供する、請求項１に記載の制御器装
置。 - （１３）前記第１および第２の電圧源増幅手段（１２、
１４）内の前記ソースおよびシンクトランジスタ（Ｎ１
８、Ｎ１９、Ｎ１８′、Ｎ１９′）が、マークからスペ
ースおよびマークからマークへの遷移の間伝送ラインに
おけるリンギングを低減するために、前記第１から第４
の線形充電回路（７８、８０、７８′、８０′）によっ
てゆっくりとオフおよびオンにされる、請求項８に記載
の制御器装置。 - （１４）出力ノードにおける出力電圧を基準電圧と比較
し、差動増幅された信号を発生するための、第１Ｎ−チ
ャネル入力トランジスタ（Ｎ９）および第２Ｎ−チャネ
ル入力トランジスタ（Ｎ１０）、第１Ｐ−チャネル負荷
トランジスタ（Ｐ７）、第２Ｐ−チャネル負荷トランジ
スタ（Ｐ８）、ならびに第３Ｎ−チャネル電流源トラン
ジスタ（Ｎ１１）から形成される、差動増幅手段（７２
）を備え、 前記第１Ｎ−チャネルトランジスタ（Ｎ９）は、そのド
レインが前記第１負荷トランジスタ（Ｐ７）のドレイン
およびゲートに接続され、そのソースが前記第２入力ト
ランジスタ（Ｎ１０）のソースに接続され、さらにその
ゲートが基準電圧を受けるように接続され、 前記第２Ｎ−チャネルトランジスタ（Ｎ１０）は、その
ドレインが前記第２負荷トランジスタ（Ｐ８）のドレイ
ンおよびゲートに接続され、そのゲートが出力電圧を受
けるように接続され、前記第３Ｎ−チャネルトランジス
タ（Ｎ１１）は、そのドレインが前記第１および第２の
Ｎ−チャネルトランジスタ（Ｎ９、Ｎ１０）の共通ソー
スに接続され、そのソースが接地電位（ＶＳＳ）に接続
され、さらにそのゲートがバイアス電圧に接続され、 前記第１および第２Ｐ−チャネルトランジスタ（Ｐ７、
Ｐ８）は、それらのソースが電圧電位（ＶＣＣ）に接続
され、 第３Ｐ−チャネル駆動トランジスタ（Ｐ９）および第４
Ｎ−チャネル負荷トランジスタ（Ｎ１２）から形成され
た第１利得ステージ回路（７４）をさらに備え、前記第
３Ｐ−チャネルトランジスタ（Ｐ９）のソースは電圧電
位（ＶＣＣ）に接続され、そのドレインは前記第４Ｎ−
チャネルトランジスタ（Ｎ１２）のドレインに接続され
、さらにそのゲートは前記第２Ｐ−チャネルトランジス
タ（Ｐ８）のゲートおよびドレインに接続され、前記第
４Ｎ−チャネルトランジスタ（Ｎ１２）のゲートおよび
ドレインはともに接続され、かつそのソースは接地電位
（ＶＳＳ）に接続され、 第４Ｐ−チャネル駆動トランジスタ（Ｐ１０）および第
５Ｎ−チャネル負荷トランジスタ（Ｎ１３）から形成さ
れる第２利得ステージ回路（７６）をさらに備え、前記
第４Ｐ−チャネルトランジスタ（Ｐ１０）のソースは電
圧電位（ＶＣＣ）に接続され、そのドレインは前記第５
Ｎ−チャネルトランジスタ（Ｎ１３）のドイレンに接続
され、さらにそのゲートは前記第３Ｐ−チャネルトラン
ジスタ（Ｐ７）のゲートおよびドレインに接続され、前
記第５Ｎ−チャネルトランジスタ（Ｎ１３）のゲートは
第４Ｎ−チャネルトランジスタ（Ｎ１２）のゲートおよ
びドレインに接続され、かつそのソースは接地電位（Ｖ
ＳＳ）に接続され、 Ｎ−チャネル出力ソーストランジスタ（Ｎ１８）および
Ｎ−チャネル出力シンクトランジスタ（Ｎ１９）から形
成されるプッシュ−プル出力ステージ（８２）をさらに
備え、前記出力ソーストランジスタ（Ｎ１８）のドレイ
ンは駆動電流を受けるように接続され、そのソースは前
記出力シンクトランジスタ（Ｎ１９）のドレイン、およ
び出力ノードに接続され、さらにそのゲートは前記第４
Ｐ−チャネル駆動トランジスタ（Ｐ１０）のドイレン、
および第１電荷制御信号に接続され、前記出力シンクト
ランジスタ（Ｎ１９）のゲートは第２電荷制御信号に接
続され、かつそのソースは接地電位（ＶＳＳ）に接続さ
れる、電圧源増幅器。 - （１５）さらに、前記第１充電制御信号を発生し、かつ
Ｐ−チャネル充電トランジスタ（Ｐ１１）と、伝達ゲー
ト（ＴＧ３）と、プル−ダウントランジスタ（Ｎ１４）
と、コンデンサ（Ｃ１）と、スイッチングトランジスタ
（Ｎ１５）とから形成される第１線形充電手段（７８）
を含む、請求項１４に記載の電圧源増幅器。 - （１６）さらに、前記第２電荷制御信号を発生し、かつ
Ｐ−チャネル充電トランジスタ（Ｐ１２）と、伝達ゲー
ト（ＴＧ４）と、伝達ゲート（ＴＧ５）と、Ｎ−チャネ
ル充電トランジスタ（Ｎ１６）と、プル−ダウントラン
ジスタ（Ｎ１７）と、コンデンサ（Ｃ２）とから形成さ
れる第２線形充電手段（８０）を含む、請求項１５に記
載の電圧源増幅器。 - （１７）前記ソーストランジスタ（Ｎ１８）のバルクが
接地電位に接続され、かつ前記シンクトランジスタ（Ｎ
１９）のサブストレートがそのソースに接続される、請
求項１４に記載の電圧源増幅器。 - （１８）第１および第２出力ノードで２進デジタル信号
を擬似３進信号に変換し、差動出力電圧を形成する送信
器回路であって、前記送信器回路は、 基準電流に応答し、第１駆動電流（ＳＯＵＲＣＥ１）お
よび第２駆動電流（ＳＯＵＲＣＥ２）を発生するための
電流源増幅手段（１０）と、基準電圧、第１デジタル制
御信号、第２デジタル制御信号および前記第１駆動電流
に応答し、前記第２デジタル制御信号がハイの論理レベ
ルにあるときは前記第１出力ノード（４０）を基準電圧
に駆動し、前記第１デジタル制御信号がハイの論理レベ
ルにあるときは前記第１出力ノード（４０）を接地電位
に駆動するための、第１電圧源増幅手段（１２）と、 前記基準電圧、第１デジタル制御信号、第２デジタル制
御信号、および第２駆動電流に応答し、前記第１デジタ
ル制御信号がハイの論理レベルにあるときは前記第２ノ
ード（４１）を基準電圧に駆動し、前記第２デジタル制
御信号がハイの論理レベルにあるときは前記第２出力ノ
ード（４１）を接地電位に駆動するための、第２電圧源
増幅手段（１４）と、 ５０オームあるいは４００オームの負荷状態に結合され
ると既知の電圧レベルに駆動され、一方５．６オーム負
荷状態に結合されると固定された最大駆動電流を提供す
る、前記第１および第２出力ノード（４０、４１）と、
さらに、 伝送ラインにおけるリンギングを低減するために、マー
クからスペースおよびマークからマークへの遷移の間、
前記第１および第２電圧源増幅手段（１２、１４）をゆ
っくりとオフおよびオンにするための線形充電手段（７
８、８０）とを含む、送信器回路。 - （１９）前記電流源増幅手段（１０）が、基準電流に応
答し、差動増幅された信号を発生するための差動増幅手
段（６２）と、ゲートが差動増幅された信号に結合され
た利得トランジスタ（Ｐ４）と、出力回路（６８）とを
含む、請求項１８に記載の送信器回路。 - （２０）前記出力回路（６８）が、第１ソーストランジ
スタ（Ｐ５）および第２ソーストランジスタ（Ｐ６）を
含み、前記第１ソーストランジスタ（Ｐ５）のソースは
電圧電位（ＶＣＣ）に接続され、そのドレインは第１駆
動電流を提供するために、前記第１電圧源増幅手段（１
２）の前記Ｎ−チャネルソーストランジスタ（Ｎ１８）
のドレインに接続され、さらにそのゲートは差動増幅さ
れた信号に接続され、前記第２ソーストランジスタ（Ｐ
６）のソースは電圧電位（ＶＣＣ）に接続され、そのド
レインは第２駆動電流を提供するために、前記第２電圧
源増幅手段（１４）の前記Ｎ−チャネルソーストランジ
スタ（Ｎ１８′）のドレインに接続され、さらそのゲー
トは差動増幅された信号に接続される、請求項１９に記
載の送信器回路。
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