JPH02291164A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH02291164A JPH02291164A JP1111484A JP11148489A JPH02291164A JP H02291164 A JPH02291164 A JP H02291164A JP 1111484 A JP1111484 A JP 1111484A JP 11148489 A JP11148489 A JP 11148489A JP H02291164 A JPH02291164 A JP H02291164A
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- JP
- Japan
- Prior art keywords
- input
- terminal
- output terminal
- nand gate
- external
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特に半導体集積回
路装置の入力回路に関する。
路装置の入力回路に関する。
半導体集積回路装置の試験は一般にＬ．ＳＩテス１〜と
呼ばれる試験装置を用いて行い、機能の硲認及びカタロ
グ記載の入力しきい値電圧，入力電圧レベル１遅延時間
等の試験を行う６ 従来、入力電圧レベル測定ては入力電圧を変動させて機
能試験を行い、機能試験がパスする最小のハイレベルと
最大のロウレヘルを入力電圧レベルとしていた。
呼ばれる試験装置を用いて行い、機能の硲認及びカタロ
グ記載の入力しきい値電圧，入力電圧レベル１遅延時間
等の試験を行う６ 従来、入力電圧レベル測定ては入力電圧を変動させて機
能試験を行い、機能試験がパスする最小のハイレベルと
最大のロウレヘルを入力電圧レベルとしていた。
そのため、入力バッファの信号変化が外部出力端子の信
号変化として現われない場合は、その入力バッファの出
力を入力電圧レベル測定用の外部出力端子に接続するこ
とにより入力電圧レベルを測定した。
号変化として現われない場合は、その入力バッファの出
力を入力電圧レベル測定用の外部出力端子に接続するこ
とにより入力電圧レベルを測定した。
上述した従来の測定方法で入力電圧レベルを試験しよう
とすると、内部回路によっては入力信号の競合によって
正確な値が測定できないことがある。また、入力ハッフ
ァの信号変化か外部出力端子の信号変化として現われな
い入力ハンファが複数ある場合には、入力電圧レベル測
定用の外部出力端子が多数必要となり、集積回路装置全
体の端イ数を増加させることとなり、また端子数制限に
より入力電圧レベル測定のできない入力バンファがてて
くる可能性があった。
とすると、内部回路によっては入力信号の競合によって
正確な値が測定できないことがある。また、入力ハッフ
ァの信号変化か外部出力端子の信号変化として現われな
い入力ハンファが複数ある場合には、入力電圧レベル測
定用の外部出力端子が多数必要となり、集積回路装置全
体の端イ数を増加させることとなり、また端子数制限に
より入力電圧レベル測定のできない入力バンファがてて
くる可能性があった。
本発明の目的は而記課題を解決した半導体集積回路装置
を提供することにある。
を提供することにある。
前記目的を達成するため、本発明の半導体集積回路装置
はＮ個の入力バッファと、各入力バッファからの出力か
一方の入力端了にそれぞれ入力されるＮ個の２入力ＮＡ
ＮＤゲートとを有し、第１番目の２入力ＮＡＮＤゲーＩ
〜の他方の入力端子に電源を結線するとともに、第Ｎ番
目の出力端子に外部出力端子を結線し、さらに隣接する
２入力ＮＡＮＤゲートの出力端子と他方の入力端子の間
を結線したものである， 〔実施例〕 次に、本発明の一実施例を図により説明する。
はＮ個の入力バッファと、各入力バッファからの出力か
一方の入力端了にそれぞれ入力されるＮ個の２入力ＮＡ
ＮＤゲートとを有し、第１番目の２入力ＮＡＮＤゲーＩ
〜の他方の入力端子に電源を結線するとともに、第Ｎ番
目の出力端子に外部出力端子を結線し、さらに隣接する
２入力ＮＡＮＤゲートの出力端子と他方の入力端子の間
を結線したものである， 〔実施例〕 次に、本発明の一実施例を図により説明する。
第１図は本発明の一実施例を示す回路図、第２図はこの
回路のタイムチャートである。
回路のタイムチャートである。
図において、Ｎ個の入力バッファ１１〜ＩＮと、Ｎ個の
２入力ＮＡＮＤゲートＱ１〜ＱＮとを有しており、入力
バンファＩ１の入力端子は外部入力端子Ｐ１に接続され
、入力ハッファ■２の入力端了は外部入力端子Ｐ２に接
続され、入力バッファＩＮの入力端子は外部入力端子Ｐ
Ｎにそれぞれ接続されている。入力バッファＩ１の出力
端了は内部論理回路１に接続されるとともにＮＡＮＤゲ
ートＱ１の一方のＡ端子に接続され、他方の１３端子は
電源Ｖ Ｄ Ｄに接続される。入力バッファＩ２の出力
端子は内部論理回路１に接続されるとともにＮＡＮＤゲ
ートＱ２の一方のＡ端子に接続され、他方のＢ端了はＮ
ＡＮＤゲ−１〜Ｑ１の出力端子が接続される。入力バッ
ファＩＮの出力端了は内部論理回路１に接続されるとと
もにＮ Ａ Ｎ Ｄゲ−１へＱＮの一方のＡ端了に接続
され、１３端了はＮＡＮＤゲートＱＮ−１の出力端子が
接続される。このようにＮ個のＮＡＮＤケ−１〜Ｑ１〜
ＱＮをカスケードに接続し、最後のＮＡＮＤゲ−１〜Ｑ
Ｎの出力端子を外部出力端子ＳＯに接続ずる。
２入力ＮＡＮＤゲートＱ１〜ＱＮとを有しており、入力
バンファＩ１の入力端子は外部入力端子Ｐ１に接続され
、入力ハッファ■２の入力端了は外部入力端子Ｐ２に接
続され、入力バッファＩＮの入力端子は外部入力端子Ｐ
Ｎにそれぞれ接続されている。入力バッファＩ１の出力
端了は内部論理回路１に接続されるとともにＮＡＮＤゲ
ートＱ１の一方のＡ端子に接続され、他方の１３端子は
電源Ｖ Ｄ Ｄに接続される。入力バッファＩ２の出力
端子は内部論理回路１に接続されるとともにＮＡＮＤゲ
ートＱ２の一方のＡ端子に接続され、他方のＢ端了はＮ
ＡＮＤゲ−１〜Ｑ１の出力端子が接続される。入力バッ
ファＩＮの出力端了は内部論理回路１に接続されるとと
もにＮ Ａ Ｎ Ｄゲ−１へＱＮの一方のＡ端了に接続
され、１３端了はＮＡＮＤゲートＱＮ−１の出力端子が
接続される。このようにＮ個のＮＡＮＤケ−１〜Ｑ１〜
ＱＮをカスケードに接続し、最後のＮＡＮＤゲ−１〜Ｑ
Ｎの出力端子を外部出力端子ＳＯに接続ずる。
入力バッファＩ１の入力電圧レヘルを測定ずる場合につ
いて第２図のタイムヂャートを参照して説明する（Ｎ−
３の場合）。
いて第２図のタイムヂャートを参照して説明する（Ｎ−
３の場合）。
外部入力端子Ｐ２，Ｐ３の入力信号をハイレベルに固定
しておき、外部入力端子Ｐ１の入力信号をハイレベルか
らロウレベルに変化させると、ＮＡＮＤゲー１〜Ｑ１の
出力はロウレベルからハイレベルに変化する。その変化
によってＮＡＮＤゲートＱ２の出力はハ・イレベルから
ロウレベルになり、その結果ＮＡＮＤゲートＱ３の出力
、つまり外部出力端子ＳＯはロウレベルからハイレベル
に変化する。これにより、入力バッファ■１の入力電圧
レベルが測定できる６ このように、入力電圧レベルを測定したい入力バッファ
の入力信号を変化させ、それ以外の入力バッファをハイ
レベルに因定しておれば、目的とする入力ハッファの入
力電圧レヘルを測定できる。
しておき、外部入力端子Ｐ１の入力信号をハイレベルか
らロウレベルに変化させると、ＮＡＮＤゲー１〜Ｑ１の
出力はロウレベルからハイレベルに変化する。その変化
によってＮＡＮＤゲートＱ２の出力はハ・イレベルから
ロウレベルになり、その結果ＮＡＮＤゲートＱ３の出力
、つまり外部出力端子ＳＯはロウレベルからハイレベル
に変化する。これにより、入力バッファ■１の入力電圧
レベルが測定できる６ このように、入力電圧レベルを測定したい入力バッファ
の入力信号を変化させ、それ以外の入力バッファをハイ
レベルに因定しておれば、目的とする入力ハッファの入
力電圧レヘルを測定できる。
以」二説明したように本発明を半導体集積回路装置に応
用した場合、外部出力端子を１端子増加させるたけて全
ての入力ハッファの入力電圧レベルか測定できるという
効果を有する。
用した場合、外部出力端子を１端子増加させるたけて全
ての入力ハッファの入力電圧レベルか測定できるという
効果を有する。
第１図は本発明の一実施例を示す回路図、第２図は第１
図のタイムチャートてある。 Ｐ１〜Ｐ Ｎ・・・外部入力端子 ■１〜ＩＮ・・・入力バッファ Ｑ１〜ＱＮ・・・２入力ＮＡＮＤゲー１〜ＳＯ・・・外
部出力端子 １・・・内部論理回路
図のタイムチャートてある。 Ｐ１〜Ｐ Ｎ・・・外部入力端子 ■１〜ＩＮ・・・入力バッファ Ｑ１〜ＱＮ・・・２入力ＮＡＮＤゲー１〜ＳＯ・・・外
部出力端子 １・・・内部論理回路
Claims (1)
- （１）Ｎ個の入力バッファと、各入力バッファからの出
力が一方の入力端子にそれぞれ入力されるＮ個の２入力
ＮＡＮＤゲートとを有し、第１番目の２入力ＮＡＮＤゲ
ートの他方の入力端子に電源を結線するとともに、第Ｎ
番目の出力端子に外部出力端子を結線し、さらに隣接す
る２入力ＮＡＮＤゲートの出力端子と他方の入力端子の
間を結線したことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1111484A JPH02291164A (ja) | 1989-04-28 | 1989-04-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1111484A JPH02291164A (ja) | 1989-04-28 | 1989-04-28 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02291164A true JPH02291164A (ja) | 1990-11-30 |
Family
ID=14562431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1111484A Pending JPH02291164A (ja) | 1989-04-28 | 1989-04-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02291164A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5633599A (en) * | 1994-07-29 | 1997-05-27 | Nec Corporation | Semiconductor integrated circuit with a test circuit for input buffer threshold |
-
1989
- 1989-04-28 JP JP1111484A patent/JPH02291164A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5633599A (en) * | 1994-07-29 | 1997-05-27 | Nec Corporation | Semiconductor integrated circuit with a test circuit for input buffer threshold |
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