JPH02292673A - 回路変換方法及びその装置並びに論理合成装置と半導体装置製造装置との記憶媒体 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＬＳＩ等を製造するときに論理回路をより小面
積化，高速化する論理回路に等価変換する回路変換方法
及びその装置に係り、特に、回路変換の高速処理を可能
にするに好適な回路変換方法及び装置に関する。

〔従来の技術〕

論理回路を組む場合、論理記述から真理値表を作成し、
次にプール代数により基本的な論理回路パターンを作る
。しかし、このプール代数レベルの論理回路をそのまま
半導体基板上に作成するには、その占有面積が広すぎて
回路動作も遅いという欠点がある。このため，プール代
数レベルの論理回路を等価変換して，より小面積で高速
動作可能な論理回路（以下，この論理回路をセルパター
ンという。）に変換する必要がある． 従来の回路変換技術では，プール代数レベルの大規模論
理回路パターンの接続情報（以下、ネットリストともい
う。）を解析し，木構造で表現される大規模論理回路を
構成する一部の論理回路の構造と記憶装置のセルライブ
ラリに格納されているセルパターンとの対応関係を取り
、変換できる論理回路は対応するセルパターンに変換し
、変換できない論理回路はそのまま変換せずに残すよう
にしている。

なお、従来の回路変換技術に関連するものとして，特開
昭６１−３４６７４号や特開昭６２−１０７１号等があ
る。

〔発明が解決しようとする課題〕

従来の回路変換技術では，プール代数レベルの論理回路
の論理構造の全てを解析して変換できるセルパターンが
有るか否かを判定している。つまり，変換できるセルパ
ターンの無い論理回路についてもその接続関係を全て解
析し，変換不可との結論を出している。回路規模が小さ
い場合には、このような処理方式でもよかったが、ＬＳ
Ｉ，ＶＬＳＩ等の様に回路規模が大きくなると，従来の
処理方式では変換処理の処理時間が膨大となり、実用上
問題となってくる。

本発明の目的は、高速変換処理可能な回路変換方法及び
装置、並びにこの装置を備える論理合成装置と半導体装
置製造装置、並びに通常のコンピュータを前記論理合成
装置化する記憶媒体を提供することにある。

〔課題を解決するための手段〕

上記目的は、変換処理対象の論理回路パターンの接続情
報を解析し、ファンアウト数が１の論理回路を、あるい
はファンアウト数が２以上の論理回路をリストアップし
ておき，ファンアウト数が１の論理回路に対してのみ回
路変換処理を行い、ファンアウト数が２以上の論理回路
の回路変換処理はスキップさせることで、達成される。

〔作　用〕

半導体基板上に製造される実際の論理同路は、予め用意
されているセルパターンの組み合わせで成る。このセル
パターンは入力端子と出力端子を備えるが、セル中の任
意の箇所から接続端子を引き出すことはできない。回路
変換対象の論理回路の出力に分岐があり，ファンアウ１
へ数が２以上となる論理回路をセルパターンに変換する
には、セルの入出力端子以外の箇所から接続端子を引き
出す必要があるが，これができないため，出力に分岐の
ある論理回路はセルパターンに変換することができない
。従来の回路変換方式では、セルパターンに変換できな
い論理回路であるか否かを、その度毎にその論理回路の
接続情報を解析し判定していたので、処理速度の高速化
を図ることができなかった。しかし、本発明では、回路
変換処理前に変換できる論理回路であるか変換できない
論理回路であるかをリストアップしておいて，変換不可
の論理回路に対しては従来行っていた接続情報の解析処
理を不要としたので，変換処理の高速化が可能になる。

〔実施例〕

以下、本発明の一実施例を図面を参照して説明する。

第１図は、本発明の一実施例に係る半導体装置製造装置
の機能構成図である。この半導体装ｌπ製造装置１は，
中央処理装置（ＣＰＵ），主メモリ，ディスプレイ装置
，キーボード等の入力装置，補助記憶装置等で成る通常
のコンピュータを論理合成装置２とし，これでマスク作
成装置３等を制御して、ＬＳＩ等の半導体装置を製造す
るものである。論理合成装置２は、キーボードやマウス
等の入力装置から入力された論理記述を取り込む論理記
述入力手段４と、該論理記述から真理値表を作成する真
理値表作成手段５と、該真理値表からプール代数レベル
の論理回路を合成する論理回路合成手段６と、回路変換
装置７とを備えて成り、記憶媒体８に格納された変換ル
ールを使用し回路変換装置７で変換した回路パターンを
マスク作成装置３に出力する様になっている。

第２図は、回路変換装ｔｉ　７の構成図である。回路変
換装置７は、論理回路合成手段６から入力されるプール
代数レベルの論理回路のネットリストを求め格納するネ
ットリスト記憶部１０と、該記憶部１０の格納データを
解析しネットリストの各節点（論理回路の出力点）の分
岐状態を判定する分岐接続節点検出部１１と，分岐接続
のない節点と分岐接続のある節点とを区別してそのリス
トを格納すると共に分岐接続のある節点はその分岐数（
ファンアウト数）も合わせて格納する分岐接続節点記憶
部１２と、記憶媒体８に格納されている等価変換ルール
をνｌみ出して格納すると共にセルライブラリを備える
変換ルール記憶部１３と、該交換ルールとセルライブラ
リ中のセルパターン特性データを使用してプール代数レ
ベルの論理回路を変換してマスク作成装置３に出力する
等価変換ルール適用部１４とから成る。前記セルライブ
ラリには、各種セルパターンの取り得る最大のファンア
ウト数，各セルパターンの遅延時間及び入出力ビンの定
義データ，各セルパターンの入出力間の論理関数などの
データが格納されている。

次に、回路変換装置７が行う実際の処理手順を具体的な
例をもって説明する。ここでは、第３図に示すプール代
数レベルの論理回路を，第４図に示す論理回路に等価変
換する場合について説明する。変換前の論理回路は，ナ
ンド回路２０，　２１，　２２，２３，　２４．　２５
とノア回路２６で成る。信号ｓｌ，ｓ２がナンド回路２
０に入力して該回路２０から信号ｓ３が出力され、信号
ｓ４，ｓ５がナンド回路２１に入力して該回路２１から
信号ｓ６が出力され、信号ｓ８，ｓ９がナンド回路２２
に入力して該回路２２から信号ｓｌｏが出力され、信号
ｓｌｌ，　ｓｌ２がナンド回路２３に入力されて該回路
２３から信号ｓｌ３が出力される。

そして、信号ｓ３，ｓ６がナンド回路２４に入力されて
該回路２４から信号ｓ７が出力され、信号ｓ１０，ｓｌ
３がナンド回路２５に入力されて該回路２５から信号ｓ
ｌ４が出力され、信号ｓ　１３，　ｓ　１５がナンド回
路２６に入力されて該回路２６から信号ｓｌ６が出力さ
れる。つまり，この論理同路では、ナンド回路２３のフ
ァンアウト数が“２″となり，信号ｓｌ３が２つのナン
ド回路２５，　２６に入力される。

第３図に示す論理回路の一段目の論理回路、つまりナン
ド回路２０〜２３を小面積で動作速度の速いセルパター
ンに回路変換するのであるが、ナンド回路２３はその出
力が分岐しているので、該回路２３は回路変換できない
。従って、ナンド回路２０〜２２を夫々第４図に示す様
に２つのノット回路と１つのオア回路に変換し、ナンド
回路２３の回路変換処理はスキップさせることになる。

以下、この処理手順を順に説明する。尚、ノット回路２
７〜３２の出力信号を順にｅｌ，　ｅ２，　ｅ３，ｅ４
，ｅ９，ｅｌＯとする。

第５図は，回路変換装置７の分岐接続節点検出部１１の
処理手順を示すフローチャートである，先ず、ステップ
１にて，ネットリストポインタｉｎに“１”をセットす
る。第３図に示す論理回路のネットリストを第６図に示
す。このネットリストは，番号と論理回路素子の種類と
入力信号及び出力信号とをリストにしたものである。番
号１〜７の論理素子は、夫々第３図の回路２０，　２１
，　２４，　２２，２３，　２５．　２６に対応する。

ｆＪＳ５図のステップ２では，ポインタで指定されるネ
ットを第６図のネッ１・リストから取り出す。

今、ｉｎ＝１であるので、 ｎａｎｄ，　　ｓｌ，　　ｓ２’．ｓ３が取り出される
。

ステップ３では，このネットの出力信号名を変数Ｎ　ｏ
ｕｔに記入する。今の場合、 Ｎｏｕｔ＝ｓ３ となる。

ステップ４では分岐接続数カウンタｊｃの内容を゛′０
″とし、次にステップ５で、変数Ｎｏｕｔが示す出力信
号名を入力信号とするネットを第６図のネットリストを
検索する。今の場合、信号Ｓ３を入力信号として持つ番
号３のネットが検索されるので、ステップ６のネット有
無の判定が′゛有″となり、ステップ７に進む。

ステップ７では前記カウンタｉｃの内容に値１を加算し
、次のステップ８でカウンタｉｃの内容が″２”である
か否かを判定する。つまり、この判定が、当該ネットの
節点が分岐節点であるか否かを判定する処理である。

今の場合、カウンタｉｃの値はＬＬ　Ｉ　Ｉ１であるの
で、ステップ８からステップ５に戻り，再び信号名ｓ３
を入力信号とするネットが有るか否かを検索する。そし
て、ステップ６での判定ではネットが無い（前に検索し
た番号３のネット以外に。）ので、ステップ６からステ
ップ１０に進む。

このステップ１０では、ネットリストポインタｉ　ｎに
１１１′″を加算する。今の場合、ポインタ１ｎは１１
　２　Ｆ＋となる。そして、次のステップ１１ではこの
ポインタｉｎの値とネット総数ＩＮｍａｘ（第６図の例
ではＩＮｍａｘ＝７）とを比較し、ｉ　　ｎ＞　Ｉ　Ｎ
ｍａｘ が成立する場合にはこの分岐接続節点検出処理を終了し
、成立しない場合ステップ２に戻る。

以上の一連の処理を、全ネットについて実行していくの
である。この処理において、ポインタｉｎの値が“４″
までのネットは出力信号が分岐されていないことが判明
する。つまり、それまでの処理ではステップ８からステ
ップ５に戻り、ステップ９には進まない。

ポインタｉｎの値が“５”となったときの処理において
、ステップ２では ｎａｎｄ，　　ｓｌｌ，　　ｓｌ２；　　ｓｉ３が取り
出される。そして，ステップ５では，信号名ｓｌ３の入
力信号を持つネットを探索し、先ず番号６のネットが求
まりステップ６，７，８．５と進み，再びステップ５に
ての探索で、番号７のネットが求まる．従って，ステッ
プ６からステップ７に進んでカウントｉｃの内容に“１
”が加算されて１′２”となる。従って，ステップ８の
判定結果によりステップ９に進み、その信号ｓｌ３の節
点は分岐節点であることを分岐接続節点記憶部ｌ２（第
２図）に格納する。例えば、第７図に示すような分岐接
続リスト中に ｂｒａｎｃｈ　　（　ｓ　１３） というデータを格納する． 本実施例では、上述して作成した分岐接続リストを使用
して回路変換を行うのであるが，先ず，回路変換ルール
について第８図を参照して説明する． 記憶媒体８から変換ルール記憶部１３に移された回路変
換ルールは，ｉｆ〜，ｔｈｅｎ〜形式で記述されている
。ｉｆ部分の記述が等価変換の条件記述である。ここで
、「傘」が付加される変数は任意の節点名である．また
、ｉｆ部分のｒ　ｕｎｉｑｕｅ（節点名）」という記述
は、（）内に示される名称（引き数）の節点に分岐接続
が無いという条件を満たすか否かを判定する関数である
。

この回路変換ルールの実行の仕方は、条件が満足された
とき、つまり、ｉｆ部分と第６図とのパターンマッチン
グを行い一致した論理回路が求まったとき、当該部分の
ネットリストをｔｈｅｎ部分のネットリストに書き換え
ることで行う。このｔｈｅｎ部分のネットリストが、前
述したセルパターンに該当する。

次に、回路変換処理手順を第９図のフローチャートを参
照して説明する． 先ず、ステップ２０で，ルールポインタｉｒに６′１”
をセットする。ステップ２１では，ルールポインタｉｒ
で指定されるルールを取り出す。今の場合，第８図のｒ
ｕｌｅ　１が取り出される．ルールポインクｉｒが指定
するルールが存在したので、ステップ２２からステップ
２３に進み、上述したパターンマッチングを行う。ｒｕ
ｌｅ　１の条件部のネットリストは ｎａｎｄ，ｍｌ，　　傘２；　串３ ｎａｎｄ，　　傘４，−５；申６ ｎａｎｄ，　　傘３，傘６；＊７ であり，これと一致する第６図のネットリストはｎａｎ
ｄ，　　ｓｌ，　　ｓ２；　　ｓ３ｎａｎｄ，　　ｓ４
，　　ｓ５；　　ｓ６ｎａｎｄ，　　ｓ３，　　ｓ６；
　　ｓ７である。つまり、変数申１〜傘６には順に信号
名ｓ１〜ｓ６が記入される。

ステップ２４の判定では，パターンマッチングが成功し
たのでステップ２５に進み，　ｕｎｉｑｕｅ関数の計算
を行う。ステップ２４の判定でパターンマッチング不成
立の場合にはステップ２９に進んでルールポインタｉｒ
に１′１”加算してステップ２ｌに戻る。

次に、ｕｎｉｑｕｅ関数の計算手順を、第１０図で説明
する。本実施例でのｕｎｉｑｕｅ関数の計算は、関数の
引き数で示される節点が分岐接続されているか否かを判
定するだけである。先ず、ステップ３０にて、ｕｎｉｑ
ｕｅ関数の数、つまりｕｎｉｑｕｅ記述の総行数を数え
、その数値を変数ｉｕｍａｘに代入する。いまの場合、
第９図のステップ２１で取り出されたルールが第８図に
示すｒｕｌｅ　１のため，ｉｕｍａｘにはそのｕｎｉｑ
ｕａ関数の数１１　２　１＋が代入される。

次のステップ３１でｕｎｉｑｕｅポインタｉｕに“０”
をセットし，ステップ３２で、該当するｕｎｉｑｕｅ記
述の該当する節点を取り出す。今の場合、先ず節点ｓ３
が取り出される。次にこの節点Ｓ３が分岐接続節点であ
るか否かを判定するのであるが（ステップ３３）、これ
は、第７図で説明した分岐接続節点記憶部１２　（第２
図）を検索することで行う。この分岐接続節点記憶部１
２内には、ｂｒａｎｃｈ　（　ｓ　１３）　Ｌ／か無い
ので節点ｓ３は分岐節点では無いと判定され、ステップ
３５に進む。

このステップ３５では、ｕｎｉｑｕｅポインタｉｕに値
“１″を加算し，ポインタｉｕ値を“２”とする。

次のステップ３５では、このポインタｉｕ値とステップ
３０で求めたｉｕｍａｘ値との比較を行い、ポインタｉ
ｕ値がｉｕｍａｘ値以下の場合にはステップ３２に戻り
、ポインタｉｕ値がｉｕ！！ｌａｘ値を越える場合には
本処理を終了する。

この例の場合、ｉｕ＝ｉｕｍａｘであるので、ステップ
３６からステップ３２に戻り、ｕｎｉｑｕｅ記述の節点
を取り出す。ｉ　ｕ＝２であるので、２行目のｕｎｉｑ
ｕｅ記述の節点ｓ６が取り出される。節点ｓ６は分岐節
点ではないのでステップ３３からステップ３５，３６と
進む。そしてｉ　ｕ＝３となり、ｉｕ≦ｉｕｍａｘが成
立しなくなるので、ステップ３７に進んで処理を終了す
る。この場合、第９図のステップ２６の判定結果がＯＫ
となるので，ステップ２６からステップ２７に進み、ル
ール１　（第８図）の実行つまりルール１のｉｆ部分の
ネットリストとマッチングするネットリストをｔｈｅｎ
部分のネットリストに書：き換える。

以下、第１１図を使用してこのネットリストの書き換え
手順を説明する。

先ず、第１１図のステップ４１で、該当するルールのｉ
ｆ部分にマッチしたネットリストをネットリスト記憶部
１０（第２図）内から削除する６今の場合、 ｎａｎｄ，　　ｓｌ，　　ｓ２；　　ｓ３ｎａｎｄ，　
　ｓ４，　　ｓ５；　　ｓ６ｎａｎｄ，　　ｓ３，　　
ｓ６；　　ｓ７が削除される。

次のステップ４２では，該当するルールのｔｈｅｎ以降
の記述にマッチした節点名を変数申〜に代入し、次のス
テップ４３では、中間節点名を生成しこれらを中間節点
変数＄ｎ〜に逐次割り当てる。この場合、中間節点名と
しては、ｅｌ，ｅ２，ｅ３，ｅ４が生成される。従って
、ネットリストは ｏｒ　　　ｏｒ　　　ｎａｎｄ，ｅｌ，ｅ２，ｅ３，ｃ
４；　ｓ７ｎｏｔ，ｓｌ；ｅｌ ｎｏｔ，ｓ２；ｅ２ ｎｏｔ，ｓ４；　ｅ３ ｎｏｔ，ｓ５；　ｅ４ となり、これが、ネットリスト記憶部１０に追加して格
納される（ステップ４４）。この結果，記憶部には初め
第６図のネットリストが格納されていたが，この書き換
えにより、最初の３行が削除され、第１２図に示す様に
なる。

第９図のステップ２７によるネットリストの書き換え後
は，ステップ２０に戻り、ルールポインタｉｒに“１″
をセットする。従って，今回のステップ２１でも再びル
ール１が取り出され，ステップ２３で再びルール１の条
件部（ｉｆ部分）のマッチングを行う。今回のマッチン
グ処理では，第１２図の第１行から第３行までがマッチ
することにある。

つまり，変数傘１〜本７までは順に８８〜ｓｌ４が代入
される。そして、今回のステップ２５におけるｕｎｉｑ
ｕｅ関数の計算手順では、第１０図のステップ３２にて
先ず節点ｓｌｏが取り出される。この節点ｓｌＯは分岐
節点ではないので（第７図の分岐接続節点記憶部１２に
はｂｒａｎｃｈ（ｓｌ３）　Ｌ／か無いので）、ｕｎｉ
ｑｕｅポインタｉｕにＩＩ　１　７１を加算して次のス
テップ３６に進む。ここではまだｉｕ＝２のためｉｕ＝
ｉｕｍａｘが成立して、ステップ３２に戻る。

このステップ３２では、次のｕｎｉｑｕｅ記述の該当す
る節点を取り出す。この場合、節点ｓｌ３が取り出され
る。この節点ｓｌ３は分岐接続節点であるので，ステッ
プ３３からステップ３４に進み，回路変換不可と判定し
て本処理を終了する６この結果、第９図のステップ２６
からステップ２８に進み、ルールポインタｉｒの値を“
１”加算してステップ２１に戻る。

このステップ２１により第８図のルール２が取り出され
、ステップ２２からステップ２３に進んで，ネットリス
ト条件部と第１２図のネットリストとのパターンマッチ
ングを行う。

第１２図のネットリストのうち ｎａｎｄ，ｓ８，ｓ９；ｓｌｏ　　（第１行目）ｎ　ａ
　ｎｄ，　ｓｌＯ，　ｓｌ．３；　ｓｌ４　　（第３行
目）部分がルール２の条件部 ｎａｎｄ，　　＄１，　　＄２；　傘３ｎ　ａ　ｘｉ　
ｄ　，　　−３，＄４；　串５にマッチングする。従っ
て，上述と同様の処理を行うことで、ｕｎｉｑｕｅ　（
　ｓ　１０）の計算が終了し、第１２図の第１行目と第
３行目が削除され，新たなネット ｏｒ　　　　ｎａｎｄ，　　ｅ９，　　ｅｌＯ，　　ｓ
ｌ３；　　ｓｌ４ｎｏｔ，　　ｓ８；ｅ９ ｎｏｔ，　　ｓ９；　　ｅｌｏ が追加され、第１３図の様になる。以後、この例ではル
ールの適用に失敗し（回路変換不可となって）、本処理
を全て終了する． 本実施例によれば、回路変換処理における分岐接続の有
無を前もって調べ記憶しておくので，回路変換処理の高
速化を図ることができる。

１つの等価変換ルールが適用される場合、従来の方法で
の回路変換処理時間Ｔは、以下の様に与えられる． Ｔ＝ネットリスト条件部のマッチング時間＋　ｕｎｉｑ
ｕｅ関数の計算時間 ＝ネットリスト条件部のマッチング時間＋Ｋ串ｔｏ ここで，Ｋ　：ネットリスト総数 ｔＱ：１ネット当りの分岐 接続有無の判定時間 通常，ネットリスト内で分岐接続を持つ節点は節点総数
の数％にすぎない。

従って，本実施例によれば、 Ｔ＝ネットリスト条件部のマッチング時間＋α拳Ｋ串ｔ
ｏ ここで、α＝ｏ　（１０−”）つまり１０−２オーダの
値となる。つまり、Ｔ＝ネットリスト条件部のマッチン
グ時間とみなせるようになる．例えば１００ゲート規模
のネットリストを用いた実験では、従来手法に比べて、
２〜３倍の高速処理が可能になる。

尚、上述した回路変換装置は、接続情報を解析して得た
分岐の有無のみでなく，分岐の本数つまりファンアウ１
へ数も記憶しておくことで、該ファンアウト数がセルラ
イブラリ中に格納されている当該論理回路の最適ファン
アウト数データを越えていると容易に判断でき、該論理
回路と同じ論理回路を追加してファンアウト数を調整す
る処理を亮速に行う。

〔発明の効果〕

本発明によれば、回路変換処理速度が速くなるという効
果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の半導体製造装置の機能構成
図、第２図は第１図に示す論理合成装置のうちの回路変
換装置の構成図、第３図は回路変換前のプール代数レベ
ルの論理回路の一構成図、第４図は第３図に示す論理回
路のうち変換可能な論理回路をセルパターンに変換した
後の論理回路の構成図、第５図は分岐接続節点検出処理
の一実施例に係る処理手順を示すフローチャート、第６
図は第３図に示す論理回路のネットリストの構成図、第
７図は分岐接続節点リストの一例を示す構成図、第８図
は回路変換ルールの一例を示す説明図、第９図は回路変
換処理の一実施例に係る処理手順を示すフローチャート
、第１０図は第９図の処理手順のうちのｕｎｉｑｕｅ関
数計算処理手順を示すフローチャート、第１１図は変換
回路ネットリスト書き換え手順を示すフローチャート、
第１２図は変換途中のネットリストの構成図，第１３図
は変換後のネットリストの構成図である。 １・・・半導体製造装置、２・・・論理合成装置，３・
・・マスク作成装置、４・・・論理記述入力手段、５・
・・真理値表作成手段、６・・・論理合成手段、７・・
・回路変換装置、８・・・記憶媒体、１０・・・ネット
リスト記憶部、１ｌ・・・分岐接続節点検出部，１２・
・・分岐接続節点記憶部、１３・・・変換ルール記憶部
、ｌ４・・・等価変換ルール適用部。

Claims (1)

1. 【特許請求の範囲】 １、プール代数レベルの論理回路パターンを、回路特性
   の良い回路パターンに等価変換する回路変換方法におい
   て、前記論理回路パターンを構成する各論理回路の接続
   情報を解析し、前もって出力端子が複数の他の論理回路
   の入力端子に接続される論理回路を求めておき、該論理
   回路以外の論理回路のみに対し前記変換を施すことを特
   徴とする回路変換方法。 ２、論理回路パターンをより回路特性の優れた論理回路
   パターンに等価変換する回路変換方法において、前もっ
   てファンアウト数が２以上の論理回路をリストアップし
   ておき、論理回路パターンを構成する各論理回路のうち
   ファンアウト数が複数の論理回路以外の論理回路のみに
   対し前記等価変換を施すことを特徴とする回路変換方法
   。 ３、論理回路パターンをより回路特性の優れた論理回路
   パターンに等価変換する回路変換方法において、変換処
   理前にファンアウト数が１の論理回路をリストアップし
   ておき、論理回路パターンを構成する各論理回路のうち
   ファンアウト数が１の論理回路のみに対し前記等価変換
   を施すことを特徴とする回路変換方法。 ４、入力された論理回路パターンを該論理回路より回路
   特性の優れた回路パターンに等価変換して出力する回路
   変換装置において、変換処理前に論理回路パターンの接
   続情報を解析して得たファンアウト数が１の論理回路を
   検出しリストアップしておく記憶手段と、該記憶手段に
   リストアップされている論理回路のみに対し前記等価変
   換を施す回路変換手段とを備えることを特徴とする回路
   変換装置。 ５、入力された論理回路パターンを該論理回路より回路
   特性の優れた回路パターンに等価変換して出力する回路
   変換装置において、論理回路の接続情報を解析して得た
   ファンアウト数が複数ある論理回路をリストアップして
   おく記憶手段と、該記憶手段にリストアップされている
   論理回路以外の論理回路に対してのみ前記等価変換を施
   す回路変換手段とを備えることを特徴とする回路変換装
   置。 ６、論理回路を該論理回路より回路特性の優れた回路パ
   ターンに等価変換する変換ルールを論理回路対応に格納
   した第１記憶手段と、入力された論理回路の接続情報を
   解析して得たファンアウト数が１の論理回路をリストア
   ップしておく第２記憶手段と、該第２記憶手段にリスト
   アップされた論理回路と前記第１記憶手段に格納されて
   いる論理回路とのパターンマッチングを行うマッチング
   手段と、該マッチング手段で一致したと判定された論理
   回路を対応する前記変換ルールで変換し出力する回路変
   換手段とを備えて成ることを特徴とする回路変換装置。 ７、論理回路を該論理回路より回路特性の優れた回路パ
   ターンに等価変換する変換ルールを論理回路の種類及び
   接続状態対応に格納した記憶手段と、入力された論理回
   路パターンを構成する各論理回路パターンと前記記憶手
   段に格納されている論理回路のパターンとのパターンマ
   ッチングを行い一致した論理回路を対応する前記変換ル
   ールで変換し出力する回路変換手段とを備える回路変換
   装置において、入力された論理回路の接続情報を解析し
   てファンアウト数が複数ある論理回路を変換処理前に全
   て検出しておく検出手段と、該検出手段が検出した論理
   回路での前記回路変換手段の実行を飛び越させる手段と
   を備えることを特徴とする回路変換装置。 ８、請求項４乃至請求項７のいずれかに記載の回路変換
   装置は、更に、論理回路の接続情報を解析してファンア
   ウト数が当該論理回路の特性データに基づく最適数を越
   えると判断した場合には該論理回路と同じ論理回路を追
   加してファンアウトの割り当て調整する手段とを備える
   ことを特徴とする回路変換装置。 ９、論理記述を入力する入力装置と、入力された論理記
   述に基づく論理回路パターンを作成する論理合成手段と
   、該論理合成手段で作成した論理回路パターンを入力デ
   ータとする請求項４乃至請求項８のいずれかに記載の回
   路変換装置とを備えることを特徴とする論理合成装置。 １０、回路パターンに対するマスクパターンを作成する
   マスク作成装置と、該マスク作成装置で作成されたマス
   クを使用して半導体基板上に半導体装置を製造する装置
   とを備える半導体製造装置において、前記回路パターン
   を出力する請求項９記載の論理合成装置を備えることを
   特徴とする半導体装置製造装置。 １１、論理回路を該論理回路より回路特性の優れた論理
   回路に等価変換する変換ルールが論理回路対応に格納さ
   れ該格納データがコンピュータに読み込まれることで該
   コンピュータを論理合成装置化する記憶媒体であって、
   回路変換処理前に論理回路パターンの接続情報を解析し
   てファンアウト数が１の論理回路を記憶装置内にリスト
   アップする命令と、リストアップされた論理回路に対し
   てのみ回路変換処理を実行させる命令とが格納されコン
   ピュータを請求項９記載の論理合成装置化することを特
   徴とする記憶媒体。 １２、論理回路を該論理回路より回路特性の優れた論理
   回路に等価変換する変換ルールが論理回路の種類及び接
   続状態対応に格納され該格納データがコンピュータに読
   み込まれることで該コンピュータを論理合成装置化する
   記憶媒体であって、回路変換処理前に論理回路パターン
   の接続関係を解析しファンアウト数が２以上ある論理回
   路を記憶装置内に格納する命令と、該記憶装置に格納さ
   れた論理回路に対する回路変換処理をスキップさせる命
   令とが格納され、コンピュータを請求項９記載の論理合
   成装置化することを特徴とする記憶媒体。