JPH02297594A - データ処理装置、データ処理システム及びアウトラインフォントデータ発生方法 - Google Patents
データ処理装置、データ処理システム及びアウトラインフォントデータ発生方法Info
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- JPH02297594A JPH02297594A JP1152718A JP15271889A JPH02297594A JP H02297594 A JPH02297594 A JP H02297594A JP 1152718 A JP1152718 A JP 1152718A JP 15271889 A JP15271889 A JP 15271889A JP H02297594 A JPH02297594 A JP H02297594A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ処理装置に関し、例えばレーザビーム
プリンタ、液晶プリンタ、ＬＥＤプリンタ等のページプ
リンタや、ＣＲＴ、プラズマ、液晶などを表示装置とし
たビットマツプディスプレイのためのアウトラインフォ
ント展開用のマイクロコンピュータに適用して有効な技
術に関するものである。
プリンタ、液晶プリンタ、ＬＥＤプリンタ等のページプ
リンタや、ＣＲＴ、プラズマ、液晶などを表示装置とし
たビットマツプディスプレイのためのアウトラインフォ
ント展開用のマイクロコンピュータに適用して有効な技
術に関するものである。
ビットマツプメモリにパターン描画を行うために用いら
れるフォントデータの表現形式としではパターンをドツ
トマトリクスで表現したドツトフォント形式がある。こ
のドツトフォント形式はフォントデータそれ自体が画素
対応のドツトマトリクス的表現とされるためデータの扱
いが簡単で、しかもフォントデータに基づくパターンを
高速に描画することができる。しかしながら、任意角度
への回転がｌしく、さらにはドツト密度が低いと拡大表
示に際してパターンの輪郭が凹凸になり、また、ドツト
密度を増やすと、データ量が著しく増大してしまう。
れるフォントデータの表現形式としではパターンをドツ
トマトリクスで表現したドツトフォント形式がある。こ
のドツトフォント形式はフォントデータそれ自体が画素
対応のドツトマトリクス的表現とされるためデータの扱
いが簡単で、しかもフォントデータに基づくパターンを
高速に描画することができる。しかしながら、任意角度
への回転がｌしく、さらにはドツト密度が低いと拡大表
示に際してパターンの輪郭が凹凸になり、また、ドツト
密度を増やすと、データ量が著しく増大してしまう。
そこで、パターンの輪郭を線の集合として定義するよう
なデータ構造を持つアウトラインフォントデータに基づ
いて描画を行う所謂ベクＩ−ルグラフィックスのような
手法を採用することにより、パターンの輪郭が凹凸にな
ったり、データ量が増大するという問題を解消すること
ができる。
なデータ構造を持つアウトラインフォントデータに基づ
いて描画を行う所謂ベクＩ−ルグラフィックスのような
手法を採用することにより、パターンの輪郭が凹凸にな
ったり、データ量が増大するという問題を解消すること
ができる。
例えば上記アウトラインフォントデータは、短線ベクト
ル、円弧、スプライン曲線、ベラエール曲線などの自由
曲線や直線などの線の種類を示す情報と、その点や終点
さらにはその他制御点の情報などを含み、これによって
フォントの輪郭が定義される。
ル、円弧、スプライン曲線、ベラエール曲線などの自由
曲線や直線などの線の種類を示す情報と、その点や終点
さらにはその他制御点の情報などを含み、これによって
フォントの輪郭が定義される。
このようなアウトラインフォントデータに基づいてアウ
トラインフォント描画を行うシステムに従来の単なるシ
ングルチップマイクロコンピュータを用いる場合、ダイ
レクトメモリアクセスコントローラやその他の周辺回路
を含む当該シングルチップマイクロコンピュータのＣＰ
Ｕ （セントラルプロセッシングユニット）コアがアウ
トラインフォントデータを持つ外部メモリからアウトラ
インフォントがどのような直線あるいは曲線などから構
成されているかを示すデータを受は取り、そのアウトラ
インフォントデータをＣＰＵコアが解読してドツトパタ
ーンに展開するための演算を行い、対応するアウトライ
ンフォントを一旦、フォントキャッシュとして機能する
外部のワーク用メモリにＣＰＵコアが展開する。そして
ＣＰＵコア自身またはシングルチップマイクロコンピュ
ータに内蔵されているＢＩＴＢＬＴ（ビットプロツクト
ランスファ）のようなデータブロック転送機能をもつダ
イレクトメモリアクセスコントローラがアウトラインフ
ォントをワーク用メモリからフレームバッファメモリの
ようなページメモリに転送する。これでページメモリへ
のアウトラインフォントの描画が完了する０例えば描画
された内容を印刷する場合には、ＣＲＴ （カソードレ
イチューブ）コントローラのような描画／表示プロセッ
サが、ページメモリ上に完成したアウトラインフォント
等から成る文書等をビデオ信号としてレーザービームプ
リンタエンジンに送出する。
トラインフォント描画を行うシステムに従来の単なるシ
ングルチップマイクロコンピュータを用いる場合、ダイ
レクトメモリアクセスコントローラやその他の周辺回路
を含む当該シングルチップマイクロコンピュータのＣＰ
Ｕ （セントラルプロセッシングユニット）コアがアウ
トラインフォントデータを持つ外部メモリからアウトラ
インフォントがどのような直線あるいは曲線などから構
成されているかを示すデータを受は取り、そのアウトラ
インフォントデータをＣＰＵコアが解読してドツトパタ
ーンに展開するための演算を行い、対応するアウトライ
ンフォントを一旦、フォントキャッシュとして機能する
外部のワーク用メモリにＣＰＵコアが展開する。そして
ＣＰＵコア自身またはシングルチップマイクロコンピュ
ータに内蔵されているＢＩＴＢＬＴ（ビットプロツクト
ランスファ）のようなデータブロック転送機能をもつダ
イレクトメモリアクセスコントローラがアウトラインフ
ォントをワーク用メモリからフレームバッファメモリの
ようなページメモリに転送する。これでページメモリへ
のアウトラインフォントの描画が完了する０例えば描画
された内容を印刷する場合には、ＣＲＴ （カソードレ
イチューブ）コントローラのような描画／表示プロセッ
サが、ページメモリ上に完成したアウトラインフォント
等から成る文書等をビデオ信号としてレーザービームプ
リンタエンジンに送出する。
なお、この種のアウトラインフォント描画システムに関
連する文献の例としては、日経マグロウヒル社発行の日
経エレクトロニクスＮ１１４１７（１９８７年３月２３
日発行）第２１１頁がある。
連する文献の例としては、日経マグロウヒル社発行の日
経エレクトロニクスＮ１１４１７（１９８７年３月２３
日発行）第２１１頁がある。
上記従来技術は、ＣＰＵコアがアウトラインフォントの
展開を行うため、その間ＣＰＵコアが他の仕事ができず
、システムの動作効率が低下してしまうという問題があ
った。アウトラインフォントの展開には、多量の浮動小
数点演算を必要とする自由曲線の座標点算出が必要であ
り、さらに、フォントに拡大・縮小・回転などの同じく
多量な浮動小数点演算を要する座標変換も通常流さなく
てはならないためにＣＰＵの負担が大きくなりすぎてし
まうからである。
展開を行うため、その間ＣＰＵコアが他の仕事ができず
、システムの動作効率が低下してしまうという問題があ
った。アウトラインフォントの展開には、多量の浮動小
数点演算を必要とする自由曲線の座標点算出が必要であ
り、さらに、フォントに拡大・縮小・回転などの同じく
多量な浮動小数点演算を要する座標変換も通常流さなく
てはならないためにＣＰＵの負担が大きくなりすぎてし
まうからである。
また、ＣＰＵにそのコプロセッサであるＦＰＵ（浮動小
数点演算ユニット）を付加して、自由曲線算出や、座標
変換を高速化しようとするシステムも存在するが、現状
のＦＰＵの演算速度は、そのアーキテクチャ上１回の浮
動小数点演算あたり数μＳ〜十数ＪＡ Ｓであり、演算
速度の高速化１こは限界があった。しかもＣＰＵに密結
合されているコプロセッサとしてのＦＰＵは、主プロセ
ツサ命令に混在して記述されているコプロセッサ命令を
実行していくため、ＦＰＵが浮動小数点演算を行ってい
るときＣＰＵはそれに並行して独立のデータ処理を進め
ていくことはできない。言い換えるなら、主プロセツサ
としてのＣＰＵは、コプロセッサとしてのＦＰＵが命令
実行中であるか否かを知るための命令同期の機構により
、ＦＰｔＪがコプロセッサ命令の実行を完了するまで主
プロセツサは新たな命令を実行しない５このようにＣＰ
Ｕは、Ｆ Ｐ Ｕがアウトラインフォントの展開を行っ
ているときにその他の仕事を自由に行うことはできず、
結局システムの動作効率はあまり向上しない。
数点演算ユニット）を付加して、自由曲線算出や、座標
変換を高速化しようとするシステムも存在するが、現状
のＦＰＵの演算速度は、そのアーキテクチャ上１回の浮
動小数点演算あたり数μＳ〜十数ＪＡ Ｓであり、演算
速度の高速化１こは限界があった。しかもＣＰＵに密結
合されているコプロセッサとしてのＦＰＵは、主プロセ
ツサ命令に混在して記述されているコプロセッサ命令を
実行していくため、ＦＰＵが浮動小数点演算を行ってい
るときＣＰＵはそれに並行して独立のデータ処理を進め
ていくことはできない。言い換えるなら、主プロセツサ
としてのＣＰＵは、コプロセッサとしてのＦＰＵが命令
実行中であるか否かを知るための命令同期の機構により
、ＦＰｔＪがコプロセッサ命令の実行を完了するまで主
プロセツサは新たな命令を実行しない５このようにＣＰ
Ｕは、Ｆ Ｐ Ｕがアウトラインフォントの展開を行っ
ているときにその他の仕事を自由に行うことはできず、
結局システムの動作効率はあまり向上しない。
本発明の目的は、マイクロプロセッサに大きな負担をか
けずに、若しくはマイクロプロセッサの動作をあまり拘
束せずに、多量の演算を高速に実行することができるデ
ータ処理装置を提供することにある。
けずに、若しくはマイクロプロセッサの動作をあまり拘
束せずに、多量の演算を高速に実行することができるデ
ータ処理装置を提供することにある。
また本発明の別の目的はアウトラインフォント展開を効
率的に行うことができるデータ処理装置を提供すること
にある。
率的に行うことができるデータ処理装置を提供すること
にある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。
本明細書の記述及び添付図面から明らかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。
を簡単に説明すれば下記の通りである。
すなわち、マイクロプロセッサと、このマイクロプロセ
ッサによって動作が指示されるディジタル信号処理プロ
セッサとを１個の半導体基板に含めてデータ処理装置を
構成する。
ッサによって動作が指示されるディジタル信号処理プロ
セッサとを１個の半導体基板に含めてデータ処理装置を
構成する。
上記ディジタル信号処理プロセッサによる演算結果など
をＲＡＭに蓄えるような場合に、その動作とマイクロプ
ロセッサによるバスアクセスとの競合を回避させるには
、ディジタル信号処理プロセッサとマイクロプロセッサ
の双方から相互に別のバスを介してアクセス可能なデュ
アルポートＲＡＭを観けるとよい。
をＲＡＭに蓄えるような場合に、その動作とマイクロプ
ロセッサによるバスアクセスとの競合を回避させるには
、ディジタル信号処理プロセッサとマイクロプロセッサ
の双方から相互に別のバスを介してアクセス可能なデュ
アルポートＲＡＭを観けるとよい。
上記マイクロプロセッサ、ディジタル信号処理プロセッ
サ、及びデュアルポートＲＡＭを含む構成は、システム
オンチップ化に代えて配線基板上でマルチチップ化する
こともできる。
サ、及びデュアルポートＲＡＭを含む構成は、システム
オンチップ化に代えて配線基板上でマルチチップ化する
こともできる。
上記システムオンチップ化又はマルチチップ化されたデ
ータ処理装置をアウトラインフォント展開に利用する場
合には、ディジタル信号処理プロセッサに内蔵される制
御記憶に、アウトラインフォントデータをドツトパター
ンの形式でデュアルポートＲＡＭに展開するためのデー
タ処理アルゴリズムを含めるとよい。
ータ処理装置をアウトラインフォント展開に利用する場
合には、ディジタル信号処理プロセッサに内蔵される制
御記憶に、アウトラインフォントデータをドツトパター
ンの形式でデュアルポートＲＡＭに展開するためのデー
タ処理アルゴリズムを含めるとよい。
上記デュアルポートＲＡＭに展開された情報をフレーム
バッファメモリ若しくはページメモリに転送して描画す
ることを考慮すると、デュアルポートＲＡＭの一方のア
クセスポートとマイクロプロセッサとが結合される共有
バスに、データのブロック転送制御可能なダイレクトメ
モリアクセスコントローラを接続しておくとよい。
バッファメモリ若しくはページメモリに転送して描画す
ることを考慮すると、デュアルポートＲＡＭの一方のア
クセスポートとマイクロプロセッサとが結合される共有
バスに、データのブロック転送制御可能なダイレクトメ
モリアクセスコントローラを接続しておくとよい。
また、上記デュアルポートＲＡＭをフォントキャッシュ
メモリとして利用するには、上記マイクロプロセッサが
ディジタル信号処理プロセッサに展開を指示したアウト
ラインフォントの種別を示す情報の保持領域をそのマイ
クロプロセッサに設けておくことが望ましい。
メモリとして利用するには、上記マイクロプロセッサが
ディジタル信号処理プロセッサに展開を指示したアウト
ラインフォントの種別を示す情報の保持領域をそのマイ
クロプロセッサに設けておくことが望ましい。
上記した手段によれば、データ処理装置に含まれるディ
ジタル信号処理プロセッサは、多量の演算を高速に実行
するためのアーキテクチャ、例えば累積乗算のための乗
算器と加算器を含むと共に、データと命令の転送系の分
離による命令フェッチ、データ転送、演算を並列パイプ
ライン処理することなどにより、ＦＰＵなとのコプロセ
ッサを用いる場合よりも所要の演算を高速に実行し、こ
れにより、ディジタル信号処理プロセッサとマイクロプ
ロセッサを含む装置の方が、マイクロプロセッサだけ、
又はマイクロプロセッサとＦＰＵのようなコプロセッサ
を含むデータ処理装置よりも、多量の演算を高速に実行
することを可能にする。
ジタル信号処理プロセッサは、多量の演算を高速に実行
するためのアーキテクチャ、例えば累積乗算のための乗
算器と加算器を含むと共に、データと命令の転送系の分
離による命令フェッチ、データ転送、演算を並列パイプ
ライン処理することなどにより、ＦＰＵなとのコプロセ
ッサを用いる場合よりも所要の演算を高速に実行し、こ
れにより、ディジタル信号処理プロセッサとマイクロプ
ロセッサを含む装置の方が、マイクロプロセッサだけ、
又はマイクロプロセッサとＦＰＵのようなコプロセッサ
を含むデータ処理装置よりも、多量の演算を高速に実行
することを可能にする。
さらに、ディジタル信号処理プロセッサは、マイクロプ
ロセッサの指示に従って内蔵制御記憶のデータ処理アル
ゴリズムを用いて自ら一連のデータ処理をマイクロプロ
セッサのデータ処理動作に並行して行い得るように作用
する。言い換えるなら、ディジタル信号処理プロセッサ
は、マイクロプロセッサとされるＦ Ｐ Ｕのようにマ
イクロプロセッサの命令に混在して記述されているコプ
ロセッサ命令をマイクロプロセッサの処理に代えて実行
するような命令実行手順とは異なる制御手順を持つから
、マイクロプロセッサの動作とは独立的にデータ処理を
進め得る。これにより、マイクロプロセッサは、ディジ
タル信号処理プロセッサが浮動小数点演算のようなデー
タ処理を行っているとき、それとは無関係なもしくは別
の処理を進めることができ、このことが、マイクロプロ
セッサに大きな負担をかけずに、さらにはマイクロプロ
セッサの動作をあまり拘束せずに、多量の演算を高速実
行可能に働く。
ロセッサの指示に従って内蔵制御記憶のデータ処理アル
ゴリズムを用いて自ら一連のデータ処理をマイクロプロ
セッサのデータ処理動作に並行して行い得るように作用
する。言い換えるなら、ディジタル信号処理プロセッサ
は、マイクロプロセッサとされるＦ Ｐ Ｕのようにマ
イクロプロセッサの命令に混在して記述されているコプ
ロセッサ命令をマイクロプロセッサの処理に代えて実行
するような命令実行手順とは異なる制御手順を持つから
、マイクロプロセッサの動作とは独立的にデータ処理を
進め得る。これにより、マイクロプロセッサは、ディジ
タル信号処理プロセッサが浮動小数点演算のようなデー
タ処理を行っているとき、それとは無関係なもしくは別
の処理を進めることができ、このことが、マイクロプロ
セッサに大きな負担をかけずに、さらにはマイクロプロ
セッサの動作をあまり拘束せずに、多量の演算を高速実
行可能に働く。
マイクロプロセッサ及びディジタル信号処理プロセッサ
の双方により相互に別のバスを介してアクセス可能に設
けられているデュアルポートＲＡＭは、ディジタル信号
処理プロセッサによる演算結果の格納、例えばＲＡＭへ
のアウトラインフォントの展開を、マイクロプロセッサ
が結合された共有バスとは別の専用バスを介して行える
ように作用し、このことが、マイクロプロセッサとディ
ジタル信号処理プロセッサとの並列動作の完全化を保証
し、アウトラインフォント展開のようなディジタル信号
処理プロセッサによるデータ処理の効率化を増す。
の双方により相互に別のバスを介してアクセス可能に設
けられているデュアルポートＲＡＭは、ディジタル信号
処理プロセッサによる演算結果の格納、例えばＲＡＭへ
のアウトラインフォントの展開を、マイクロプロセッサ
が結合された共有バスとは別の専用バスを介して行える
ように作用し、このことが、マイクロプロセッサとディ
ジタル信号処理プロセッサとの並列動作の完全化を保証
し、アウトラインフォント展開のようなディジタル信号
処理プロセッサによるデータ処理の効率化を増す。
デュアルポートＲＡＭをフォントキャッシュメモリとし
て利用することにより、すでにデュアルポートＲＡＭに
展開されて保持されているアラ１〜ラインフオントに対
しては新たな展開を行わなくても済む。
て利用することにより、すでにデュアルポートＲＡＭに
展開されて保持されているアラ１〜ラインフオントに対
しては新たな展開を行わなくても済む。
アウトラインフォント展開を介してフレームバッファメ
モリ若しくはページメモリにドツトパターンを描画する
場合に、アウトラインフォント内部の塗りつぶしやアウ
トラインフォント展開時の画素論理演算などを行うため
にメモリライト動作だけでなくメモリリード動作も伴っ
てフォントを作成しなければならないようなとき、その
フレームバッファメモリやページメモリよりも高速アク
セス可能なデュアルポートＲＡＭに一旦アウドラインフ
ォントの展開を行って必要なフォントを作成してからま
とめてフレームバッファメモリなどに転送するようにし
ておくことは、直接ページメモリやフレームバッファメ
モリ上でアウトラインフォントを展開するための画素論
理演算や展開後における内部の塗りつぶしを行うために
メモリリード動作やライト動作を繰り返し行っていく場
合に比べ、相対的に低速なフレームバッファメモリなど
に対する全体的なリード・ライト回数を減らすように作
用する。言い換えるなら、デュアルポートＲＡＭに作成
されたフォントを転送するためだけに相対的に低速なフ
レームバッファメモリ又はページメモリをライトアクセ
スすればよくなる。
モリ若しくはページメモリにドツトパターンを描画する
場合に、アウトラインフォント内部の塗りつぶしやアウ
トラインフォント展開時の画素論理演算などを行うため
にメモリライト動作だけでなくメモリリード動作も伴っ
てフォントを作成しなければならないようなとき、その
フレームバッファメモリやページメモリよりも高速アク
セス可能なデュアルポートＲＡＭに一旦アウドラインフ
ォントの展開を行って必要なフォントを作成してからま
とめてフレームバッファメモリなどに転送するようにし
ておくことは、直接ページメモリやフレームバッファメ
モリ上でアウトラインフォントを展開するための画素論
理演算や展開後における内部の塗りつぶしを行うために
メモリリード動作やライト動作を繰り返し行っていく場
合に比べ、相対的に低速なフレームバッファメモリなど
に対する全体的なリード・ライト回数を減らすように作
用する。言い換えるなら、デュアルポートＲＡＭに作成
されたフォントを転送するためだけに相対的に低速なフ
レームバッファメモリ又はページメモリをライトアクセ
スすればよくなる。
これにより、最終的な描画を完了するまでの処理時間を
短縮する。
短縮する。
上記ダイレクトメモリアクセスコントローラは、デュア
ルポートＲＡＭからフレームバッファメモリやページメ
モリへのそのようなデータ転送効率を向上させる。斯る
ダイレクトメモリアクセスコントローラが設けられてい
ると、上記アウトラインフォン１へ内部の塗りつぶしや
アウトラインフォント展開時の画素論理演算などが行わ
れない場合にも、フレームバッファメモリなどに最終的
な描画を完了するまでの処理時間が短縮される。
ルポートＲＡＭからフレームバッファメモリやページメ
モリへのそのようなデータ転送効率を向上させる。斯る
ダイレクトメモリアクセスコントローラが設けられてい
ると、上記アウトラインフォン１へ内部の塗りつぶしや
アウトラインフォント展開時の画素論理演算などが行わ
れない場合にも、フレームバッファメモリなどに最終的
な描画を完了するまでの処理時間が短縮される。
フォントキャッシュなどのようなワーク領域として利用
されるデュアルポートＲＡＭを相互しこ別のバスからア
クセス可能なマイクロプロセッサ及びディジタル信号処
理プロセッサさらには必要に応じてダイレクトアクセス
メモリコントローラが、当該デュアルポートＲＡＭと共
に同一半導体基板に形成されていることは、ディジタル
信号処理プロセッサによるフォント展開のためのデュア
ルポートＲＡＭアクセスの高速化、展開されたフォント
に対する塗りつぶし処理などのためのデュアルポートＲ
ＡＭアクセスの高速化、デュアルポートＲＡＭに作成さ
れたフォントをマイクロプロセッサやダイレクトメモリ
アクセスコントローラが外部に転送するためのデュアル
ポートＲＡＭアクセスの高速化というように、マイクロ
プロセッサやディジタル信号処理プロセッサがデュアル
ポートＲＡＭをワーク領域などに利用して行うデータ処
理やデータ転送を高速化するように動く６〔実 施 例
〕 （シングルチップマイクロコンピュータ）第１図には本
発明の一実施例であるシングルチップマイクロコンピュ
ータのブロック図が示されている。同図に示されるシン
グルチップマイクロコンピュータ１は、特に制限されな
いが、マイクロプロセッサとしてのＣＰＵ２、アウトラ
インフォント展開を行うための浮動小数点演算機能を持
ったディジタル信号処理プロセッサ（以下単にＤＳＰと
も記す）３、ビットプロツクトランスファのようなデー
タブロック転送制御機能を持つダイレクトメモリアクセ
スコントローラ（以下単にＤＭＡＣとも記す）６、デュ
アルポートＲＡＭ４、及び上記ＣＰＵ２の動作プログラ
ムを格納するＲＯＭや外部との間でデータ通信を行うた
めのシリアルコミユニケージｊンインタフェースコント
ローラ（以下単にＳＣＩとも記す）などを含む周辺回路
７が、一つの半導体基板に集積されている。
されるデュアルポートＲＡＭを相互しこ別のバスからア
クセス可能なマイクロプロセッサ及びディジタル信号処
理プロセッサさらには必要に応じてダイレクトアクセス
メモリコントローラが、当該デュアルポートＲＡＭと共
に同一半導体基板に形成されていることは、ディジタル
信号処理プロセッサによるフォント展開のためのデュア
ルポートＲＡＭアクセスの高速化、展開されたフォント
に対する塗りつぶし処理などのためのデュアルポートＲ
ＡＭアクセスの高速化、デュアルポートＲＡＭに作成さ
れたフォントをマイクロプロセッサやダイレクトメモリ
アクセスコントローラが外部に転送するためのデュアル
ポートＲＡＭアクセスの高速化というように、マイクロ
プロセッサやディジタル信号処理プロセッサがデュアル
ポートＲＡＭをワーク領域などに利用して行うデータ処
理やデータ転送を高速化するように動く６〔実 施 例
〕 （シングルチップマイクロコンピュータ）第１図には本
発明の一実施例であるシングルチップマイクロコンピュ
ータのブロック図が示されている。同図に示されるシン
グルチップマイクロコンピュータ１は、特に制限されな
いが、マイクロプロセッサとしてのＣＰＵ２、アウトラ
インフォント展開を行うための浮動小数点演算機能を持
ったディジタル信号処理プロセッサ（以下単にＤＳＰと
も記す）３、ビットプロツクトランスファのようなデー
タブロック転送制御機能を持つダイレクトメモリアクセ
スコントローラ（以下単にＤＭＡＣとも記す）６、デュ
アルポートＲＡＭ４、及び上記ＣＰＵ２の動作プログラ
ムを格納するＲＯＭや外部との間でデータ通信を行うた
めのシリアルコミユニケージｊンインタフェースコント
ローラ（以下単にＳＣＩとも記す）などを含む周辺回路
７が、一つの半導体基板に集積されている。
上記各回路ブロックは共通バスのような内部バス５に共
通接続され、さらにＤＳＰ３とデュアルポートＲＡ Ｍ
４は専用バス１３で結合されている。
通接続され、さらにＤＳＰ３とデュアルポートＲＡ Ｍ
４は専用バス１３で結合されている。
上記ＣＰＵ２は、周辺回路７に含まれるＲＯＭの動作プ
ログラムから命令を読み込んで解読し、その命令を実行
するための演算やデータ転送などに必要な各種制御信号
を生成する。
ログラムから命令を読み込んで解読し、その命令を実行
するための演算やデータ転送などに必要な各種制御信号
を生成する。
上記ＤＳＰ３は、特に制限されないが、データ処理アル
ゴリズムをマイクロ命令でプログラミングしたマイクロ
ＲＯＭを持ち、所定の手順に従ってこのマイクロＲＯＭ
からマイクロ命令を読み出して内蔵積和演算器、メモリ
、入出力回路などを制御するようになっている。斯るＤ
ＳＰ３は、浮動小数点演算などにおいて高い頻度で現わ
れる算和演算などの高速演算や、そのための高速データ
転送を達成して高い処理能力を得るために、汎用マイク
ロプロセッサではソフトウェア処理されている乗算など
をハードウェア化するための乗算器や積和演算器などを
持つと共に、命令転送系と、データ転送系の分離により
命令フェッチ、データ転送、演算を並列バイブライン処
理可能にするようなアーキテクチャを有する０本実施例
において上記マイクロＲＯＭに記述されたデータ処理ア
ルゴリズムは、例えばアウトラインフォントの展開、ア
ウトラインフォントに対する拡大、縮小、移動。
ゴリズムをマイクロ命令でプログラミングしたマイクロ
ＲＯＭを持ち、所定の手順に従ってこのマイクロＲＯＭ
からマイクロ命令を読み出して内蔵積和演算器、メモリ
、入出力回路などを制御するようになっている。斯るＤ
ＳＰ３は、浮動小数点演算などにおいて高い頻度で現わ
れる算和演算などの高速演算や、そのための高速データ
転送を達成して高い処理能力を得るために、汎用マイク
ロプロセッサではソフトウェア処理されている乗算など
をハードウェア化するための乗算器や積和演算器などを
持つと共に、命令転送系と、データ転送系の分離により
命令フェッチ、データ転送、演算を並列バイブライン処
理可能にするようなアーキテクチャを有する０本実施例
において上記マイクロＲＯＭに記述されたデータ処理ア
ルゴリズムは、例えばアウトラインフォントの展開、ア
ウトラインフォントに対する拡大、縮小、移動。
回転などの座標変換、展開されたフォント内部の塗りつ
ぶしなどを行うための内容などを持つ。
ぶしなどを行うための内容などを持つ。
上記デュアルポートＲＡＭ４は、特に制限されないが、
アウトラインフォントの展開や作成のためのワーク領域
として利用される。このデュアルポートＲＡＭ４をフォ
ントキャッシュメモリとして利用可能にするため、ＣＰ
Ｕ２には、このＣＰＵがＤＳＰ３に展開を指示してデュ
アルポートＲＡＭ４上に形成されているアウトラインフ
ォントの種別を示す情報を保持するためのワーク領域２
Ａが設けられている。したがって、ＣＰＵ２がアラ１−
ラインフォントの展開を行う場合にそのワーク領域２を
参照することにより、同一のアウトラインフォントを２
度展開する手間が省かれる。このようにデュアルポート
ＲＡＭ４をフォントキャッシュメモリとしても利用する
処理の仕方はＣＰＵ２の動作プログラムによって選択さ
れる。
アウトラインフォントの展開や作成のためのワーク領域
として利用される。このデュアルポートＲＡＭ４をフォ
ントキャッシュメモリとして利用可能にするため、ＣＰ
Ｕ２には、このＣＰＵがＤＳＰ３に展開を指示してデュ
アルポートＲＡＭ４上に形成されているアウトラインフ
ォントの種別を示す情報を保持するためのワーク領域２
Ａが設けられている。したがって、ＣＰＵ２がアラ１−
ラインフォントの展開を行う場合にそのワーク領域２を
参照することにより、同一のアウトラインフォントを２
度展開する手間が省かれる。このようにデュアルポート
ＲＡＭ４をフォントキャッシュメモリとしても利用する
処理の仕方はＣＰＵ２の動作プログラムによって選択さ
れる。
（アウトラインフォント描画システム）第２図には上記
シングルチップマイクロコンピュータ１を利用したアラ
；・ラインフォント描画システムの一例が示されている
。同図に示されるシステムは、特に制限されないが、レ
ーザビームプリンタ（以下単にＬＢＰとも記す）に適用
された例である。
シングルチップマイクロコンピュータ１を利用したアラ
；・ラインフォント描画システムの一例が示されている
。同図に示されるシステムは、特に制限されないが、レ
ーザビームプリンタ（以下単にＬＢＰとも記す）に適用
された例である。
上記シングルチップマイクロコンピュータ１は、フォン
トデータを格納するメモリ９、文字や図形を描画するペ
ージメモリ１０、および図形の描画や、プリンタエンジ
ン１２にビデオ信号の送出を行う描画／表示プロセッサ
１１などと共に外部バス８に接続されている。尚、上記
描画／表示プロセッサ１１としては、株式会社日立製作
所のＡＣＲＴＣ（ＨＤ６３４８４−４、ＨＤ６３４８４
−６、ＨＤ６３４８４−８）などを利用することができ
る。
トデータを格納するメモリ９、文字や図形を描画するペ
ージメモリ１０、および図形の描画や、プリンタエンジ
ン１２にビデオ信号の送出を行う描画／表示プロセッサ
１１などと共に外部バス８に接続されている。尚、上記
描画／表示プロセッサ１１としては、株式会社日立製作
所のＡＣＲＴＣ（ＨＤ６３４８４−４、ＨＤ６３４８４
−６、ＨＤ６３４８４−８）などを利用することができ
る。
上記メモリ９に格納されているアラ１〜ラインフオント
データは、特に制限されないが、第１１図に示されるよ
うに短線ベクトル、円弧、スプライン曲線、ベラエール
曲線などの自由曲線や直線などの線の種類毎に割り当て
られたコード情報を含むオペレーションコード指定領域
○Ｐｃと、そのコード情報によって特定される線の起点
や終点さらには自由曲線などを定義するときに必要な制
御点などの座標情報を含むオペランド指定フィールドＯ
ＰＲとによって構成されるフォーマツ１−を最小単位と
して持つ。例えば、複数の曲線や直線によって構成され
る文字や記号の輪郭は、これに含まわる個々の線分を定
義する上記アウトラインフォントデータの集合によって
定義される。このような各種アウトラインフォンＩ−デ
ータは、文字や記号毎に上記メモリ９に格納されている
６（アウトラインフォント描画動作） 第３Ａ図〜第３Ｅ図には第２図のアウトラインフォント
描画システムの動作例が順を追って示されている。
データは、特に制限されないが、第１１図に示されるよ
うに短線ベクトル、円弧、スプライン曲線、ベラエール
曲線などの自由曲線や直線などの線の種類毎に割り当て
られたコード情報を含むオペレーションコード指定領域
○Ｐｃと、そのコード情報によって特定される線の起点
や終点さらには自由曲線などを定義するときに必要な制
御点などの座標情報を含むオペランド指定フィールドＯ
ＰＲとによって構成されるフォーマツ１−を最小単位と
して持つ。例えば、複数の曲線や直線によって構成され
る文字や記号の輪郭は、これに含まわる個々の線分を定
義する上記アウトラインフォントデータの集合によって
定義される。このような各種アウトラインフォンＩ−デ
ータは、文字や記号毎に上記メモリ９に格納されている
６（アウトラインフォント描画動作） 第３Ａ図〜第３Ｅ図には第２図のアウトラインフォント
描画システムの動作例が順を追って示されている。
ＣＰＵ２が所要のアウトラインフォントをページメモリ
１０に描画しようとするとき、第３Ａ図のようにそのア
ウトラインフォンｌ−を構成するアウトラインフォント
データを外部メモリ９がらＤＳＰ３へＤＭＡＣ６に転送
させる。またこれに代えてＤＳＰ３自身がメモリ９がら
直接アウトラインフォントデータを取り込んでもよい。
１０に描画しようとするとき、第３Ａ図のようにそのア
ウトラインフォンｌ−を構成するアウトラインフォント
データを外部メモリ９がらＤＳＰ３へＤＭＡＣ６に転送
させる。またこれに代えてＤＳＰ３自身がメモリ９がら
直接アウトラインフォントデータを取り込んでもよい。
ＤＭＡＣ６を利用する場合には、予めＣＰ ｔＪ ２は
Ｉ） Ｍ Ａ Ｃ６にメモリ９の転送元アドレスや転送
語数を初期設定しておく、ＤＳＰ３自身でメモリ９をア
クセスする場合は、展開すべきアウトラインフォントを
指定する情報を含むアウトラインフォント展開コマンド
をＣＰＵ２がＤＳＰ３に与えておく。
Ｉ） Ｍ Ａ Ｃ６にメモリ９の転送元アドレスや転送
語数を初期設定しておく、ＤＳＰ３自身でメモリ９をア
クセスする場合は、展開すべきアウトラインフォントを
指定する情報を含むアウトラインフォント展開コマンド
をＣＰＵ２がＤＳＰ３に与えておく。
次いで、ＤＳＰ３は第３Ｂ図に示されるようにアウトラ
インフォントデータを取り込み、自分自身のプログラム
に従ってそのアウトラインフォントを構成する自由曲線
の算出や座標変換などの一連の演算を実行し、第３Ｃ図
のように更にその演算結果に従・ってそのフォントをデ
ュアルポートＲＡＭ４に展開する。展開されたフォント
のデータは、ドツトパターンを構成するようなデータで
ある。このときＤＳＰ３によりアウトラインフォント内
部の塗り・つぶしが実行されることもありうる。
インフォントデータを取り込み、自分自身のプログラム
に従ってそのアウトラインフォントを構成する自由曲線
の算出や座標変換などの一連の演算を実行し、第３Ｃ図
のように更にその演算結果に従・ってそのフォントをデ
ュアルポートＲＡＭ４に展開する。展開されたフォント
のデータは、ドツトパターンを構成するようなデータで
ある。このときＤＳＰ３によりアウトラインフォント内
部の塗り・つぶしが実行されることもありうる。
または、後に描画／表示プロセッサ１１が塗りつぶしを
実行する場合もある。
実行する場合もある。
デュアルポートＲＡＭ４に展開されたアウトラインフォ
ントは、第３Ｄ図のようにビットブロック転送機能を持
つＤＭＡＣ６により、外部のページメモリ１０へ送られ
る。そして最後に、ページメモリ１０へ転送された文字
や、描画／表示プロセッサ１１が描画した図形などから
なる文書は、第３Ｅ図のように描画／表示プロセッサＩ
Ｊによりページメモリ１ｏがらＬ Ｂ Ｐプリンタエン
ジン１２に対しビデオ信号として送られ、印刷に供され
る。
ントは、第３Ｄ図のようにビットブロック転送機能を持
つＤＭＡＣ６により、外部のページメモリ１０へ送られ
る。そして最後に、ページメモリ１０へ転送された文字
や、描画／表示プロセッサ１１が描画した図形などから
なる文書は、第３Ｅ図のように描画／表示プロセッサＩ
Ｊによりページメモリ１ｏがらＬ Ｂ Ｐプリンタエン
ジン１２に対しビデオ信号として送られ、印刷に供され
る。
ここで第３Ａ図−・第３Ｅ図に示される動作期間中、Ｃ
ＰＵ２は、アウトラインフォントの展開／描画に関して
ＤＳＰ３やＤＭＡＣ６の初期設定などを除いて基本的に
関与していない、したがって、この間、ＣＰＵ２はＬＢ
Ｐ外部の図示しないポストコンピュータとのコミュニケ
ーションや、ホストコンピュータから送られてくるＰｏ
５ｔ：５ｃｒｉｐｔなどのページ記述言語の解読を行な
うことができるので、システムの動作効率が向上する。
ＰＵ２は、アウトラインフォントの展開／描画に関して
ＤＳＰ３やＤＭＡＣ６の初期設定などを除いて基本的に
関与していない、したがって、この間、ＣＰＵ２はＬＢ
Ｐ外部の図示しないポストコンピュータとのコミュニケ
ーションや、ホストコンピュータから送られてくるＰｏ
５ｔ：５ｃｒｉｐｔなどのページ記述言語の解読を行な
うことができるので、システムの動作効率が向上する。
なお、Ｄ Ｓ Ｐ ３はＣＰＵ２のページ記述言語解読
に伴う座標変換などを実行するのに使用することもでき
ることはいうまでもない。
に伴う座標変換などを実行するのに使用することもでき
ることはいうまでもない。
（アウトラインフォントの展開と転送形式）デュアルポ
ートＲＡＭ４に対するアウトラインフォントの展開と転
送形式は、上記のように、ＤＳＰ３がデュアルポートＲ
ＡＭ４に１文字分だけフォント展開しく第４Ａ図参照）
、次にＤ Ｍ Ａ Ｃ６がページメモリ１０にそのフォ
ントをビットブロック転送する（第４Ｂ図参照）という
形式だけでなく、第５Ａ図及び第５Ｂ図に示されるよう
に、デュアルポートＲＡＭ４を仮想的に２つの領域に分
けて、一方の領域にフォント展開している間、もう一方
の領域に乳に展開されているフォノ１へをＤ Ｍ Ａ
Ｃ６がページメモリ１０にビットブロック転送するとい
う形式を採用してもよい。後者の手法を採用すると、Ｄ
ＳＰ３とＤＭＡＣ６が、同時に動作できるため、前者よ
りも、アウトラインフォント描画の効率が全体的に高く
なる。
ートＲＡＭ４に対するアウトラインフォントの展開と転
送形式は、上記のように、ＤＳＰ３がデュアルポートＲ
ＡＭ４に１文字分だけフォント展開しく第４Ａ図参照）
、次にＤ Ｍ Ａ Ｃ６がページメモリ１０にそのフォ
ントをビットブロック転送する（第４Ｂ図参照）という
形式だけでなく、第５Ａ図及び第５Ｂ図に示されるよう
に、デュアルポートＲＡＭ４を仮想的に２つの領域に分
けて、一方の領域にフォント展開している間、もう一方
の領域に乳に展開されているフォノ１へをＤ Ｍ Ａ
Ｃ６がページメモリ１０にビットブロック転送するとい
う形式を採用してもよい。後者の手法を採用すると、Ｄ
ＳＰ３とＤＭＡＣ６が、同時に動作できるため、前者よ
りも、アウトラインフォント描画の効率が全体的に高く
なる。
（ＤＳＰとデュアルポートＲＡＭとの接続態様）第６図
には、ＤＳＰ３に設けたアドレスレジスタのようなアド
レスポインタ１９とデータバッファ２０を介してＤＳＰ
３にデュアルポートＲＡＭ４を接続する態様が示されて
いる。第６図に示されるＤＳＰ３は、特に制限されない
が、加算、乗算、積和演算などを高速に実行し得る実行
部として、乗算器又は積和演算器のほかに算術論理演算
器を含むような演算器１８、複数個のレジスタ１７、ワ
ーク領域として利用されるデータメモリ１６を内部バス
２１で接続して備えると共に、データ処理アルゴリズム
を記述したマイクロＲＯＭのようなプログラムメモリ１
４を持ち、このプログラムメモリ１４から順次命令を読
み出して」二記実行部の動作を制御するマイクロシーケ
ンサ１５を含む。ＤＳＰ３においてデータメモリ１６を
アクセスするための命令はプログラムメモリ１４に含ま
れる。この傘立にはデータメモリ１６のアクセスアドレ
スを指定するようなアドレス指定フィールドを含んでい
る。ＤＳＩ’３外部のデュアルポー１− ＲＡＭ４を直
接アクセスするための命令がプログラムメモリ１４に含
まれていないとぎには、第６図に示されるようにＤＳＰ
３にアドレスポインタ１９及びデータバッファ２ｏを設
け、これらを通してデュアルポー）−ＲＡ Ｍ ４を接
続する。これにより、ＤＳＰ３にとってデュアルポート
ＲＡ Ｍ４に対するアクセスは見掛上アドレスポインタ
１９及びデータバッファ２０に対するレジスタアクセス
と等価になる。したがって、ＤＳＰ３を既存のＤＳＰモ
ジュールを利用して構成する場合には、プログラムメモ
リの内容を大幅に変更することなくデュアルポートＲＡ
Ｍ４の接続が可能になる。
には、ＤＳＰ３に設けたアドレスレジスタのようなアド
レスポインタ１９とデータバッファ２０を介してＤＳＰ
３にデュアルポートＲＡＭ４を接続する態様が示されて
いる。第６図に示されるＤＳＰ３は、特に制限されない
が、加算、乗算、積和演算などを高速に実行し得る実行
部として、乗算器又は積和演算器のほかに算術論理演算
器を含むような演算器１８、複数個のレジスタ１７、ワ
ーク領域として利用されるデータメモリ１６を内部バス
２１で接続して備えると共に、データ処理アルゴリズム
を記述したマイクロＲＯＭのようなプログラムメモリ１
４を持ち、このプログラムメモリ１４から順次命令を読
み出して」二記実行部の動作を制御するマイクロシーケ
ンサ１５を含む。ＤＳＰ３においてデータメモリ１６を
アクセスするための命令はプログラムメモリ１４に含ま
れる。この傘立にはデータメモリ１６のアクセスアドレ
スを指定するようなアドレス指定フィールドを含んでい
る。ＤＳＩ’３外部のデュアルポー１− ＲＡＭ４を直
接アクセスするための命令がプログラムメモリ１４に含
まれていないとぎには、第６図に示されるようにＤＳＰ
３にアドレスポインタ１９及びデータバッファ２ｏを設
け、これらを通してデュアルポー）−ＲＡ Ｍ ４を接
続する。これにより、ＤＳＰ３にとってデュアルポート
ＲＡ Ｍ４に対するアクセスは見掛上アドレスポインタ
１９及びデータバッファ２０に対するレジスタアクセス
と等価になる。したがって、ＤＳＰ３を既存のＤＳＰモ
ジュールを利用して構成する場合には、プログラムメモ
リの内容を大幅に変更することなくデュアルポートＲＡ
Ｍ４の接続が可能になる。
デュアルポートＲＡＭ４を直接アクセスするための命令
をプログラムメモリ１４に含めておく場合には、第７図
に示されるようにＤ Ｓ ｉ） ３の内部バス２１に直
接デュアルボー）−ＲＡＭ４を接続することができる。
をプログラムメモリ１４に含めておく場合には、第７図
に示されるようにＤ Ｓ ｉ） ３の内部バス２１に直
接デュアルボー）−ＲＡＭ４を接続することができる。
即ち、第６図のデータメモリ１６と同じような接続にす
る。この場合には、既存のＤＳＰモジュールにおけるプ
ログラムメモリの内容を比較的大きく変更しなければな
らないが、アドレスポインタ１９やデータバッファ２０
などのレジスタを介さなくてもよいので、ＤＳＰ３によ
るデュアルポートＲＡＭ４のアクセスが高速になる。
る。この場合には、既存のＤＳＰモジュールにおけるプ
ログラムメモリの内容を比較的大きく変更しなければな
らないが、アドレスポインタ１９やデータバッファ２０
などのレジスタを介さなくてもよいので、ＤＳＰ３によ
るデュアルポートＲＡＭ４のアクセスが高速になる。
（デュアルポートＲＡＭ）
第８図には完全に独立した二つのアクセスポートを持つ
デュアルポートＲＡＭの一例が示されている。このデュ
アルポートＲＡＭ４のメモリセルアレイ３０には複数個
のメモリセルがマトリクス配置されている。個々のメモ
リセルは、メモリセルの選択端子とデータ入出力端子を
夫々２組持つ。
デュアルポートＲＡＭの一例が示されている。このデュ
アルポートＲＡＭ４のメモリセルアレイ３０には複数個
のメモリセルがマトリクス配置されている。個々のメモ
リセルは、メモリセルの選択端子とデータ入出力端子を
夫々２組持つ。
夫々のメモリセルの一方の選択端子には、アドレスデコ
ーダ３１によるアドレス信号３２の解読結果に従って選
択レベルに駆動されるワード線が結合され、メモリセル
の他方の選択端子には、アドレスデコーダ３３によるア
ドレス信号３４の解読結果に従って選択レベルに駆動さ
れる別のワード線が結合されている。また、夫々のメモ
リセルの一方のデータ入出力端子は、上記アドレスデコ
ーダ３１によるアドレス信号３２の解読結果に従ってス
イッチ制御されるカラム選択回路３５に至るビット線に
結合され、メモリセルの他方のデータ入出力端子は、上
記アドレスデコーダ３３によるアドレス信号３４の解読
結果に従ってスイッチ制御されるカラム選択回路３６に
至る別のビット線に結合されている。上記カラム選択回
ｖ！３５は、コモンデータ線３７を介して一方のデータ
入出力回路３８に接続され、上記カラム選択回路３６は
、コモンデータ線３９を介して他方のデータ入出力回路
４０に接続されている。
ーダ３１によるアドレス信号３２の解読結果に従って選
択レベルに駆動されるワード線が結合され、メモリセル
の他方の選択端子には、アドレスデコーダ３３によるア
ドレス信号３４の解読結果に従って選択レベルに駆動さ
れる別のワード線が結合されている。また、夫々のメモ
リセルの一方のデータ入出力端子は、上記アドレスデコ
ーダ３１によるアドレス信号３２の解読結果に従ってス
イッチ制御されるカラム選択回路３５に至るビット線に
結合され、メモリセルの他方のデータ入出力端子は、上
記アドレスデコーダ３３によるアドレス信号３４の解読
結果に従ってスイッチ制御されるカラム選択回路３６に
至る別のビット線に結合されている。上記カラム選択回
ｖ！３５は、コモンデータ線３７を介して一方のデータ
入出力回路３８に接続され、上記カラム選択回路３６は
、コモンデータ線３９を介して他方のデータ入出力回路
４０に接続されている。
上記アドレス信号３２は内部バス５を介し７てＣＰｔＪ
２やＤＭＡＣ６から与えられ、データ入出力回路３８は
それらとの間でデータ４１をやりとりする。また上記ア
ドレス信号３４は専用バスＪ３を介してＤＳＰ３から与
えられ、他方のデータ入出力回路４０はＤＳＰとの間で
データ４２をやりとりする。
２やＤＭＡＣ６から与えられ、データ入出力回路３８は
それらとの間でデータ４１をやりとりする。また上記ア
ドレス信号３４は専用バスＪ３を介してＤＳＰ３から与
えられ、他方のデータ入出力回路４０はＤＳＰとの間で
データ４２をやりとりする。
第８図に示されるデュアルポートＲＡＭは、上記の説明
から明らかなように、内部バス５側及び専用バス１３側
の夫々から完全独立にリード・ライト可能であるが、双
方からデュアルポートＲＡＭ４の同一アドレスが重複し
たタイミングでライトアクセスされる場合には何れか一
方からの書き込みを優先させるようになっている。斯る
優先制御はアービタとしての機能を持つコントローラ４
４が行う。このコントローラ４４は、内部バス５を介し
て与えられるアドレス信号Ｒ／ ｗ ｓ、チップセレク
ト信号Ｃ８，と、専用バス１３を介して与えられるアド
レス信号３４、リード・ライト信号Ｒ／ Ｗ ｘ ３、
チップセレクト信号ＣＳ１．を受け。
から明らかなように、内部バス５側及び専用バス１３側
の夫々から完全独立にリード・ライト可能であるが、双
方からデュアルポートＲＡＭ４の同一アドレスが重複し
たタイミングでライトアクセスされる場合には何れか一
方からの書き込みを優先させるようになっている。斯る
優先制御はアービタとしての機能を持つコントローラ４
４が行う。このコントローラ４４は、内部バス５を介し
て与えられるアドレス信号Ｒ／ ｗ ｓ、チップセレク
ト信号Ｃ８，と、専用バス１３を介して与えられるアド
レス信号３４、リード・ライト信号Ｒ／ Ｗ ｘ ３、
チップセレクト信号ＣＳ１．を受け。
それらの状態に従って上記優先制御及び動作モードやタ
イミング制御を行い１例えば優先制御に関する制御信号
として、ウェイト信号ＷＡＩＴ、。
イミング制御を行い１例えば優先制御に関する制御信号
として、ウェイト信号ＷＡＩＴ、。
ＷＡ Ｉ Ｔ１．やイネーブル信号Ｅｓ、Ｅ工、を生成
する。ウェイト信号ＷＡＩＴ、、ＷＡ丁Ｔ□、は、その
アサート状態により、ＤＳＰ３．ＣＰＵ２又はＤＭＡＣ
６によるデュアルポートＲＡＭ４のアクセスサイクル引
き延ばしを指示する信号とみなされる。またイネーブル
信号Ｅｓ ＋ Ｅ ＞ ３は、そのアサ−１〜状態に呼
応してアドレスデコーダ３１及びデータ人出力回路３８
．アドレスデコーダ３３及びデータ入出力回路４０を動
作可能に制御する。
する。ウェイト信号ＷＡＩＴ、、ＷＡ丁Ｔ□、は、その
アサート状態により、ＤＳＰ３．ＣＰＵ２又はＤＭＡＣ
６によるデュアルポートＲＡＭ４のアクセスサイクル引
き延ばしを指示する信号とみなされる。またイネーブル
信号Ｅｓ ＋ Ｅ ＞ ３は、そのアサ−１〜状態に呼
応してアドレスデコーダ３１及びデータ人出力回路３８
．アドレスデコーダ３３及びデータ入出力回路４０を動
作可能に制御する。
斯る優先制御のための制御信号を生成するコントローラ
４４は、ＣＰ Ｕ ２又はＤ Ｍ Ａ Ｃ６とＤＳＰ３
との双方からデュアルポートＲＡＭの同一アドレスが重
複したタイミングでライトアクセスされる場合には、そ
の優先制御論理に従って、例えばウェイト信号ＷＡ Ｉ
Ｔ、をネゲート、ウェイト信号ＷＡ Ｉ Ｔ１．をア
サート、イネーブル信号Ｅ５をアサート、イネーブル信
号Ｅ工、をネゲートして、内部バス５側からのライトア
クセスを最初に許容する。それ以外の場合には双方から
の並列アクセスを許容する。
４４は、ＣＰ Ｕ ２又はＤ Ｍ Ａ Ｃ６とＤＳＰ３
との双方からデュアルポートＲＡＭの同一アドレスが重
複したタイミングでライトアクセスされる場合には、そ
の優先制御論理に従って、例えばウェイト信号ＷＡ Ｉ
Ｔ、をネゲート、ウェイト信号ＷＡ Ｉ Ｔ１．をア
サート、イネーブル信号Ｅ５をアサート、イネーブル信
号Ｅ工、をネゲートして、内部バス５側からのライトア
クセスを最初に許容する。それ以外の場合には双方から
の並列アクセスを許容する。
このような完全独立に並列アクセス可能なデュアルポー
トＲＡＭ４の採用は、特に第５Ａ図、第５Ｂ図で説明し
たアウトラインフォントの展開・転送形態に有効である
。
トＲＡＭ４の採用は、特に第５Ａ図、第５Ｂ図で説明し
たアウトラインフォントの展開・転送形態に有効である
。
第９図にはシングルポートＲＡＭ５０を流用して成る構
造のデュアルポーとＲＡＭ４が示される。
造のデュアルポーとＲＡＭ４が示される。
シングルポートＲＡＭ５０を用いて、相互に異なる内部
バス５と１３の双方からアクセス可能にするため、シン
グルポートＲ，ＡＭ５０の１個のアドレス入力回路に１
対のバッファ５１．５２の出力端子を共通接続し、一方
のバッファ５１の入力端子にはアドレス信号３２を、そ
して他方のバッファ５２の入力端子にはアドレス信号３
４を供給する。またシングルポートＲＡＭ５０の一個の
データ入出力回路にも、データ４１をやりとりするため
のバッファ５３の出力端子と、データ４２をやりとりす
るためのバッファ５４の出力端子とを共通接続しておく
。シングルポート５０を流用するデュアルポートＲＡＭ
の性質上双方のバス５，１３からの並列アクセスは不可
能であるため、双方からのアクセス競合を回避するため
の調停論理がコントローラ５５に内蔵されている。この
コントローラ５５は斯る調停論理に従って上記ウェイト
信号ＷＡＩＴ、、ＷＡＩＴ□、及びイネーブル信号Ｅ、
、Ｅ１．を形成するが、どのような場合にも何れか一方
のバスからのアクセスだけを許容するようにウェイト信
号ＷＡ Ｉ Ｔ、、 ＷＡ Ｉ Ｔ１．やバッファ５１
〜５４を制御するようになっている。
バス５と１３の双方からアクセス可能にするため、シン
グルポートＲ，ＡＭ５０の１個のアドレス入力回路に１
対のバッファ５１．５２の出力端子を共通接続し、一方
のバッファ５１の入力端子にはアドレス信号３２を、そ
して他方のバッファ５２の入力端子にはアドレス信号３
４を供給する。またシングルポートＲＡＭ５０の一個の
データ入出力回路にも、データ４１をやりとりするため
のバッファ５３の出力端子と、データ４２をやりとりす
るためのバッファ５４の出力端子とを共通接続しておく
。シングルポート５０を流用するデュアルポートＲＡＭ
の性質上双方のバス５，１３からの並列アクセスは不可
能であるため、双方からのアクセス競合を回避するため
の調停論理がコントローラ５５に内蔵されている。この
コントローラ５５は斯る調停論理に従って上記ウェイト
信号ＷＡＩＴ、、ＷＡＩＴ□、及びイネーブル信号Ｅ、
、Ｅ１．を形成するが、どのような場合にも何れか一方
のバスからのアクセスだけを許容するようにウェイト信
号ＷＡ Ｉ Ｔ、、 ＷＡ Ｉ Ｔ１．やバッファ５１
〜５４を制御するようになっている。
このようなシングルポートＲＡＭ５０を流用して成るデ
ュアルポートＲＡＭ４は、両ボートからの並列アクセス
は不可能であるが、メモリセルに対するワード線やビッ
ト線の構造、アドレスデコーダや入出力回路、さらには
カラム選択回路の数などの点においてＲＡＭそれ自体の
構造が簡単になり、デュアルポートＲＡＭを低コスト化
することができる。
ュアルポートＲＡＭ４は、両ボートからの並列アクセス
は不可能であるが、メモリセルに対するワード線やビッ
ト線の構造、アドレスデコーダや入出力回路、さらには
カラム選択回路の数などの点においてＲＡＭそれ自体の
構造が簡単になり、デュアルポートＲＡＭを低コスト化
することができる。
（マルチチップコンピュータ）
上記ＣＰＵ２．ＤＳＰ３．デュアルポートＲＡＭ４、Ｄ
ＭＡＣ６、周辺回路７などは、１個の半導体基板にオン
チップ化して形成することに限定されず、第１０図に示
されるように一つの配線基板６０上に実装置してマルチ
チップコンピユータ化することができる。このとき、当
該配線基板６０上には、アウトラインフォント描画シス
テムを構成するためのＬ記アウトラインフォントデータ
メモリ９．ページメモリ１０、描画／表示プロセッサ１
１なども実装しておくことができる。斯るマルチチップ
構成においても、デュアルポートＲＡＭ４のアクセスタ
イムを充分高速化することができれば、オンチップ形式
で構成されたシングルチップマイクロコンピュータ１を
用いる場合とほぼ同様の処理速度を得ることができる。
ＭＡＣ６、周辺回路７などは、１個の半導体基板にオン
チップ化して形成することに限定されず、第１０図に示
されるように一つの配線基板６０上に実装置してマルチ
チップコンピユータ化することができる。このとき、当
該配線基板６０上には、アウトラインフォント描画シス
テムを構成するためのＬ記アウトラインフォントデータ
メモリ９．ページメモリ１０、描画／表示プロセッサ１
１なども実装しておくことができる。斯るマルチチップ
構成においても、デュアルポートＲＡＭ４のアクセスタ
イムを充分高速化することができれば、オンチップ形式
で構成されたシングルチップマイクロコンピュータ１を
用いる場合とほぼ同様の処理速度を得ることができる。
特にボード上でマルチチップ化して必要なデータ処理装
置を構成すれば、シングルチップマイクロコンピュータ
１のような新たなＬＳＩを開発する手間を省いて所期の
データ処理装置を簡単に得ることができる。
置を構成すれば、シングルチップマイクロコンピュータ
１のような新たなＬＳＩを開発する手間を省いて所期の
データ処理装置を簡単に得ることができる。
（Ｄ Ｓ Ｐのマルチプロセッサ化）
これまでの説明では、ＬＳＩ又はボードで構成されたマ
イクロコンピュータもしくはシステム内にＤＳＰ３を一
つだけ配置したが、複数個のＤＳＰ３を用いてＤＳＰの
マルチプロセッサ化を図ることができる。
イクロコンピュータもしくはシステム内にＤＳＰ３を一
つだけ配置したが、複数個のＤＳＰ３を用いてＤＳＰの
マルチプロセッサ化を図ることができる。
第１２Ａ図には一つのＣＰＵ２にＤＳＰ３とデュアルボ
ー１” ＲＡ Ｍ ４を２組設けた例が示される。
ー１” ＲＡ Ｍ ４を２組設けた例が示される。
斯る構成においてはフォノ１へ展開の処理能力は概ね２
倍に向上する。
倍に向上する。
第１２Ｂ図には２個のＣＰＵ２の夫々に専用のＤＳＰ３
とデュアルポー１− ＲＡ Ｍを設けた例が示される。
とデュアルポー１− ＲＡ Ｍを設けた例が示される。
この構成においては、フォント展開の処理能力向上はも
とより、フォント展開やフォント描画などに対する１個
当りのＣＰＵ２の負担が第１．２Ａ図の例に比べ、軽減
される。
とより、フォント展開やフォント描画などに対する１個
当りのＣＰＵ２の負担が第１．２Ａ図の例に比べ、軽減
される。
第１２ｃ図には、２個のｃ Ｐ Ｕ ２に２組のＤＳＰ
３とデュアルポートＲＡＭ４とを共有させる例が示され
ている。斯る構成は、第１２Ｂ図に比べて、ＣＰＵ２の
システム制御動作に融通性を持たせつつ動作効率を向上
させ易くなる。
３とデュアルポートＲＡＭ４とを共有させる例が示され
ている。斯る構成は、第１２Ｂ図に比べて、ＣＰＵ２の
システム制御動作に融通性を持たせつつ動作効率を向上
させ易くなる。
（実施例の作用効果）
上記実施例によれば以下の作用効果を得るものである。
（１，）ＤＳＰ３は、多量の演算を高速に実行するため
のアーキテクチャ、例えば累積乗算のための乗算器と加
算器を含むと共に、データと命令の転送系の分離による
命令フェッチ、データ転送、演算を並列パイプライン処
理することなどにより、ＦＰＵなどのコプロセッサを用
いる場合よりも所要の演算を高速に実行し、これにより
、ＣＰＵだけ又はＣＰＵとＦＰＵのようなコプロセッサ
を含むデータ処理装置を用いるよりも、ＤＳＰ３とＣＰ
Ｕ２を用いた方がアウトラインフォント描画を高速に行
うことができる。
のアーキテクチャ、例えば累積乗算のための乗算器と加
算器を含むと共に、データと命令の転送系の分離による
命令フェッチ、データ転送、演算を並列パイプライン処
理することなどにより、ＦＰＵなどのコプロセッサを用
いる場合よりも所要の演算を高速に実行し、これにより
、ＣＰＵだけ又はＣＰＵとＦＰＵのようなコプロセッサ
を含むデータ処理装置を用いるよりも、ＤＳＰ３とＣＰ
Ｕ２を用いた方がアウトラインフォント描画を高速に行
うことができる。
（２）ＤＳＰ３は、ＣＰＵ２の指示に従ってプログラム
メモリ１４のデータ処理アルゴリズムを用いて自からフ
ォント展開など一連のデータ処理をＣＰＵ２のデータ処
理動作に並行して実行する。
メモリ１４のデータ処理アルゴリズムを用いて自からフ
ォント展開など一連のデータ処理をＣＰＵ２のデータ処
理動作に並行して実行する。
言い換えるなら、ＤＳＰ３は、ＣＰＵ２のコプロセッサ
とされるようなＦＰＵのようにＣＰＵ２の命令に混在し
て記述されているコプロセッサ命令をＣＰ Ｕ ２の処
理に代えて実行するような命令実行手順とは異なる制御
手順を持つから、ＣＰ Ｕ ２の動作とは独立的にデー
タ処理を進めることができる。これにより、ＣＰＵ２は
、ＤＳＰ３が浮動小数点演算のようなデータ処理を行っ
ているとき、それとは無関係なもしくは別の処理を進め
ることができる。このようにＤＳＰ３は、ＣＰＵ２に大
きな負担をかけずに、さらにはＣＰＵ２の動作をあまり
拘束せずに、多量の演算を高速実行することができる。
とされるようなＦＰＵのようにＣＰＵ２の命令に混在し
て記述されているコプロセッサ命令をＣＰ Ｕ ２の処
理に代えて実行するような命令実行手順とは異なる制御
手順を持つから、ＣＰ Ｕ ２の動作とは独立的にデー
タ処理を進めることができる。これにより、ＣＰＵ２は
、ＤＳＰ３が浮動小数点演算のようなデータ処理を行っ
ているとき、それとは無関係なもしくは別の処理を進め
ることができる。このようにＤＳＰ３は、ＣＰＵ２に大
きな負担をかけずに、さらにはＣＰＵ２の動作をあまり
拘束せずに、多量の演算を高速実行することができる。
（３）ＣＰＵ２とＤＳＰ３の双方から相互に異なるバス
を介して別々にアクセス可能に設けられているデュアル
ポートＲＡＭ４は、ＤＳＰ３による演算結果の格納、例
えばＲＡＭへのアウトラインフォントの展開を、ＣＰＵ
２が結合された共有バス５とは別の専用バス１３を介し
て行えるように作用し、これによりＣＰＵ２とＤ Ｓ
Ｐ ３との並列動作の完全化が保証され、ＤＳＰ３によ
るアウトラインフォント展開のようなデータ処理はもと
より、システム全体の動作効率を増すことができる。
を介して別々にアクセス可能に設けられているデュアル
ポートＲＡＭ４は、ＤＳＰ３による演算結果の格納、例
えばＲＡＭへのアウトラインフォントの展開を、ＣＰＵ
２が結合された共有バス５とは別の専用バス１３を介し
て行えるように作用し、これによりＣＰＵ２とＤ Ｓ
Ｐ ３との並列動作の完全化が保証され、ＤＳＰ３によ
るアウトラインフォント展開のようなデータ処理はもと
より、システム全体の動作効率を増すことができる。
（４）上記デュアルポートＲＡＭ４をフォントキャッシ
ュメモリとして利用することにより、すでにデュアルポ
ートＲＡＭ４に展開されて保持されているアウトライン
フォントに対しては新たなフォント展開をしなくても済
むようになる。
ュメモリとして利用することにより、すでにデュアルポ
ートＲＡＭ４に展開されて保持されているアウトライン
フォントに対しては新たなフォント展開をしなくても済
むようになる。
（５）アウトラインフォント展開を介してページメモリ
１ｏにドツトパターンを描画する場合に、アウトライン
フォント内部の塗りつぶしやアウトラインフォント展開
時の画素論理演算などを行うためにメモリライト動作だ
けでなくメモリリード動作も伴ってフォントを作成しな
ければならないようなとき、そのページメモリよりも高
速アクセス可能なデュアルポートＲＡＭ４に一旦アウド
ラインフォントの展開を行って必要なフォントを作成し
てからまとめてフレームバッファメモリなどに転送する
ようにしておくことは、直接ページメモリ１０上でアウ
トラインフォントを展開するための画素論理演算や展開
後における内部の塗りつぶしを行うためにメモリリード
動作やライト動作を繰り返し行っていく場合に比べ、相
対的に低速なページメモリ１０に対する全体的なリード
・ライト回数を減らすようにすることができる。言い換
えるなら、デュアルポートＲＡＭ４に作成されたフォン
トを転送するためだけに相対的に低速なページメモリ１
０をライトアクセスすればよくなる。これにより、最終
的な描画を完了するまでの処理時間を短縮することがで
きる。
１ｏにドツトパターンを描画する場合に、アウトライン
フォント内部の塗りつぶしやアウトラインフォント展開
時の画素論理演算などを行うためにメモリライト動作だ
けでなくメモリリード動作も伴ってフォントを作成しな
ければならないようなとき、そのページメモリよりも高
速アクセス可能なデュアルポートＲＡＭ４に一旦アウド
ラインフォントの展開を行って必要なフォントを作成し
てからまとめてフレームバッファメモリなどに転送する
ようにしておくことは、直接ページメモリ１０上でアウ
トラインフォントを展開するための画素論理演算や展開
後における内部の塗りつぶしを行うためにメモリリード
動作やライト動作を繰り返し行っていく場合に比べ、相
対的に低速なページメモリ１０に対する全体的なリード
・ライト回数を減らすようにすることができる。言い換
えるなら、デュアルポートＲＡＭ４に作成されたフォン
トを転送するためだけに相対的に低速なページメモリ１
０をライトアクセスすればよくなる。これにより、最終
的な描画を完了するまでの処理時間を短縮することがで
きる。
（６）上記作用効果（５）におけるデュアルポートＲＡ
Ｍからページメモリ１０へのデータ転送効率は、データ
のブロック転送制御可能なりＭＡＣ６によって向上させ
ることができる。斯るＤＭＡＣ６が設けられていると、
上記アウトラインフォント内部の塗りつぶしやアウトラ
インフォント展開時の画素論理演算などが行われない場
合にも、ページメモリ１０などに最終的な描画を完了す
るまでの処理時間を短縮することができる。
Ｍからページメモリ１０へのデータ転送効率は、データ
のブロック転送制御可能なりＭＡＣ６によって向上させ
ることができる。斯るＤＭＡＣ６が設けられていると、
上記アウトラインフォント内部の塗りつぶしやアウトラ
インフォント展開時の画素論理演算などが行われない場
合にも、ページメモリ１０などに最終的な描画を完了す
るまでの処理時間を短縮することができる。
（７）フォントキャッシュなどのようなワーク領域とし
て利用されるデュアルポートＲＡＭ４を相互に別のバス
からアクセス可能なＣＰＵ２、ＤＳＰ３さらにはＤＭＡ
Ｃ６を当該デュアルポートＲＡＭ４と共に同一半導体基
板に形成することにより、ＤＳＰ３によるフォント展開
のためのデュアルポートＲＡＭ４アクセス、フォントに
対する画素論理演算処理などのためのデュアルポー１−
ＲＡＭ４アクセス、デュアルポートＲＡＭ４に作成さ
れたフォントをＣＰＵ２やＤＭＡＣ６が外部に転送する
ためのデュアルポートＲＡＭ４アクセスというような、
ＣＰＵ２やＤＳＰ３がデュアルポー１− ＲＡ Ｍ ４
をワーク領域などに利用して行うデータ処理やデータ転
送を高速化することができる。
て利用されるデュアルポートＲＡＭ４を相互に別のバス
からアクセス可能なＣＰＵ２、ＤＳＰ３さらにはＤＭＡ
Ｃ６を当該デュアルポートＲＡＭ４と共に同一半導体基
板に形成することにより、ＤＳＰ３によるフォント展開
のためのデュアルポートＲＡＭ４アクセス、フォントに
対する画素論理演算処理などのためのデュアルポー１−
ＲＡＭ４アクセス、デュアルポートＲＡＭ４に作成さ
れたフォントをＣＰＵ２やＤＭＡＣ６が外部に転送する
ためのデュアルポートＲＡＭ４アクセスというような、
ＣＰＵ２やＤＳＰ３がデュアルポー１− ＲＡ Ｍ ４
をワーク領域などに利用して行うデータ処理やデータ転
送を高速化することができる。
以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが１本発明はそれに限定されるもので
はなくその要旨を逸脱しない範囲において種々変更する
ことができる。
具体的に説明したが１本発明はそれに限定されるもので
はなくその要旨を逸脱しない範囲において種々変更する
ことができる。
例えば上記実施例ではフォント展開用のワーク領ｊ或と
して利用されるデュアルポートＲＡＭから直接ページメ
モリにデータ転送して描画する場合について説明したが
、システムの立ち上げ時に予め多数のアウト・ラインフ
ォントを展開してその他のメモリにフォントを転送して
ストックしておくようにしてもよい。
して利用されるデュアルポートＲＡＭから直接ページメ
モリにデータ転送して描画する場合について説明したが
、システムの立ち上げ時に予め多数のアウト・ラインフ
ォントを展開してその他のメモリにフォントを転送して
ストックしておくようにしてもよい。
以丘の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるレーザビームプリン
タなどのページプリンタに適用した場合について説明し
たが、本発明はそれに限定されるものではなく、ＣＲＴ
ディスプレイのようなビットマツプディスプレイシステ
ムのための描画や、さらにその他のデータ処理システム
に広く適用することができる。本発明は少なくとも、多
量の演算を高速に行う必要のある条件のものに適用する
ことができる。
をその背景となった利用分野であるレーザビームプリン
タなどのページプリンタに適用した場合について説明し
たが、本発明はそれに限定されるものではなく、ＣＲＴ
ディスプレイのようなビットマツプディスプレイシステ
ムのための描画や、さらにその他のデータ処理システム
に広く適用することができる。本発明は少なくとも、多
量の演算を高速に行う必要のある条件のものに適用する
ことができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。
て得られる効果を簡単に説明すれば下記の通りである。
すなわち、データ処理装置に含まれるディジタル信号処
理プロセッサは、多量の演算を高速に実行するためのア
ーキテクチャを備えることにより、ＦＰＵなとのコプロ
セッサを用いる場合よりも浮動小数点など所要の演算を
高速に実行することができ、これにより、ディジタル信
号処理プロセッサとマイクロプロセッサを含む装置の方
が、マイクロプロセッサだけ、又はマイクロプロセッサ
とＦＰＵのようなコプロセッサを含むデータ処理装置よ
りも、多量の演算を高速に実行することができる。
理プロセッサは、多量の演算を高速に実行するためのア
ーキテクチャを備えることにより、ＦＰＵなとのコプロ
セッサを用いる場合よりも浮動小数点など所要の演算を
高速に実行することができ、これにより、ディジタル信
号処理プロセッサとマイクロプロセッサを含む装置の方
が、マイクロプロセッサだけ、又はマイクロプロセッサ
とＦＰＵのようなコプロセッサを含むデータ処理装置よ
りも、多量の演算を高速に実行することができる。
さらに、ディジタル信号処理プロセッサは、マイクロプ
ロセッサの指示に従って内蔵制御記憶のデータ処理アル
ゴリズムを用いて自から一連のデータ処理をマイクロプ
ロセッサのデータ処理動作に並行して行い、マイクロプ
ロセッサの動作とは独立的にデータ処理を進めることが
できる。したがってマイクロプロセッサは、ディジタル
信号処理プロセッサが浮動小数点演算のようなデータ処
理を行っているとき、それとは無関係なもしくは別の処
理を進めることができ、これにより、マイクロプロセッ
サに大きな負担をかけずに、さらにはマイクロプロセッ
サの動作をあまり拘束せずに、多量の演算を高速実行す
ることができるという効果がある。
ロセッサの指示に従って内蔵制御記憶のデータ処理アル
ゴリズムを用いて自から一連のデータ処理をマイクロプ
ロセッサのデータ処理動作に並行して行い、マイクロプ
ロセッサの動作とは独立的にデータ処理を進めることが
できる。したがってマイクロプロセッサは、ディジタル
信号処理プロセッサが浮動小数点演算のようなデータ処
理を行っているとき、それとは無関係なもしくは別の処
理を進めることができ、これにより、マイクロプロセッ
サに大きな負担をかけずに、さらにはマイクロプロセッ
サの動作をあまり拘束せずに、多量の演算を高速実行す
ることができるという効果がある。
マイクロプロセッサ及びディジタル信号処理プロセッサ
の双方から相互に別のバスを介してアクセス可能なデュ
アルポートＲＡＭを設けることにより、ディジタル信号
処理プロセッサは、マイクロプロセッサが結合された共
有バスとは別の専用バスを介してそのデュアルポートＲ
ＡＭにアウトラインフォント のデュアルポートＲＡＭを利用することができるように
なり、これにより、マイクロプロセッサとディジタル信
号処理プロセッサとの並列動作の完全化が保証され、ア
ウトラインフォント展開のようなディジタルｆｆｆ号処
理プロセッサによるデータ処理の効率化はもとよりシス
テム全体の動作効率を向」二させることができるという
効果がある。
の双方から相互に別のバスを介してアクセス可能なデュ
アルポートＲＡＭを設けることにより、ディジタル信号
処理プロセッサは、マイクロプロセッサが結合された共
有バスとは別の専用バスを介してそのデュアルポートＲ
ＡＭにアウトラインフォント のデュアルポートＲＡＭを利用することができるように
なり、これにより、マイクロプロセッサとディジタル信
号処理プロセッサとの並列動作の完全化が保証され、ア
ウトラインフォント展開のようなディジタルｆｆｆ号処
理プロセッサによるデータ処理の効率化はもとよりシス
テム全体の動作効率を向」二させることができるという
効果がある。
マイクロプロセッサがディジタル信号処理プロセッサに
展開を指示したアウトラインフォントの種別を示す情報
の保持領域をそのマイクロプロセッサに設けておくこと
により、デュアルポートＲＡＭを簡ｍにフォントキャッ
シュメモリとして利用することができるようになる。デ
ュアルポートＲＡＭをフォントキャッシュメモリとして
利用することにより、すでにデュアルポートＲＡＭに展
開されて保持されているアウトラインフォントに対して
新たなアウトラインフォント展開をし、なくても済む。
展開を指示したアウトラインフォントの種別を示す情報
の保持領域をそのマイクロプロセッサに設けておくこと
により、デュアルポートＲＡＭを簡ｍにフォントキャッ
シュメモリとして利用することができるようになる。デ
ュアルポートＲＡＭをフォントキャッシュメモリとして
利用することにより、すでにデュアルポートＲＡＭに展
開されて保持されているアウトラインフォントに対して
新たなアウトラインフォント展開をし、なくても済む。
アウトラインフォント展開を介してフレームバッファメ
モリ若しくはページメモリにドツトパターンを描画する
場合に、アウトラインフォント内部の塗りつぶしやアウ
トラインフォント展開時の画素論理演算などを行うため
にメモリライト動作だけでなくメモリリード動作も伴っ
てフォントを作成しなければならないようなとき、その
フレームバッファメモリやページメモリよりも高速アク
セス可能なデュアルポートＲＡＭに一旦アウドラインフ
ォントの展開を行って必要なフォントを作成してからま
とめてフレームバッファメモリなどに転送するようにし
ておくことにより、直接ページメモリやフレームバッフ
ァメモリ上でアラトラ 。
モリ若しくはページメモリにドツトパターンを描画する
場合に、アウトラインフォント内部の塗りつぶしやアウ
トラインフォント展開時の画素論理演算などを行うため
にメモリライト動作だけでなくメモリリード動作も伴っ
てフォントを作成しなければならないようなとき、その
フレームバッファメモリやページメモリよりも高速アク
セス可能なデュアルポートＲＡＭに一旦アウドラインフ
ォントの展開を行って必要なフォントを作成してからま
とめてフレームバッファメモリなどに転送するようにし
ておくことにより、直接ページメモリやフレームバッフ
ァメモリ上でアラトラ 。
インフォントを展開してから内部の塗りつぶしなどを行
うためにメモリリード動作やライト動作を繰り返し行っ
ていく場合に比らべ、最終的な描画を完了するまでの処
理時間を短縮することができる。
うためにメモリリード動作やライト動作を繰り返し行っ
ていく場合に比らべ、最終的な描画を完了するまでの処
理時間を短縮することができる。
マイクロプロセッサとデュアルポートＲＡＭが結合され
る共通バスにデータのブロック転送制御可能なダイレク
トメモリアクセスコントローラを設けることにより、フ
レームバッファメモリやページメモリに対するアウトラ
イシフオン１−描画の効率を向上させることができる。
る共通バスにデータのブロック転送制御可能なダイレク
トメモリアクセスコントローラを設けることにより、フ
レームバッファメモリやページメモリに対するアウトラ
イシフオン１−描画の効率を向上させることができる。
フォントキャッシュなどのようなワーク領域どして利用
されるデュアルポートＲＡＭを相互に別のバスを介して
アクセス可能なマイクロプロセッサ及びディジタル信号
処理プロセッサさらには必要に応じてダイレクトメモリ
アクセスコントローラを当該デュアルボー１− ＲＡ
Ｍと共に同一半導体基板に形成することにより、ディジ
タル信号処理プロセッサによるフォント展開のためのデ
ュアルポートＲＡＭアクセス、展開されたフォントに対
する塗りつぶし処理などのためのデュアルポートＲＡＭ
アクセス、デュアルポートＲＡＭに作成されたフォント
をマイクロプロセッサやダイレクトアクセスコントロー
ラが外部に転送するだめのデュアルポートＲＡＭアクセ
スというような、マイクロプロセッサやディジタル信号
処理プロセッサがデュアルポートＲＡＭをワーク領域な
どしこ利用して行うデータ処理やデータ転送を、特に高
速化することができる。
されるデュアルポートＲＡＭを相互に別のバスを介して
アクセス可能なマイクロプロセッサ及びディジタル信号
処理プロセッサさらには必要に応じてダイレクトメモリ
アクセスコントローラを当該デュアルボー１− ＲＡ
Ｍと共に同一半導体基板に形成することにより、ディジ
タル信号処理プロセッサによるフォント展開のためのデ
ュアルポートＲＡＭアクセス、展開されたフォントに対
する塗りつぶし処理などのためのデュアルポートＲＡＭ
アクセス、デュアルポートＲＡＭに作成されたフォント
をマイクロプロセッサやダイレクトアクセスコントロー
ラが外部に転送するだめのデュアルポートＲＡＭアクセ
スというような、マイクロプロセッサやディジタル信号
処理プロセッサがデュアルポートＲＡＭをワーク領域な
どしこ利用して行うデータ処理やデータ転送を、特に高
速化することができる。
第１図は本発明の一実施例であるシングルチップマイク
ロコンピュータを示すブロック図、第２図は第１図のシ
ングルチップマイクロコンピュータを適用したアウトラ
インフォント描画システムの一例を示すブロック図、 第３Ａ図から第３Ｅ図は第２図のアウトラインフォント
描画システムの動作例を順を追って示す説明図、 第４Ａ図及び第４Ｂ図はアウトラインフォントの展開と
転送形式の一例を示す説明図、第５Ａ図及び第５Ｂ図は
アウトラインフォントの展開と転送形式のその他の例を
示す説明図。 第６図はＤＳＰとデュアルポートＲＡＭの接続態様の一
例を示すブロック図、 第７図はＤＳＰとデュアルポートＲＡＭの接続態様のそ
の他の例を示すブロック図、 第８図は並列アクセス可能なデュアルポートＲＡＭの一
例を示すブロック図、 第９図はシングルボートＲＡ Ｍを流用して成るデュア
ルポートＲＡＭのブロック図、 第１０図は第２図のシステムを配線基板上に形成したシ
ステムブロック図。 第１２Ａ図から第１２Ｃ図は複数個のＤＳＰをマルチプ
ロセッサ的に利用した場合の概略システム構成図である
。 １・・・シングルチップマイクローンピユータ、２・・
・ＣＰＵ、３・・・ＤＳＰ、４・・・デュアルポートＲ
ＡＭ、５・・・内部バス、６・・・ＤＭＡＣ，７・・・
周辺回路。 ８・・・外部バス、９・・・アウトラインフォントデー
タメモリ、１０・・・ページメモリ、１３・・・専用バ
ス、１４・・プログラムメモリ、１５・・・マイクロシ
ーケンサ、１７・・・レジスタ、１８・・・演算器。 第１図 第２図 第３Ａ図 第３Ｂ図 ５ ／ ９ ＩＩ第４Ａ図 ６ ゝ゛１ 第４８図 第５Ａ図 第５Ｂ図 第６図 ゝ゛５ 第７図 第１０図 １、事件の表示 平成１年特許願第１５２７１８号 ２、発明の名称 データ処理装置 ３、補正をする者 事件との関係 特許出願人 名称 （ｓｉｏ）株式会社日立製作所 ４、代理人 東京都千代田区神田小川町−丁目１１番地前田ビル３Ｆ 平成２年３月１３日 （平成２年３月２０日発送） ７、補正の内容 明細書第４４頁第５行目の［システムブロック図、」の
後に。 「第１１図はアウトラインフォントデータのｍ個フオー
マット図、」を追加する。 以上
ロコンピュータを示すブロック図、第２図は第１図のシ
ングルチップマイクロコンピュータを適用したアウトラ
インフォント描画システムの一例を示すブロック図、 第３Ａ図から第３Ｅ図は第２図のアウトラインフォント
描画システムの動作例を順を追って示す説明図、 第４Ａ図及び第４Ｂ図はアウトラインフォントの展開と
転送形式の一例を示す説明図、第５Ａ図及び第５Ｂ図は
アウトラインフォントの展開と転送形式のその他の例を
示す説明図。 第６図はＤＳＰとデュアルポートＲＡＭの接続態様の一
例を示すブロック図、 第７図はＤＳＰとデュアルポートＲＡＭの接続態様のそ
の他の例を示すブロック図、 第８図は並列アクセス可能なデュアルポートＲＡＭの一
例を示すブロック図、 第９図はシングルボートＲＡ Ｍを流用して成るデュア
ルポートＲＡＭのブロック図、 第１０図は第２図のシステムを配線基板上に形成したシ
ステムブロック図。 第１２Ａ図から第１２Ｃ図は複数個のＤＳＰをマルチプ
ロセッサ的に利用した場合の概略システム構成図である
。 １・・・シングルチップマイクローンピユータ、２・・
・ＣＰＵ、３・・・ＤＳＰ、４・・・デュアルポートＲ
ＡＭ、５・・・内部バス、６・・・ＤＭＡＣ，７・・・
周辺回路。 ８・・・外部バス、９・・・アウトラインフォントデー
タメモリ、１０・・・ページメモリ、１３・・・専用バ
ス、１４・・プログラムメモリ、１５・・・マイクロシ
ーケンサ、１７・・・レジスタ、１８・・・演算器。 第１図 第２図 第３Ａ図 第３Ｂ図 ５ ／ ９ ＩＩ第４Ａ図 ６ ゝ゛１ 第４８図 第５Ａ図 第５Ｂ図 第６図 ゝ゛５ 第７図 第１０図 １、事件の表示 平成１年特許願第１５２７１８号 ２、発明の名称 データ処理装置 ３、補正をする者 事件との関係 特許出願人 名称 （ｓｉｏ）株式会社日立製作所 ４、代理人 東京都千代田区神田小川町−丁目１１番地前田ビル３Ｆ 平成２年３月１３日 （平成２年３月２０日発送） ７、補正の内容 明細書第４４頁第５行目の［システムブロック図、」の
後に。 「第１１図はアウトラインフォントデータのｍ個フオー
マット図、」を追加する。 以上
Claims (1)
- 【特許請求の範囲】 １、マイクロプロセッサと、このマイクロプロセッサに
より動作が指示されるシーケンス制御部、実行部、及び
データ処理アルゴリズムを記述した制御記憶とを含むデ
ィジタル信号処理プロセッサを１個の半導体基板に含ん
で成るデータ処理装置。 ２、上記ディジタル信号処理プロセッサ及びマイクロプ
ロセッサの双方から相互に異なるバスを介してアクセス
可能なデュアルポートＲＡＭを内蔵する請求項１記載の
データ処理装置。 ３、マイクロプロセッサと、このマイクロプロセッサに
より動作が指示されるシーケンス制御部、実行部、及び
データ処理アルゴリズムを記述した制御記憶とを含むデ
ィジタル信号処理プロセッサと、このディジタル信号処
理プロセッサの双方から相互に別のバスを介してアクセ
ス可能なデュアルポートＲＡＭとを含んで成るデータ処
理装置。 ４、上記制御記憶は、アウトラインフォントデータをド
ットパターンの形式でデュアルポートＲＡＭに展開する
ためのデータ処理アルゴリズムを含むものである請求項
２又は３記載のデータ処理装置。 ５、上記デュアルポートＲＡＭにおけるマイクロプロセ
ッサ側のアクセスポートに、データのブロック転送制御
可能なダイレクトメモリアクセスコントローラを接続し
た請求項２乃至４の何れか１項記載のデータ処理装置。 ６、上記マイクロプロセッサは、ディジタル信号処理プ
ロセッサに展開を指示したアウトラインフォントの種別
を示す情報の保持領域を持つ請求項４記載のデータ処理
装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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