JPH02297648A - Ｒａｍスキャン方式 - Google Patents
Ｒａｍスキャン方式Info
- Publication number
- JPH02297648A JPH02297648A JP1117382A JP11738289A JPH02297648A JP H02297648 A JPH02297648 A JP H02297648A JP 1117382 A JP1117382 A JP 1117382A JP 11738289 A JP11738289 A JP 11738289A JP H02297648 A JPH02297648 A JP H02297648A
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- JP
- Japan
- Prior art keywords
- ram
- address
- scan
- word
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置内に設けられたＲＡＭに対する
保守用のデータ更新、参照機能に関する。
保守用のデータ更新、参照機能に関する。
従来、データ処理装置内のレジスタに関しては、全ての
レジスタの各ビットごとに異なるスキャン・アドレスが
付与され、このアドレスを順次指定することによって、
レジスタの機能や構造、大きさにかかわらない一定手順
によるスキャン・イン／アウト動作を行うことができた
。なお、この種の技術としては特開昭５５−３２１５８
号が挙げられる。
レジスタの各ビットごとに異なるスキャン・アドレスが
付与され、このアドレスを順次指定することによって、
レジスタの機能や構造、大きさにかかわらない一定手順
によるスキャン・イン／アウト動作を行うことができた
。なお、この種の技術としては特開昭５５−３２１５８
号が挙げられる。
データ処理装置内のＲＡＭに関しては、上記レジスタの
場合と同様にＲＡＭデータの全ビットにスキャン・アド
レスを付与すると膨大なものになり、またＲＡＭは構造
上ＲＡＭワード・アドレスをあらかじめ指定した上で１
ワ一ド分のデータの書込み／読出しを行う必要があるた
め、ＲＡＭデータのビット指定を一律にスキャン・アド
レスのみで行おうとすると、これをＲＡＭアクセスの枠
組の中に組み入れるために各ＲＡＭまわりにスキャン動
作専用の相当社のハードウェアの付加が必要となる。
場合と同様にＲＡＭデータの全ビットにスキャン・アド
レスを付与すると膨大なものになり、またＲＡＭは構造
上ＲＡＭワード・アドレスをあらかじめ指定した上で１
ワ一ド分のデータの書込み／読出しを行う必要があるた
め、ＲＡＭデータのビット指定を一律にスキャン・アド
レスのみで行おうとすると、これをＲＡＭアクセスの枠
組の中に組み入れるために各ＲＡＭまわりにスキャン動
作専用の相当社のハードウェアの付加が必要となる。
そこで従来は、ＲＡＭスキャン動作を起動するファーム
ウェア側でＲＡＭアクセスの手順を意識し、ＲＡＭワー
ド・アドレス・レジスタとデータ・レジスタに対するス
キャン・イン／アウト動作とデータ・レジスタからＲＡ
Ｍへのデータ書込み／読出し動作を組み合わせてＲＡＭ
スキャン動作を行っていた。
ウェア側でＲＡＭアクセスの手順を意識し、ＲＡＭワー
ド・アドレス・レジスタとデータ・レジスタに対するス
キャン・イン／アウト動作とデータ・レジスタからＲＡ
Ｍへのデータ書込み／読出し動作を組み合わせてＲＡＭ
スキャン動作を行っていた。
ところが上記方法では、ファームウェア側で各ＲＡＭ個
別のアクセス手順を意識するため、ＲＡＭスキャン動作
手順が各ＲＡＭまわりのハードウェアの構造に依存しか
つ複雑になり、その結果としてスキャン動作速度が大幅
に低下するという問題があった。
別のアクセス手順を意識するため、ＲＡＭスキャン動作
手順が各ＲＡＭまわりのハードウェアの構造に依存しか
つ複雑になり、その結果としてスキャン動作速度が大幅
に低下するという問題があった。
本発明の目的は、かかる問題点を解決することにある。
〔課題を解決するための手段〕
本発明では、上記各ＲＡＭ個別のアクセス手順をデータ
処理装置内に全てのＲＡＭに対して共通に設けられたス
キャン制御部のハードウェアに吸収することによって、
ファームウェア手順の一般化、簡単化、さらにその結果
としてのＲＡＭスキャン動作の高速化をはかっている。
処理装置内に全てのＲＡＭに対して共通に設けられたス
キャン制御部のハードウェアに吸収することによって、
ファームウェア手順の一般化、簡単化、さらにその結果
としてのＲＡＭスキャン動作の高速化をはかっている。
本発明の方式によれば、アクセスするＲＡＭを選択する
情報、ＲＡＭの先頭ワード・アドレス及び該当ＲＡＭ１
ワードのデータ長をあらかじめスキャン制御部に設定し
ておけば、ＲＡＭワード・アドレスのＲＡＭ部への設定
、更新、ＲＡＭワード内アドアドレス成、更新といった
ＲＡＭ個別の構造に依存した処理はスキャン制御部のハ
ードウェアによって自動的に行われるため、ファームウ
ェアとしてはＲＡＭデータの書込み／読出しという一般
的でかつ簡単な手順でＲＡＭデータのスキャン・イン／
アウト動作が実施される。
情報、ＲＡＭの先頭ワード・アドレス及び該当ＲＡＭ１
ワードのデータ長をあらかじめスキャン制御部に設定し
ておけば、ＲＡＭワード・アドレスのＲＡＭ部への設定
、更新、ＲＡＭワード内アドアドレス成、更新といった
ＲＡＭ個別の構造に依存した処理はスキャン制御部のハ
ードウェアによって自動的に行われるため、ファームウ
ェアとしてはＲＡＭデータの書込み／読出しという一般
的でかつ簡単な手順でＲＡＭデータのスキャン・イン／
アウト動作が実施される。
以下に本発明の一実施例を図を用いて説明する。
第１図は本発明を実施するために必要なハードウェアの
構成を示す。制御ハードウェア１〜１１はスキャン制御
部に設けられ、ＲＡＭ１５に対してスキャン・イン／ア
ウト動作を行うために用いられる。図中スキャン対象と
なるＲＡＭは１つしか示されていないが、複数のＲＡＭ
に対しても同一の制御ハードウェアによりスキャン動作
が可能である。
構成を示す。制御ハードウェア１〜１１はスキャン制御
部に設けられ、ＲＡＭ１５に対してスキャン・イン／ア
ウト動作を行うために用いられる。図中スキャン対象と
なるＲＡＭは１つしか示されていないが、複数のＲＡＭ
に対しても同一の制御ハードウェアによりスキャン動作
が可能である。
スキャン制御部のＲＡＭ選択アドレス１はスキャン対象
とするＲＡＭを指定し、ビット・アドレス２を下位に付
加してスキャン・アドレス１２が生成される。スキャン
・アドレスはスキャン対象ＲＡＭ１５のデータ１ワード
中の各ビットに対して付与されるとともにＲＡＭのアド
レス・レジスタ１６の各ビットに対しても付与され１両
者の関係は第２図に示すようにＲＡＭ選択アドレスは各
ＲＡＭごとに同一で、ビット・アドレスの低位に全ての
ＲＡＭについて一定長のアドレス・レジスタが、高位に
ＲＡＭごとに長さの異なるＲＡＭデータの各ビットが割
当てられる。ビット・アドレス２はＲＡＭスキャン動作
中、更新回路３によって順次インクリメントされるとと
もに比較回路４によってＲＡＭデータのワード長すなわ
ちワード末尾ビットのビット・アドレス５と比較され、
一致した場合にはセレクタ６の制御によって初期化すな
わちゼロ・クリアされる。ＲＡＭのワード・アドレス７
は比較回路４が一致を検出した場合に更新回路８によっ
て更新されるとともに、ビット・アドレス２がＲＡＭア
ドレス・レジスタ１６の各ビットを示しているときには
セレクタ９の制御によってアドレス・レジスタ１６にス
キャン・インされる。
とするＲＡＭを指定し、ビット・アドレス２を下位に付
加してスキャン・アドレス１２が生成される。スキャン
・アドレスはスキャン対象ＲＡＭ１５のデータ１ワード
中の各ビットに対して付与されるとともにＲＡＭのアド
レス・レジスタ１６の各ビットに対しても付与され１両
者の関係は第２図に示すようにＲＡＭ選択アドレスは各
ＲＡＭごとに同一で、ビット・アドレスの低位に全ての
ＲＡＭについて一定長のアドレス・レジスタが、高位に
ＲＡＭごとに長さの異なるＲＡＭデータの各ビットが割
当てられる。ビット・アドレス２はＲＡＭスキャン動作
中、更新回路３によって順次インクリメントされるとと
もに比較回路４によってＲＡＭデータのワード長すなわ
ちワード末尾ビットのビット・アドレス５と比較され、
一致した場合にはセレクタ６の制御によって初期化すな
わちゼロ・クリアされる。ＲＡＭのワード・アドレス７
は比較回路４が一致を検出した場合に更新回路８によっ
て更新されるとともに、ビット・アドレス２がＲＡＭア
ドレス・レジスタ１６の各ビットを示しているときには
セレクタ９の制御によってアドレス・レジスタ１６にス
キャン・インされる。
ファームウェアによる手順としてＲＡＭ選択アドレス１
．ワード末尾ビット・アドレス５．ワード・アドレス７
をそれぞれ設定後、ビット・アドレス２をゼロ・クリア
してＲＡＭスキャン動作を起動する。起動後のハードウ
ェアの動作を以下に示す、ビット・アドレス２は最初Ｒ
ＡＭアドレス・レジスタ１６を指示するため、これが更
新回路３によってインクリメントされるにつれてワード
・アドレス７の各ビットが順次アドレス・レジスタ１６
にスキャン・インされる。次にビット・アドレス２がＲ
ＡＭデータ・ビットを示すようになると、レジスタ１０
からＲＡＭ１５へのデータ・スキャン・インまたはＲＡ
Ｍ１５からレジスタ１１へのデータ・スキャン・アウト
が実行される。
．ワード末尾ビット・アドレス５．ワード・アドレス７
をそれぞれ設定後、ビット・アドレス２をゼロ・クリア
してＲＡＭスキャン動作を起動する。起動後のハードウ
ェアの動作を以下に示す、ビット・アドレス２は最初Ｒ
ＡＭアドレス・レジスタ１６を指示するため、これが更
新回路３によってインクリメントされるにつれてワード
・アドレス７の各ビットが順次アドレス・レジスタ１６
にスキャン・インされる。次にビット・アドレス２がＲ
ＡＭデータ・ビットを示すようになると、レジスタ１０
からＲＡＭ１５へのデータ・スキャン・インまたはＲＡ
Ｍ１５からレジスタ１１へのデータ・スキャン・アウト
が実行される。
ビット・アドレス２が順次更新されてワード末尾のデー
タ・ビットを示すと、比較回路４が一致を検出し、ワー
ド・アドレス７を更新するとともにビット・アドレス２
をゼロ・クリアし、更新されたワード・アドレス７のア
ドレス・レジスタ１６に対するスキャン・インから上記
動作が繰り返され、ＲＡＭ１５の次のデータ・ワードに
対するスキャン動作が引き続き実行される。以上のＲＡ
Ｍアドレス・レジスタ１６の設定および更新、ＲＡＭワ
ード末尾の検出は、ハードウェアによって自動的に行わ
れるため、ファームウェアとしてＲＡＭスキャン動作起
動後はスキャン・インの場合はレジスタ１０へのデータ
の設定、スキャン・アウトの場合はレジスタ１１に設定
されたデータの読出しを必要回数だけ繰り返せば良＜、
ＲＡＭの構造に依存しない一般的でかつ簡単な手順でＲ
ＡＭスキャン動作が実現される。
タ・ビットを示すと、比較回路４が一致を検出し、ワー
ド・アドレス７を更新するとともにビット・アドレス２
をゼロ・クリアし、更新されたワード・アドレス７のア
ドレス・レジスタ１６に対するスキャン・インから上記
動作が繰り返され、ＲＡＭ１５の次のデータ・ワードに
対するスキャン動作が引き続き実行される。以上のＲＡ
Ｍアドレス・レジスタ１６の設定および更新、ＲＡＭワ
ード末尾の検出は、ハードウェアによって自動的に行わ
れるため、ファームウェアとしてＲＡＭスキャン動作起
動後はスキャン・インの場合はレジスタ１０へのデータ
の設定、スキャン・アウトの場合はレジスタ１１に設定
されたデータの読出しを必要回数だけ繰り返せば良＜、
ＲＡＭの構造に依存しない一般的でかつ簡単な手順でＲ
ＡＭスキャン動作が実現される。
本発明の方式によれば、個々のＲＡＭまわりにＲＡＭス
キャン専用のハードウェアを付加することなくかつＲＡ
Ｍスキャン動作を起動するファームウェアがＲＡＭ個別
の構造を意識することなく全てのＲＡＭに対して一般的
で簡単な手順によってデータのスキャン・イン／アウト
を行うことができる。またファームウェア手順の簡単化
によりＲＡＭスキャン動作の高速化をはかることができ
る。
キャン専用のハードウェアを付加することなくかつＲＡ
Ｍスキャン動作を起動するファームウェアがＲＡＭ個別
の構造を意識することなく全てのＲＡＭに対して一般的
で簡単な手順によってデータのスキャン・イン／アウト
を行うことができる。またファームウェア手順の簡単化
によりＲＡＭスキャン動作の高速化をはかることができ
る。
第１図は本発明の一実施例を実現するためのハードウェ
ア構成図、第２図は同実施例においてＲＡＭデータおよ
びアドレス・レジスタの各ビットに対して割当てられる
スキャン・アドレスのアドレス・マツプを示す説明図で
ある。 １・・・アドレス・レジスタ、２・・・ビット・アドレ
ス・レジスタ、３・・・ビット・アドレス更新回路、４
・・・比較回路。 纂 １ 図
ア構成図、第２図は同実施例においてＲＡＭデータおよ
びアドレス・レジスタの各ビットに対して割当てられる
スキャン・アドレスのアドレス・マツプを示す説明図で
ある。 １・・・アドレス・レジスタ、２・・・ビット・アドレ
ス・レジスタ、３・・・ビット・アドレス更新回路、４
・・・比較回路。 纂 １ 図
Claims (1)
- １、データ処理装置の諸機能を実現するための複数のＲ
ＡＭと、ＲＡＭデータのスキャン・イン／アウト動作を
一括して制御するスキャン制御部を具備するデータ処理
装置において、スキャン制御部に、ＲＡＭのワード・ア
ドレス及び同更新回路、ＲＡＭデータのワード長、ＲＡ
Ｍデータのワード内アドレス及び同更新回路と初期化回
路、ワード長とワード内アドレスの比較回路を持ち、Ｒ
ＡＭデータのスキャン・イン／アウト動作を進めていく
上で、上記比較回路がＲＡＭワードの末尾を検出したと
きに、スキャン制御部にある更新されたＲＡＭのワード
・アドレスをＲＡＭ側のアドレス・レジスタに設定する
とともにＲＡＭワード内アドレスを自動的に初期化して
ＲＡＭデータのスキャン・イン／アウト動作を引き続き
行うことを特徴とするＲＡＭスキャン方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1117382A JP2928537B2 (ja) | 1989-05-12 | 1989-05-12 | Ｒａｍスキャン方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1117382A JP2928537B2 (ja) | 1989-05-12 | 1989-05-12 | Ｒａｍスキャン方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02297648A true JPH02297648A (ja) | 1990-12-10 |
| JP2928537B2 JP2928537B2 (ja) | 1999-08-03 |
Family
ID=14710268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1117382A Expired - Lifetime JP2928537B2 (ja) | 1989-05-12 | 1989-05-12 | Ｒａｍスキャン方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2928537B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5829015A (en) * | 1996-09-05 | 1998-10-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device having multi-port RAM memory with random logic portion which can be tested without additional test circuitry |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5538630A (en) * | 1978-09-05 | 1980-03-18 | Nec Corp | Memory diagnostic system of information processing system |
-
1989
- 1989-05-12 JP JP1117382A patent/JP2928537B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5538630A (en) * | 1978-09-05 | 1980-03-18 | Nec Corp | Memory diagnostic system of information processing system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5829015A (en) * | 1996-09-05 | 1998-10-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device having multi-port RAM memory with random logic portion which can be tested without additional test circuitry |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2928537B2 (ja) | 1999-08-03 |
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