JPH02298069A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH02298069A JPH02298069A JP1119212A JP11921289A JPH02298069A JP H02298069 A JPH02298069 A JP H02298069A JP 1119212 A JP1119212 A JP 1119212A JP 11921289 A JP11921289 A JP 11921289A JP H02298069 A JPH02298069 A JP H02298069A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor integrated
- integrated circuit
- supplied
- transistor
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路の電磁界誘導による破壊を防
止するためになされた半導体集積回路の構成法に関する
ものである０ 〔従来の技術〕 近年、半導体集積回路の微細化が進むに従って半導体集
積回路の強電磁界変化による破壊という現象が顕著にな
り問題となっている０この破壊は半導体集積回路に給電
されていない時、即ち、電磁界変化の大きい場所に保存
されているような場合に特に顕著となる０この破壊のメ
カニズムを図を用いて説明する。第４図は半導体集積回
路を構成する一部であるＮチャンネルｕｏｓトランジス
タと遅延用キャパシタを示す回路図で、図のキャパシタ
（１）は信号遅延を目的としているため比較的大きな容
量値に設計されており、そのためレイアウト面積も大き
い。もし、この半導体集積回路に給電されていない時、
ｖｏ。端子（２）ははＰ１接地電位になっている０又Ｎ
ＭＯ８トランジスタＴｒｌｌｆ３）及びＴｒｌ！！ （
４）のゲート電位もほぼ接地電位になってい私、この状
態の時に、半導体集積回路の周りの環境に大きな電磁界
変化が生じたとする。この時、ノード１（５）は大きな
寄生り成分（６）やＯ成分を有しているため高い電圧に
なる。
止するためになされた半導体集積回路の構成法に関する
ものである０ 〔従来の技術〕 近年、半導体集積回路の微細化が進むに従って半導体集
積回路の強電磁界変化による破壊という現象が顕著にな
り問題となっている０この破壊は半導体集積回路に給電
されていない時、即ち、電磁界変化の大きい場所に保存
されているような場合に特に顕著となる０この破壊のメ
カニズムを図を用いて説明する。第４図は半導体集積回
路を構成する一部であるＮチャンネルｕｏｓトランジス
タと遅延用キャパシタを示す回路図で、図のキャパシタ
（１）は信号遅延を目的としているため比較的大きな容
量値に設計されており、そのためレイアウト面積も大き
い。もし、この半導体集積回路に給電されていない時、
ｖｏ。端子（２）ははＰ１接地電位になっている０又Ｎ
ＭＯ８トランジスタＴｒｌｌｆ３）及びＴｒｌ！！ （
４）のゲート電位もほぼ接地電位になってい私、この状
態の時に、半導体集積回路の周りの環境に大きな電磁界
変化が生じたとする。この時、ノード１（５）は大きな
寄生り成分（６）やＯ成分を有しているため高い電圧に
なる。
従来の半導体集積回路は以上のように構成されていたの
で、トランジスタＴｒ１１及びトランジスタＴｒ１２は
非導通状態にあるためノード１に誘起さｔた電荷は逃げ
るところがなく、遂にはキヤ／ぐシペ・の破壊に至り、
一方、動作時にはトランジスタＴｒ１１或はトランジス
タＴｒ１２のどちらかが導通しているために、誘起され
た電荷はこのトランジスタを介して逃げ破壊にはならな
い０このことが給電されていない半導体集積回路が大き
な電磁界強度変化のある環境下で破壊し易いという問題
点を有していた。
で、トランジスタＴｒ１１及びトランジスタＴｒ１２は
非導通状態にあるためノード１に誘起さｔた電荷は逃げ
るところがなく、遂にはキヤ／ぐシペ・の破壊に至り、
一方、動作時にはトランジスタＴｒ１１或はトランジス
タＴｒ１２のどちらかが導通しているために、誘起され
た電荷はこのトランジスタを介して逃げ破壊にはならな
い０このことが給電されていない半導体集積回路が大き
な電磁界強度変化のある環境下で破壊し易いという問題
点を有していた。
この発明は上記のような問題点を解決するためになされ
たもので、半導体集積回路の非給電時に大きなキャパシ
タの対向電極間を短絡する手段を設けることにより、電
磁界変化の大きい環境下での半導体集積回路の破壊を防
止することを目的とする。
たもので、半導体集積回路の非給電時に大きなキャパシ
タの対向電極間を短絡する手段を設けることにより、電
磁界変化の大きい環境下での半導体集積回路の破壊を防
止することを目的とする。
この発明に係る半導体集積回路はキャパシタの相対向す
る第１．第２の電極間に短絡手段を設け、半導体集積回
路への給電されていない時は短絡手段を短絡状態とし、
給電されている時には短絡手段を開放するようにしたも
のである。
る第１．第２の電極間に短絡手段を設け、半導体集積回
路への給電されていない時は短絡手段を短絡状態とし、
給電されている時には短絡手段を開放するようにしたも
のである。
この発明における短絡手段は半導体集積回路への給電さ
れていない時にはキャパシタの相対向する電極間を短絡
することによって蓄ｗｔＮ、荷を放電させ、給電時には
短絡手段を開放することによって半導体集積回路の正常
な動作を可能にする。
れていない時にはキャパシタの相対向する電極間を短絡
することによって蓄ｗｔＮ、荷を放電させ、給電時には
短絡手段を開放することによって半導体集積回路の正常
な動作を可能にする。
以下、この発明の一実施例を図について説明するＯ
第１図はこの発明における半導体集積回路の一実施例を
示す概念図である。図中符号（１）〜（４）は前記従来
のものと同一につき説明は省略する。図において、半導
体集積回路に給電しない時のみ、その機能を発揮する短
絡手段（７）をキャパシタ（１）の対向電極α１１（２
）間に設けたものである０又、給電時にはこの短絡手段
（７）が開放になるように構成されている。
示す概念図である。図中符号（１）〜（４）は前記従来
のものと同一につき説明は省略する。図において、半導
体集積回路に給電しない時のみ、その機能を発揮する短
絡手段（７）をキャパシタ（１）の対向電極α１１（２
）間に設けたものである０又、給電時にはこの短絡手段
（７）が開放になるように構成されている。
第２図はこの短絡手段（７）の具体的実施例を示した回
路図である。図示のように、短絡手段（７）はデプレッ
ション型ＮＭＯ８１’ランジスタ（８）からなっており
、そのドレイン端はキャパシタ（１）の一方の電極叩、
そのソース端はキャパシタ（１）の他方の電極（６）に
接続されている。又、ゲート端は、基板電位１’！ＩＢ
に接続されている◇ 次に動作について説明する０半導体集積回路が給電され
ていない状態では基板電位はほぼ接地電位になっており
、このためＩＪＭＯＢトランジスタで。
路図である。図示のように、短絡手段（７）はデプレッ
ション型ＮＭＯ８１’ランジスタ（８）からなっており
、そのドレイン端はキャパシタ（１）の一方の電極叩、
そのソース端はキャパシタ（１）の他方の電極（６）に
接続されている。又、ゲート端は、基板電位１’！ＩＢ
に接続されている◇ 次に動作について説明する０半導体集積回路が給電され
ていない状態では基板電位はほぼ接地電位になっており
、このためＩＪＭＯＢトランジスタで。
１（８）は導通状態になる０従って、この時電磁界誘電
によシ生じるコンデンサ（１）の電荷は、トランジスタ
（８）を介して短絡され、２つの対向電極００２の電位
は同一に保たれ、キャパシタ（１）の破壊が防止できる
。一方、半導体集積回路に給電されている状態では、基
板は外部電源により直接食の電圧が印加されたり、或は
半導体集積回路上に形成された基板バイアス電圧発生回
路によシ発生される負の電圧が印加される０従って、こ
の時トランジスタ（８）は非導通状態になり、キャパシ
タ（１）の２つの対向電極０（２）は開放状態になり、
正常な回路動作を行なうことができる０ なお、上記実施例では短絡手段（７）としてデプレツシ
目ン型のＮＩＪＯ１３トランジスタ（８）を用いた場合
を示したが、第３図に示すような回路としてもよい。図
において、（９）はＮチャネル−ＯＳトランジスタ、α
ＯはＰチャネルｕｏｓ トランジスタである。
によシ生じるコンデンサ（１）の電荷は、トランジスタ
（８）を介して短絡され、２つの対向電極００２の電位
は同一に保たれ、キャパシタ（１）の破壊が防止できる
。一方、半導体集積回路に給電されている状態では、基
板は外部電源により直接食の電圧が印加されたり、或は
半導体集積回路上に形成された基板バイアス電圧発生回
路によシ発生される負の電圧が印加される０従って、こ
の時トランジスタ（８）は非導通状態になり、キャパシ
タ（１）の２つの対向電極０（２）は開放状態になり、
正常な回路動作を行なうことができる０ なお、上記実施例では短絡手段（７）としてデプレツシ
目ン型のＮＩＪＯ１３トランジスタ（８）を用いた場合
を示したが、第３図に示すような回路としてもよい。図
において、（９）はＮチャネル−ＯＳトランジスタ、α
ＯはＰチャネルｕｏｓ トランジスタである。
図のように、キャパシタ（１）の対向電極α１１（イ）
間にエンハンスメント型のＮチャンネルｖｏｓトランジ
スタ（９）とＰチャンネル１ｉｏｓトランジスタｑＯを
接続し、そのゲート電極はそれぞれ接地配線及び電源配
線に接続されている。このとき、キャパシタ（１）の電
極但に電磁界変化により正の電荷が誘起されたとする。
間にエンハンスメント型のＮチャンネルｖｏｓトランジ
スタ（９）とＰチャンネル１ｉｏｓトランジスタｑＯを
接続し、そのゲート電極はそれぞれ接地配線及び電源配
線に接続されている。このとき、キャパシタ（１）の電
極但に電磁界変化により正の電荷が誘起されたとする。
今、半導体集積回路が無給電状態にあるとした時は、電
源配線は接地電位にほぼ等しくなっているので、Ｐチャ
ンネル型ＭＯ８トランジスタαＧにより、電極０の電位
はＰチャンネル鑓ｏＳトランジスタαＯのしきい値電圧
でクランプされる。一方、電極（２）に負の電荷が誘起
された時はＮチャンネル型ＭＯＳトランジスタ（９）が
導通し、電極■の電位は−ＩＮチャンネル型−ＯＳトラ
ンジスタ（９）のしきい値１（Ｖ）でクランプされる。
源配線は接地電位にほぼ等しくなっているので、Ｐチャ
ンネル型ＭＯ８トランジスタαＧにより、電極０の電位
はＰチャンネル鑓ｏＳトランジスタαＯのしきい値電圧
でクランプされる。一方、電極（２）に負の電荷が誘起
された時はＮチャンネル型ＭＯＳトランジスタ（９）が
導通し、電極■の電位は−ＩＮチャンネル型−ＯＳトラ
ンジスタ（９）のしきい値１（Ｖ）でクランプされる。
以上のように、第３図の実施例では、キャパシタ（１）
の電極（１１１Ｑ２間の電位差は−０８トランジスタの
しきい値に抑えられるため、キャパシタの破壊を防ぐこ
とができる。一方、半導体集積回路に給電されている場
合は、Ｐチャンネル及びＮチャンネル型ＭＯＳトランジ
スタは、共に非導通状態となるのでキャパシタ（１）は
正常にその役割を果たすことができる。
の電極（１１１Ｑ２間の電位差は−０８トランジスタの
しきい値に抑えられるため、キャパシタの破壊を防ぐこ
とができる。一方、半導体集積回路に給電されている場
合は、Ｐチャンネル及びＮチャンネル型ＭＯＳトランジ
スタは、共に非導通状態となるのでキャパシタ（１）は
正常にその役割を果たすことができる。
以上のようにこの発明によれば、半導体集積回路の構成
デバイスであるキャパシタを形成スる２つの対向電極を
、半導体集積回路への給電がなされない時は、短絡或は
、ある低電圧にクランプし、かつ、給電時は開放にする
手段を用いたことによシ、非給電時の大きな電磁界変化
による素子の破壊を防止することができ、高信頼性の半
導体集積回路が得られる効果がある。
デバイスであるキャパシタを形成スる２つの対向電極を
、半導体集積回路への給電がなされない時は、短絡或は
、ある低電圧にクランプし、かつ、給電時は開放にする
手段を用いたことによシ、非給電時の大きな電磁界変化
による素子の破壊を防止することができ、高信頼性の半
導体集積回路が得られる効果がある。
第１図はこの発明の半導体集積回路の一実施例を示す概
念図、第２図はこの発明の短絡手段の具体的実施例を示
す回路図、第３図はこの発明の短絡手段の他の実施例を
示す回路図、第４図は従来の半導体集積回路においてキ
ャパシタの電磁誘導による破壊を発生する回路図である
。 図において、（１）はキャパシタ、（２）は端子、（３
）（４）はＮチャネルＭＯＳトランジスタ、（７）は短
絡手段、（８） ハＮチャネルトランジスタ、（９）は
Ｎチャネル−〇Ｓトランジスタ、αＯはＰチャネルＭＯ
Ｓトランジスタ、０（２）はキャパシタ（１）の電極を
示す。 なお、図中、同一符号は同一、または相当部分を示す。
念図、第２図はこの発明の短絡手段の具体的実施例を示
す回路図、第３図はこの発明の短絡手段の他の実施例を
示す回路図、第４図は従来の半導体集積回路においてキ
ャパシタの電磁誘導による破壊を発生する回路図である
。 図において、（１）はキャパシタ、（２）は端子、（３
）（４）はＮチャネルＭＯＳトランジスタ、（７）は短
絡手段、（８） ハＮチャネルトランジスタ、（９）は
Ｎチャネル−〇Ｓトランジスタ、αＯはＰチャネルＭＯ
Ｓトランジスタ、０（２）はキャパシタ（１）の電極を
示す。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- 半導体集積回路の構成要素であるキャパシタの第１及
び第２の対向電極間を、前記半導体集積回路への給電が
なされていない時は短絡、或は一定の低電圧でクランプ
し、かつ、給電がされている時は開放状態となる手段を
有することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1119212A JPH02298069A (ja) | 1989-05-12 | 1989-05-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1119212A JPH02298069A (ja) | 1989-05-12 | 1989-05-12 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02298069A true JPH02298069A (ja) | 1990-12-10 |
Family
ID=14755717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1119212A Pending JPH02298069A (ja) | 1989-05-12 | 1989-05-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02298069A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020171157A (ja) * | 2019-04-04 | 2020-10-15 | 株式会社日立製作所 | フィルタコンデンサの短絡装置、短絡・ユニット装置、短絡方法 |
-
1989
- 1989-05-12 JP JP1119212A patent/JPH02298069A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020171157A (ja) * | 2019-04-04 | 2020-10-15 | 株式会社日立製作所 | フィルタコンデンサの短絡装置、短絡・ユニット装置、短絡方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4321661A (en) | Apparatus for charging a capacitor | |
| US4365172A (en) | High current static MOS driver circuit with low DC power dissipation | |
| US5789964A (en) | Decoupling capacitor network for off-state operation | |
| EP0130273A2 (en) | FET driver circuit | |
| EP0086090A1 (en) | Drive circuit for capacitive loads | |
| JPH09186247A (ja) | 静電放電及びラッチアップ防止回路 | |
| US3889135A (en) | Bootstrap circuit employing insulated gate transistors | |
| JP2573574B2 (ja) | 出力バッファ回路 | |
| JPH02298069A (ja) | 半導体集積回路 | |
| US3492511A (en) | High input impedance circuit for a field effect transistor including capacitive gate biasing means | |
| JPH0612869B2 (ja) | Ｃｍｏｓダイナミツクｒａｍ用時間遅廷回路 | |
| JPH0379120A (ja) | 入力保護回路 | |
| JPH05291511A (ja) | 半導体集積回路 | |
| JPS63220564A (ja) | Ｃ−ｍｏｓｌｓｉの保護回路 | |
| JPH07101710B2 (ja) | Ｍｉｓ集積回路の静電気保護装置 | |
| US6556092B1 (en) | Low consumption oscillator | |
| JP3250249B2 (ja) | 定電流充電回路 | |
| JPH0239622A (ja) | 出力回路 | |
| KR920004904B1 (ko) | 지연회로 | |
| JP3360192B2 (ja) | 半導体装置 | |
| JPH1151980A (ja) | 電圧検出回路 | |
| US6342806B1 (en) | Structure of a floating gate of a MOS transistor and method of changing the threshold value thereof | |
| JPH05235737A (ja) | 高電圧出力回路 | |
| JPS5937589B2 (ja) | トランジスタ回路装置 | |
| JPH04165709A (ja) | Ｒｓフリップフロップ回路 |