JPH0229868A - 論理回路の機能解読方式 - Google Patents
論理回路の機能解読方式Info
- Publication number
- JPH0229868A JPH0229868A JP63179205A JP17920588A JPH0229868A JP H0229868 A JPH0229868 A JP H0229868A JP 63179205 A JP63179205 A JP 63179205A JP 17920588 A JP17920588 A JP 17920588A JP H0229868 A JPH0229868 A JP H0229868A
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- JP
- Japan
- Prior art keywords
- rules
- rule
- gates
- circuit
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は、論理回路の機能を識別表現するための機能
解読方式に関する。
解読方式に関する。
（従来の技術）
論理回路において、その回路の機能を認識するためＫは
、論理組合せパターンを機能表現に変換するルール群を
構築して対象とする回路圧適用させて行く方式が提案さ
れている。但し、このルールを適用させて行く除圧その
機能が同じであっても、例えば回路の一部にバッファや
ワイヤード接続が含まれていると、このルールは適用さ
れない。
、論理組合せパターンを機能表現に変換するルール群を
構築して対象とする回路圧適用させて行く方式が提案さ
れている。但し、このルールを適用させて行く除圧その
機能が同じであっても、例えば回路の一部にバッファや
ワイヤード接続が含まれていると、このルールは適用さ
れない。
また、このようなバッファ、ワイヤード接続が含まれた
回路を認識させようとすると、ルール数が増えその適用
に時間を要する。また、回路の論理等価性を多少失って
も、その機能を認識したい場合があるが、このような場
合についてもルールを作成しなければならず、ルール及
びルール記述が複雑になってしまうという問題点があっ
た。このために、ルール群の中に、例えば“バッファを
間に介した接続“といったような間接接続ルールが提案
されるようになった。しかし、ルールの適用は順序的に
行なわれるため、ルールの適用が行なわれた後に、以前
に照合されたルールが適用できるような回路に更新され
ることがある。このような場合、回路にルールが適用で
きるＫもかかわらず望まれる情報が得られない０また、
ルールを適用しようと再度最初からルール照合を行なう
と、不用なルール照合が多くなシその結果時間がかかり
過ぎてしまうという問題点があった。
回路を認識させようとすると、ルール数が増えその適用
に時間を要する。また、回路の論理等価性を多少失って
も、その機能を認識したい場合があるが、このような場
合についてもルールを作成しなければならず、ルール及
びルール記述が複雑になってしまうという問題点があっ
た。このために、ルール群の中に、例えば“バッファを
間に介した接続“といったような間接接続ルールが提案
されるようになった。しかし、ルールの適用は順序的に
行なわれるため、ルールの適用が行なわれた後に、以前
に照合されたルールが適用できるような回路に更新され
ることがある。このような場合、回路にルールが適用で
きるＫもかかわらず望まれる情報が得られない０また、
ルールを適用しようと再度最初からルール照合を行なう
と、不用なルール照合が多くなシその結果時間がかかり
過ぎてしまうという問題点があった。
従来例としては、例えばＪ、Ｔ、）イ他「電子回路認識
のための知識ペースシステムの設計」（第１回知能応用
会議）がある０ （発明が解決しようとする課題） 以上のように、従来の間接接続をルールとして取９人れ
たルール群のルール照合を行なう際に、ルールがまだ適
用されるような結果が得られてしまうか、または望まれ
る結果を得るためには時間がかかシ過ぎてしまうという
問題があった。
のための知識ペースシステムの設計」（第１回知能応用
会議）がある０ （発明が解決しようとする課題） 以上のように、従来の間接接続をルールとして取９人れ
たルール群のルール照合を行なう際に、ルールがまだ適
用されるような結果が得られてしまうか、または望まれ
る結果を得るためには時間がかかシ過ぎてしまうという
問題があった。
この発明は、上記の欠点を除去するためにルール群を一
度順序的に照合適用した後に効率的に再度ルールの照合
を行なうことによシ、不用なルール照合を除きこの照合
に要する時間を削除して、望まれる結果を得る論理回路
機能解読方式を提供することを目的とする。
度順序的に照合適用した後に効率的に再度ルールの照合
を行なうことによシ、不用なルール照合を除きこの照合
に要する時間を削除して、望まれる結果を得る論理回路
機能解読方式を提供することを目的とする。
（課題を解決するための手段）
この発明は、ルール記憶部をルールが対象とするゲート
の種類毎にルール群を格納するテーブルと、これとは別
に間接接続定義ルール群を格納するテーブルとで構成す
る。また、ルール再照合箇所記憶部は、ルール照合適用
により更新されたためにさらにルールが適用される可能
性のあるゲートとゲートの種類が格納されるテーブルで
構成される。ルール照合適用部はルール再照合箇所記憶
部のテーブルに登録、または登録されている情報を参照
する作業部、ゲートの種類によシルール記憶部のそのゲ
ートの種類に関するルール群の格納されたテーブルを参
照し、このテーブルに格納されているルールを照合適用
する作業部を有する。
の種類毎にルール群を格納するテーブルと、これとは別
に間接接続定義ルール群を格納するテーブルとで構成す
る。また、ルール再照合箇所記憶部は、ルール照合適用
により更新されたためにさらにルールが適用される可能
性のあるゲートとゲートの種類が格納されるテーブルで
構成される。ルール照合適用部はルール再照合箇所記憶
部のテーブルに登録、または登録されている情報を参照
する作業部、ゲートの種類によシルール記憶部のそのゲ
ートの種類に関するルール群の格納されたテーブルを参
照し、このテーブルに格納されているルールを照合適用
する作業部を有する。
（作用）
入力された論理回路情報を、回路情報記憶部に格納し、
−過シすべてのゲートの種類のルール群に関して、順序
的にルールの照合を行なう０ここで、ルールが適用され
た場合には回路情報の更新を行なうとともに１この更新
が行なわれたためにルールが適用される可能性のあるゲ
ートとゲートの種類をルール再照合箇所記憶部に登録す
る０この作業が終了したとζろで、ゲートの種類の中で
ルール再照合箇所記憶部に登録されているゲートのａ類
に関しては、ここに登録されているゲートすべてに対し
て、ルール記憶部の該当ルール群を順序的に照合させて
行く。ここでルールが適用された場合には、先ず、ルー
ル再照合箇所記憶部に登録されている該当ゲートとゲー
ト種類の対を削除し新た罠更新が行なわれたために、ル
ール適用の可能性のあるゲートとゲートの種類を登録す
る。
−過シすべてのゲートの種類のルール群に関して、順序
的にルールの照合を行なう０ここで、ルールが適用され
た場合には回路情報の更新を行なうとともに１この更新
が行なわれたためにルールが適用される可能性のあるゲ
ートとゲートの種類をルール再照合箇所記憶部に登録す
る０この作業が終了したとζろで、ゲートの種類の中で
ルール再照合箇所記憶部に登録されているゲートのａ類
に関しては、ここに登録されているゲートすべてに対し
て、ルール記憶部の該当ルール群を順序的に照合させて
行く。ここでルールが適用された場合には、先ず、ルー
ル再照合箇所記憶部に登録されている該当ゲートとゲー
ト種類の対を削除し新た罠更新が行なわれたために、ル
ール適用の可能性のあるゲートとゲートの種類を登録す
る。
すべての該当ルール群のルールが照合された結果ルール
が適用されなかったゲートに関してはテーブルから削除
する。この一連の作業を、ルール再照合箇所記憶部に登
録されているゲートがなくなるまで続ける。以上のよう
に１この発明によればルールの適用漏れがなくなり効率
良い回路機能の解釈を行なうことが可能となる。
が適用されなかったゲートに関してはテーブルから削除
する。この一連の作業を、ルール再照合箇所記憶部に登
録されているゲートがなくなるまで続ける。以上のよう
に１この発明によればルールの適用漏れがなくなり効率
良い回路機能の解釈を行なうことが可能となる。
（実施例）
第３図に示す論理回路の一部を考える０この回路には、
点線内で囲まれた部分に対して第４図に示すルールが適
用される０適用されて更新された回路は第５図で示すよ
うになる０ここで第５図の回路（ついては、点線内で囲
まれた部分に対して第７図に示された間接接続定義ルー
ル群のルール１）を参照することによって、第６図に示
されるルールが適用され最終的には第９図に示される回
路が得られる０ここで第４図に示されたルールは、ｒＯ
ＲＫ関するルール群」に、第６図に示されたルールは「
ハのに関するルール群」に属している。
点線内で囲まれた部分に対して第４図に示すルールが適
用される０適用されて更新された回路は第５図で示すよ
うになる０ここで第５図の回路（ついては、点線内で囲
まれた部分に対して第７図に示された間接接続定義ルー
ル群のルール１）を参照することによって、第６図に示
されるルールが適用され最終的には第９図に示される回
路が得られる０ここで第４図に示されたルールは、ｒＯ
ＲＫ関するルール群」に、第６図に示されたルールは「
ハのに関するルール群」に属している。
第１３図に示す処理の流れにおいて、ｆ１２でゲート種
類を抽出する際に“ＯＲ″′よりも“ＡＮＤ“の方が先
に抽出された場合には、第１２図に示された処理フロー
では、第５図までしか回路変換が行なわれず第９図の回
路まで変換されない。そこで舖において、第４図に示す
ルールが適用され第５図の回路に更新されたときに、こ
れによりルール適用の生じたＡＮＤゲート３．５という
ものは第８図に示すルール再照合箇所記憶部にゲートの
種類とゲートを登録する。第１３図に示す１通りのルー
ル適用が終了した時点で、第１４図に示すルール再適用
を行なう。（１０２）において、ゲート種類ＡＮＤが抽
出され、ゲート３について“、静すに関するシル群“の
ルールを照合して行き第６図に示すルールが適用され、
第９図に示される回路に更新される。（１０５）におい
てゲート３はルールが適用されたので、ルール再照合箇
所記憶部から削除される。ここで、回路更新が行なわれ
たため、ルール適用の可能性の生じたゲートをこの記憶
部に登録するが、いまゲート３はこの可能性があるので
可能性のある他のゲートとともに再びこの記憶部に登録
される。ゲート５についても同様に“瓜に関するルール
群“のルール照合が行なわれるがもし適用されるルール
がなかった場合には（１０７）において、この記憶部か
らゲート５は削除される。
類を抽出する際に“ＯＲ″′よりも“ＡＮＤ“の方が先
に抽出された場合には、第１２図に示された処理フロー
では、第５図までしか回路変換が行なわれず第９図の回
路まで変換されない。そこで舖において、第４図に示す
ルールが適用され第５図の回路に更新されたときに、こ
れによりルール適用の生じたＡＮＤゲート３．５という
ものは第８図に示すルール再照合箇所記憶部にゲートの
種類とゲートを登録する。第１３図に示す１通りのルー
ル適用が終了した時点で、第１４図に示すルール再適用
を行なう。（１０２）において、ゲート種類ＡＮＤが抽
出され、ゲート３について“、静すに関するシル群“の
ルールを照合して行き第６図に示すルールが適用され、
第９図に示される回路に更新される。（１０５）におい
てゲート３はルールが適用されたので、ルール再照合箇
所記憶部から削除される。ここで、回路更新が行なわれ
たため、ルール適用の可能性の生じたゲートをこの記憶
部に登録するが、いまゲート３はこの可能性があるので
可能性のある他のゲートとともに再びこの記憶部に登録
される。ゲート５についても同様に“瓜に関するルール
群“のルール照合が行なわれるがもし適用されるルール
がなかった場合には（１０７）において、この記憶部か
らゲート５は削除される。
次に他の実施例として、第１０図に示すＭＳ−Ｆｌｉｐ
Ｆｌｏｐを２つ持つ回路を考える。この回路は、機能
的には２ビツトのシフトレジスタと解釈される。２ビツ
トシフトレジスタへ変換するために、第１１図（ａ）、
（ｂ）、第１２図のルールを用いるが、これらはそれぞ
れ“Ｍのに関するルール群““ＯＲに関するルール群“
ＭＳ−Ｆｌｉｐ Ｆｌｏｐに関するルール群“に属する
ルールであり、第１１図（ａ） 、 （ｂ）、第１２図
の順にルールが適用されなくてはならない。すなわち、
＋１３においてゲートの抽出される順番が、” ＡＮＤ
″”＊ ”ＯＲ”＋ ”ＭＳ Ｆ ｌ ｉｐ Ｆ １−
ｏｐ“であるならば、第１３図で示される処理フローで
２ビツトシフトレジスタが解釈される。この順でないと
き、例えば“ＯＲ”、“ＡＮＤ”、 ”ＭＳ−Ｆｌｉｐ
Ｆｌｏｐ″（！：いう順番であるときは、第１３図の処
理フローでは第１１図（ａ）に示すルールが適用される
のみであるが、ＯＲゲートがルール再照合箇所記憶部に
登録される。そして、第１４図の処理７０−に移ると、
１ｌｃｌ１図伽）に示すルールがこのＯＲゲートに適用
されて回路は更新され、このＯＲゲートは該記憶部から
削除される。さらに、ＯＲの出力光がＣＬＫ端子に接続
しているＭＳ−Ｆｌ ｉ ｐ、 Ｆｌ −ｏｐがルール
再照合箇所記憶部【登録される。
Ｆｌｏｐを２つ持つ回路を考える。この回路は、機能
的には２ビツトのシフトレジスタと解釈される。２ビツ
トシフトレジスタへ変換するために、第１１図（ａ）、
（ｂ）、第１２図のルールを用いるが、これらはそれぞ
れ“Ｍのに関するルール群““ＯＲに関するルール群“
ＭＳ−Ｆｌｉｐ Ｆｌｏｐに関するルール群“に属する
ルールであり、第１１図（ａ） 、 （ｂ）、第１２図
の順にルールが適用されなくてはならない。すなわち、
＋１３においてゲートの抽出される順番が、” ＡＮＤ
″”＊ ”ＯＲ”＋ ”ＭＳ Ｆ ｌ ｉｐ Ｆ １−
ｏｐ“であるならば、第１３図で示される処理フローで
２ビツトシフトレジスタが解釈される。この順でないと
き、例えば“ＯＲ”、“ＡＮＤ”、 ”ＭＳ−Ｆｌｉｐ
Ｆｌｏｐ″（！：いう順番であるときは、第１３図の処
理フローでは第１１図（ａ）に示すルールが適用される
のみであるが、ＯＲゲートがルール再照合箇所記憶部に
登録される。そして、第１４図の処理７０−に移ると、
１ｌｃｌ１図伽）に示すルールがこのＯＲゲートに適用
されて回路は更新され、このＯＲゲートは該記憶部から
削除される。さらに、ＯＲの出力光がＣＬＫ端子に接続
しているＭＳ−Ｆｌ ｉ ｐ、 Ｆｌ −ｏｐがルール
再照合箇所記憶部【登録される。
（１０２）において、ＭＳ−Ｆｌｉｐ Ｆｌｏｐが抽出
されたとき、第７図１）のバッファを介し且つ第７図２
ンのＡＮＤを介し、それぞれの接続を間接接続をみなす
ことにより第１２図に示すルールが適用され、２ビツト
シフトレジスタが解釈される。
されたとき、第７図１）のバッファを介し且つ第７図２
ンのＡＮＤを介し、それぞれの接続を間接接続をみなす
ことにより第１２図に示すルールが適用され、２ビツト
シフトレジスタが解釈される。
以上説明したように、この発明によれば論理回路の機能
を解読する際にルール適用漏れがなく、効率的に回路の
機能を解釈することが可能となる。
を解読する際にルール適用漏れがなく、効率的に回路の
機能を解釈することが可能となる。
第１図は本発明の一実施例に係るブロック図、第２図は
ルール記憶部の構成の一例を示す図、第３図は論理回路
図の一例を示す図、第４図はＯＲに関するルールの一例
を示す図、第５図は第３図及び第４図に示したルールを
適用した回路図、第６図はにのに関するルールの一例を
示す図、第７図は間接接続定義ルール群の一例を示す図
、第８図はルール再照合箇所記憶部の一例を示す図、第
９図は第５図及び第６図に示したルールを適用した回路
図、第１Ｏ図はＭＳ−Ｆｌ １ｐ−Ｆｌｏｐを含んだ回
路の一例を示す図、第１１図はＡＮＤ及びＯＲに関する
ルールの一例を示す図、第１２図は２ビツトシフトレジ
スタを生成するルールの一例を示す図、第１３図は一通
υルール照合適用を行なう処理手順を示す７０−チャー
ト図、第１４図はルールの再照合適用を行なう処理手順
を示すフローチャート図である。
ルール記憶部の構成の一例を示す図、第３図は論理回路
図の一例を示す図、第４図はＯＲに関するルールの一例
を示す図、第５図は第３図及び第４図に示したルールを
適用した回路図、第６図はにのに関するルールの一例を
示す図、第７図は間接接続定義ルール群の一例を示す図
、第８図はルール再照合箇所記憶部の一例を示す図、第
９図は第５図及び第６図に示したルールを適用した回路
図、第１Ｏ図はＭＳ−Ｆｌ １ｐ−Ｆｌｏｐを含んだ回
路の一例を示す図、第１１図はＡＮＤ及びＯＲに関する
ルールの一例を示す図、第１２図は２ビツトシフトレジ
スタを生成するルールの一例を示す図、第１３図は一通
υルール照合適用を行なう処理手順を示す７０−チャー
ト図、第１４図はルールの再照合適用を行なう処理手順
を示すフローチャート図である。
Claims (1)
- ゲート及びゲート間接続情報を有する論理回路情報に対
し、前記ゲートの種類に応じて順次ルールの照合を行う
第１の手段と、この第１の手段に基づいてルールの適用
を行ない、前記論理回路情報の更新を行なう第２の手段
と、この第２の手段による前記論理回路情報の更新によ
り、先行するルールが適用され得るゲートを抽出する第
３の手段と、この第３の手段により抽出されたゲートに
対し、このゲートの種類に応じたルールの適用を行ない
前論理回路情報の更新を行う第４の手段とからなること
を特徴とする論理回路の機能解読方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63179205A JPH0229868A (ja) | 1988-07-20 | 1988-07-20 | 論理回路の機能解読方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63179205A JPH0229868A (ja) | 1988-07-20 | 1988-07-20 | 論理回路の機能解読方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0229868A true JPH0229868A (ja) | 1990-01-31 |
Family
ID=16061766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63179205A Pending JPH0229868A (ja) | 1988-07-20 | 1988-07-20 | 論理回路の機能解読方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0229868A (ja) |
-
1988
- 1988-07-20 JP JP63179205A patent/JPH0229868A/ja active Pending
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