JPH0229988A

JPH0229988A - メモリ装置

Info

Publication number: JPH0229988A
Application number: JP1071723A
Authority: JP
Inventors: Masatsugu Kametani; 亀谷　雅嗣
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-03-28
Filing date: 1989-03-27
Publication date: 1990-01-31

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はメモリ装置に係り、特にダイナミックＲＡＭ群
を有するメモリシステムを高速度でアクセスするに好適
なメモリ装置に関する。

〔従来の技術〕

従来、高速なプロセッサの大規模メモリシステムは、そ
のアクセスタイムを短縮するために、スタテックメモリ
で構成されたキャッシュメモリシステムを構成すると共
に、キャッシュメモリシステムに対するアクセス装置と
してダイナミックＲＡＭで構成された大規模メモリシス
テムとプロセッサとの間に高−速バッファを設ける方式
を採用している。このキャッシュメモリのアクセスに関
する技術としては、特開昭６２−１９７８４２号公報に
記載されているものが知られている。

〔発明が解決しようとする課題〕

しかし、従来の技術としては、基本的にバッファシステ
ムによるアクセスの高速化を図ったものであり、この技
術によれば、長期にわたって実行されるプログラムや長
期にわたって使用されるデータに対しては有効に動作す
る。ところが、割込み等のダイナミックな要因が頻繁に
発生し、それに伴って実行されるプログラムや処理され
るデータも頻繁に変動するダイナミックな処理系を多く
含むシステムでは、実時間処理能力が低下するという問
題があった。又、システムに高速なキャッシュメモリを
用いることはコストアップとなり、さらにキャッシュメ
モリを制御するためのアクセ（ス機構も複雑で高価にな
るという不具合がある。

本発明の目的は、プログラムや処理されるデータが頻繁
に変動するダイナミックな処理系を多く含むシステムで
も高速度なアクセスが可能となるメモリ装置を提供する
ことにある。

〔課題を解決するための手段〕

前記目的を達成するために、本発明は、複数の記憶セル
がマトリクス状に配された複数のダイナミックＲＡＭを
ページ単位毎にまとめ、各ページ単位のダイナミックＲ
ＡＭ群を、ページ間でアクセス干渉の起こりにくいデー
タを格納しているページの集合を一つのグループとして
複数のグループに分け、各グループのダイナミックＲＡ
Ｍをページアクセス（高速ページモード又はスタティッ
クカラムモード又はニブルモード）に応答するメモリシ
ステムで構成し、各グループのメモリシステムにそれぞ
れ独立して、各グループのメモリシステムのページアド
レスを指定するためのアクセスに応答して、このアクセ
スより少なくとも１アクセス前に指定された旧ページア
ドレスを記憶する記憶手段と、前記ページアドレスのア
クセスに応答して、このアクセスにより指定された新ペ
ージアドレスと記憶手段に記憶されている旧ページアド
レスの内容の一致を判定する判定手段と、判定手段の判
定結果が一致のときには旧ページアドレスに従ったペー
ジアクセスを、判定結果が不一致のときには、新ページ
アドレスによるページアクセスを各グループのメモリシ
ステムへ指令するページングアクセス手段とを設けてな
るメモリ装置を構成したものである。

又、各ページ単位のダイナミックＲＡＭ群を、ダイナミ
ックメモリ装置に接続されるプロセッサの処理動作を規
定する命令コードである命令データを格納するメモリシ
ステムと、命令コードに従って処理すべきデータの内容
を格納するメモリシステムとの少なくとも２つの独立し
たグループに分け、各グループのメモリシステムに、前
記記憶手段と、判定手段とページングアクセス手段とを
設けてなるメモリ装置を構成したものである。

〔作用〕アクセス指令手段から各グループのメモリシステムのペ
ージアドレスを指定するためのアクセスが出力されると
、このアクセスに応答して、旧ページアドレスと新ペー
ジアドレスとの内容の一致が判定され、判定結果が一致
のときには旧ページアドレスに従ったページアクセスが
実行され、判定結果が不一致のときにはアクセスすべき
ページを新ページに更新した後、新ページアドレスによ
るページアクセスが実行される。即ち、ページアドレス
に変更がないときには旧ページアドレスに従った高速な
連続ページアクセスが実行され、ページアドレスが変わ
ったときにのみ新ページアドレスに従った通常のＤＲＡ
Ｍアクセスが実行される。このため、ページアクセスを
実行する場合でも、ページアドレスが変わる１アクセス
分だけページを切り換えるためのオーバーヘッドによっ
てメモリアクセスに時間かがかり、ページアドレスに変
更がないときにはページアドレスを一定としたオーバー
ヘッドの無いページアクセスが実行される。本発明では
、ページアドレスが変わる時に生じるページ切換えオー
バーヘッドを、ページ間アクセス干渉の生じゃすいデー
タ同志をグループにまとめ、複数のグループを構成し、
各グループをそれぞれ独立したメモリアクセス装置にて
制御される独立したダイナミックメモリシステム割り付
ける構成を採ることによってページアドレスが変わる確
率を大幅に小さくし、ページ切換えオーバーヘッドを極
力小さくすることによって高速度なアクセスが可能とな
る。

〔実施例〕

以下、本発明の一実施例を第１図に基づいて説明する。

第１図において、本実施例におけるメモリ系は命令用ダ
イナミックメモリシステム３ａ、メモリアクセス装［２
ａを含む系とデータ用ダイナミックメモリシステム３ｂ
、メモリアクセス装Ｗ２ｂを含む系の２系統に分割され
ており、各部にはプロセッサ１からデータバス４を介し
七データが、アドレスバス５を介してアドレスが、クロ
ックライン２７を介してクロック信号が、コントロール
ライン２０．デコータ回路１８を介してコントロール信
号がそれぞれ供給されるようになっている。

ダイナミックメモリシステム３ａ、３ｂは、複数の記憶
セルがマトリックス状に配列された複数のダイナミック
ＲＡＭ群をページ単位毎にまとめたもので構成されてお
り、各システムはページ間でアクセス干渉が起こりにく
いものが集められページアクセスに応答するメモリシス
テムで構成されている。即ち、本実施例において、各ペ
ージ単位のダイナミックＲＡＭ群を、ページ間でアクセ
ス干渉の起こりにくいプログラムやデータの集合を１つ
のグループとして２つのグループに分け、各グループの
ダイナミックＲＡＭをページアクセスに応答するメモリ
システム３ａ、３ｂで構成している。逆に言えば、各メ
モリシステム（本例では３ａ、３ｂ）間では、ページ間
アクセス干渉が頻繁に生じても良い、すなわち、ページ
間干渉の生じやすいプログラム又はデータのグループを
分離して各メモリシステムに割り付ける様にする。

本実施例では、その−例としてメモリシステム３ａには
プロセッサ１が実行すべき命令コードである命令データ
を格納し、メモリシステム３ｂには命令コードに従って
処理すべきデータの内容であるオペランドデータを格納
するようになっている。そして、各メモリシステムのデ
ータのアドレスとして上位のアドレスがページアドレス
（ＲＯｖアドレス）として割付けられ、下位のアドレス
がデータアドレス（ＣＯＬＵＭＮアドレス）として割付
けられている。

ここでページアクセスとは、ＤＲＡＭアクセスモードの
うち、高速ページモード、スタティックカラムモード、
及びニブルモードによるアクセスのことを言う。すなわ
ち、ＲＯＷアドレスに与えるページアドレスを固定して
、同一ページ内のデータをＣＯＬＵＭＮアドレスに与え
るデータアドレスを変更するだけ高速にアクセスするこ
とをここではページアクセスと定義する０本発明で有効
なのはランダムアクセスが可能な高速ページモード及び
スタティックコラムモードであるが、命令データのフェ
ッチの様に、連続したアドレスの連続アクセス（例えば
本例における命令用ダイナミックメモリシステム３ａへ
のアクセス）等には、ニブルモードを使用することも考
えられる。今後、代表的なページアクセスとして、高速
ページモードを用いたページアクセスを実行するものと
して説明を進めていく。

メモリアクセス装置２ａ、２ｂは記憶手段としてのペー
ジアドレスラッチ８１判定手段としてのページアドレス
比較回路１０．マルチプレクサ１２、ＲＡＳ／■発生回
路１３から構成されている。なお、メモリアクセス装置
！Ｚ２ｂはメモリアクセス装置２ａと同一の機能を有す
るため、メモリアクセス装置２ａのみ具体的構成を示し
である。

ページアドレスラッチ８はアクラス指令手段としてのプ
ロセッサ１のアクセスに伴ってアドレスバス５に出力さ
れるページアドレス６を受け、現在指示されているペー
ジアドレス（新ページアドレス）をアドレスストローブ
信号ＡＤＳ１９の立ち上がり時点でラッチするようにな
っている。即ち、アドレスストローブ信号ＡＤＳ１９ａ
が立ち上がる前までは、前にアクセスされたページアド
レス（旧ページアドレス）６をラッチしているようにな
っている。そして新ページアドレスがラッチされたとき
には、旧ページアドレス９をページアドレス比較回路１
０へ転送するようになっている。ページアドレス比較回
路１０は新ページアドレス６と旧ページアドレス９とを
比較し、両者のアドレスの内容が一致するか否かの判定
を行ない、判定結果が一致のときには、ハイレベルの比
較信号１１を出力し、判定結果が不一致のときにはロー
レベルの比較信号１１をＲＡＳ／■発生回路１３へ出力
するようになっている。ＲＡＳ／■発生回路１３はダイ
ナミックメモリシステム３ａのＲＡＳ信号１５ａ、■信
号１６ａの入力タイミングを満たすように、プロセッサ
１及びページアドレス比較回路１０からの比較信号１１
を基にＲＡＳ信号１５ａ及び■信号１６ａをダイナミッ
クメモリシステム３ａへ出力するようになっている。

なお、本例においては、ＲＡＳ信号及び■信号の立ち上
がり及び立ち下がりのタイミング及び論理状態は、標準
的なダイナミックメモリＩＣに対して規定されているＡ
Ｃタイミングに準じている。

又、マルチプレクサ１２はデータアドレス７と新ページ
アドレス６を受け、ＲＡＳ信号１５ａが立ち上がっている期間あるいは■信
号１６ａが立ち下がっている期間を用いて新ページアド
レス６を選択し、ＲＡＳ信号１５ａの立ち下がりでダイ
ナミックメモリシステム３ａにラッチできるタイミング
でメモリアドレス信号１４ａとして出力する。また、Ｒ
ＡＳ信号１５ａが立ち下がっている期間かあるいは■信
号１６ａが立ち上がっている期間を用いてデータアドレ
ス７を選択し、■信号１６ａの立ち下がりでダイナミッ
クメモリシステム３ａにラッチできるタイミングでメモ
リアドレス信号１４ａとして出力する。即ち、マルチプ
レクサ１２は、ＲＡＳ信号１５ａを受けて、ダイナミックメモリシステ
ム３ａへのメモリアドレス信号１４ａが切換えられるよ
うになっており、マルチプレクサ１２とＲＡＳ／■発生
回路１３によりページングアクセス手段が構成されてい
る。なお１本例においては、新ページアドレスとしてプ
ロセッサ１から送られて来るページアドレス６を直接マ
ルチプレクサ１２に入力しているが、ＲＡＳ信号１５ａ
の立ち上がりのタイミングで１４ａに出力されたページ
アドレスがダイナミックメモリシステム３ａにラッチで
きるという条件さえ満たせば、ページ不一致を比較回路
１０で検出した後、−度ページアドレスラツチ８に新ペ
ージアドレス６をラッチした後、その出力信号９（２ａ
内の点線で示した信号）を新ページアドレスデータとし
てマルチプレクサ１２に送っても良い、また、パイプラ
インバスサイクル（後述する）によりメモリアクセスサ
イクルが構成されている場合、プロセッサから先出しさ
れてくるアドレス情報６及び７を一度ラッチする手段を
設け、そのラッチ手段にラッチされたページアドレス及
びデータアドレスをマルチプレクサ１２に転送する必要
がある。その際ページアドレス６に関してはページアド
レスラッチ９をラッチ手段として流用することも可能で
ある。

又、アクセスの終了は■信号１６ａが用いられ、この信
号がまたバス終了要求信号２４ａとしてＲＥＡＤＹ信号
発生回路２２に転送され、それに基づき適切なタイミン
グでＲＥＡＤＹ信号２３がプロセッサ１に出力されるこ
とによってプロセッサ１にバスサイクルの終了が知らさ
れる。

又、デコーダ回路１８はプロセッサ１からコントロール
信号２０を受けると共に、アドレスバス信号５からアド
レス２１を受けそれをデコードし、プロセッサがダイナ
ミックメモリシステム３ａ及び３ｂへのアクセスを要求
していれば、対応するメモリアクセス装置２ａ及び２ｂ
へ対応するアドレスストローブ信号ＡＤＳ１９ａ及び１
９ｂを出力する。また１本例ではプロセッサからの書き
込み指令を示すライト信号２５をダイナミックメモリシ
ステム３ａ、３ｂに出力する役割りも果たしている。又
、デコーダ回路１８からＲＥＡＤＹ信号発生回路２２へ
はバスサイクルが実行されているか否かを示す信号２６
が出力されている。

メモリアクセス装置１２ｂ及びダイナミックメモリシス
テム３ｂも、２ａ及び３ａと同様の機能を有しており、
それぞれ独立してアクセス動作できる様になっている。

次に、新ページアドレス６と旧ページアドレス９が不一
致の場合と一致の場合とを第２図に基づいて説明する。

第２図において、ステートＳＱＬ〜ＳＯ４は１つ前のア
クセスに示された旧ページアドレス９と現在アクセスさ
れた新ページアドレス６とが異なる場合を示している。

即ち、ページアドレス比較回路１０において、新ページ
アドレス６と旧ページアドレス９とが不一致であると判
定された場合の動作タイミングを示している０両者のペ
ージアドレスが比較される有効期間は新ページアドレス
６がプロセッサ１から出力されてから、このアドレスが
ページアドレスラッチ８にラッチされるタイミングであ
るアドレスストローブ信号Ａ　Ｄ　Ｓ　１９が立ち上が
る時刻までである。即ち、ステートＳ１の先頭からステ
ートＳＯ３の立ち下がりまでである。

プロセッサ１がプログラムに従ってステートＳ０１の立
ち下がりからステート８０３の立ち下がりまでアドレス
ストローブ信号Ａ　Ｄ　Ｓ　１９　ａを出力すると、こ
の信号がＬＯレベルとなるアクティブな期間内で、かつ
ページアドレス比較回路１０の比較結果が正しい比較結
果を提示するステートＳ０１の立ち上がりで比較結果が
ラッチされ。

比較信号１１が出力される。即ち、プロセッサ１からの
アクセスに従ってページアドレス比較回路１０より新ペ
ージアドレス６と旧ページアドレス９との比較が行なわ
れ、比較結果が不一致のときにはＬＯレベルの比較信号
１１が、比較結果が一致のときにはＨＩレベルの比較信
号１１が出力される。そして比較結果が不一致のときに
はステートＳ０１の立ち下がりでＬＯレベルの比較信号
１１が出力される。そしてステートＳＱＬの立ち上がり
時点で比較信号１１がＬＯレベルになっている場合には
ＲＡＳ／■発生回路１３はＲＡＳ信号１５をＨＩレベル
に反転する。なお、ステートＳ０２の立ち下がりのタイ
ミングでＲＡＳ信号１５がＨＩレベルにある場合には、
ＲＡＳ／■発生回路１３は■信号１６をＨＩレベルの状
態に維持する。一方、ＲＡＳ信号１５は十分なＲＡＳプ
リチャージタイムを経た後ＬＯレベルに立ち下げられる
。この場合３クロック分、即ち５ＯＷＩの立ち上がりで
ＲＡＳ信号１５はＬＯレベルに反転する。この後１クロ
ツク後に■信号１６もＬＯレベルに反転する。この■信
号１６が出力されると、ステート５ＯＷ４の立ち下がり
時点でＲＥＡＤＹ信号発生回路２２がらＲＥＡＤＹ信号
２３がプロセッサ１とメモリアクセス装［２ａへ出力さ
れる。これにより、バスステートはステートＳＯ４の立
ち上がりで終了し、この時点で比較信号１１はＥ（Ｉレベルに反転し。

■信号１６もＨＩレベル（非アクティブな状態）に戻る
。なおＲＡＳ信号１５はＬＯレベルのままに維持されて
いる。

このように、ページアドレスが不一致の場合にはＲＡＳ
プリチャージ時間（ステートＳＯ２の先頭から５ＯＷ１
の立ち上がり時点まで）が必要となるため、ダイナミッ
クメモリシステム３ａのアクセスタイムを満たすために
、本例においては、４クロツクのウェイトステート（待
ちステート）ＳＯＷＩ〜５ＯＷ４を必要としている。即
ち、ページアドレスが一致したときには、旧ページアド
レス９に従ったページモードアクセスとしてデータアド
レス（■アドレス）７がダイナミックメモリシステム３
ａへ転送されるが、ページアドレスが不一致のときには
ＲＡＳプリチャージ時間だけデータアドレス７の転送時
間が遅れる。

次に、ページアドレスが一致した場合、即ち、新ページ
アドレス６と旧ページアドレス９とが一致した場合をス
テートＳｌｌ〜Ｓ１４を用いて説明する。この場合１両
ページアドレスの比較が行なわれる有効期間は、新ペー
ジアドレスが出力されてからアドレスストローブ信号Ａ
ＤＳ１９が立ち上がる時点までである。

ページアドレス比較回路１ｏの判定により両ページアド
レスが一致したときには、ステートＳｌｌの立ち上がり
時点ではすてにＨＩレベルになっている。即ち、ステー
トＳＯ４の立ち上がり時点で比較信号１１のレベルがＨ
Ｉレベルに反転しているため、ステートＳｌｌの立ち上
がり時点ではＨＩレベルに維持されている。さらにＲＡ
Ｓ信号１５ａもＬＯレベルのままにされている。そして
。

次のステートＳ１２の立ち上がり時点で■信号１６ａが
ＬＯレベルに反転する。この信号がＲＥＡＤＹ信号発生
回路２２へ出力されると、ステートＳ１３の立ち上がり
時点でＲＥＡＤＹ信号２３がＬＯレベルに反転し、ステ
ートＳ１４の立ち上がり時点でこのバスサイクルが終了
する。

このように、ページアドレスが一致した場合にはウェイ
トステートによる処理がなく、旧ページアドレス９に従
ってページモードアクセスが実行される。即ちページア
ドレスを固定し、データアドレス（■アドレス）７に従
ったアクセスが実行される。

なお、メモリアドレス信号１４ａとしては、ＲＡ　Ｓ　
ｊｆｌ　号１５　ａがＨＩレベルのときには新ページア
ドレス６が出力され、ＲＡＳ信号１５ａがＬＯレベルの
ときにはデータアドレス（■）７が出力される。これに
より、ＲＡＳ信号１５ａ。

■信号１６ａの立ち下がりにて必要なメモリアドレスを
ダイナミックメモリシステム３ａにラッチすることがで
きる。

以上、ダイナミックメモリシステム３ａ及びメモリアク
セス装置１１２ａを例にとり本実施例におけるページア
クセス方式について述べた。ダイナミックメモリシステ
ム３ｂ及びメモリアクセス装置２ｂにおいては、３ａ及
び２ｂと同等の機能を有するものとする。

次に、本実施例により複数の独立したダイナミックメモ
リシステム（３ａ、３ｂ）及びメモリアクセス装置（２
ａ　、　２　ｂ）を設けた場合の効果を第３図に基づい
て説明する。

ダイナミックＲＡＭ群を単一のグループとして用い１つ
のメモリアクセス装置で扱ったとすると、例えば、ペー
ジアドレスとしてアドレス５，１００が指定され、デー
タアドレスとしてアドレスＯ〜７．５６〜６１が指定さ
れるメモリデータフェッチのシーケンスを実行した場合
には、ページアドレスが変わる毎にページ間のアクセス
干渉が生じ。

ウェイトステートが数多く挿入され、プロセッサ１の処
理速度が著しく低下することになる。一方、本実施例で
は、ページ間でアクセス干渉の起こりにくいものの集合
を１つのグループとして、例えば、ダイナミックメモリ
システム３ａにはプロセッサ１の処理動作を規定するた
めの命令コードのデータである命令データを格納し、ダ
イナミックメモリシステム３ｂにはその命令コードに従
って処理すべきオペランドデータを格納することとして
いる。即ち、メモリデータとしては命令データとオペラ
ンドデータがあり、フェッチシーケンスの中には命令フ
ェッチとデータフェッチとは混在するが、命令が存在す
るアドレスとは離れていることが多い。したがって、命
令データとオペランドデータとでは、異ったページアド
レスに配置されている確率が大きく、１つのダイナミッ
クメモリシステムに混在して格納し、ページアクセスを
行った場合、ページ不一致が頻繁に発生し、ページ切換
えオーバーヘッドが増大してシステム性能が低下する可
能性が高い訳である。そこで、ページ間でアクセス干渉
の起こりにくいものの集合の第１のグループに命令デー
タの集合を選択して命令用ダイナミックメモリシステム
３ａに割り付け、第２のグループにオペランドデータの
集合を選択してデータ用ダイナミックメモリシステム３
ｂに割り付けることにより、ページアドレスの干渉し易
いデータを別のグループとする構成を採れたことになる
。従って、第３図に示されるメモリデータフェッチのシ
ーケンスが実行された場合、ページアドレスとして５が
指定されたときにはダイナミックメモリ３ａに対するア
クセスが実行され、ページアドレスとしてページアドレ
ス１００が指定されたときにはダイナミックメモリシス
テム３ａに対するアクセスが実行され、ページアドレス
を固定し、データアドレスの内容に従ったアクセスがそ
れぞれ実行される。これにより、メモリアクセス装置２
ａのページアドレス比較回路１０には、ページアドレス
５が長期間ラッチされた状態となり、メモリアクセス装
置１２ｂのページアドレス比較回路１０にはページアド
レス１００が長期間ラッチされた状態となる１両メモリ
システムはノンウェイトの状態でデータのアクセスが可
能となる。

このように、ダイナミックメモリシステムをページ間で
アクセス干渉の起こりにくいものの集合を１つのグルー
プとしたため、各メモリシステムをページモードアクセ
スによってアクセスすれば、キャッシュメモリと同様に
、ランダムアクセスにおける高速化が図れる。これは、
例えば本例の様に、命令データは命令データ同志、オペ
ランドブタはオペランドデータ同志まとまったアドレス
領域に存在している可能性が非常に高く、かつプロセッ
サが処理シーケンスの中で、連続的に扱う確率が高いた
め、それぞれのグループ内ではページ間でのアクセス干
渉がほとんど生じないため、１ページ当りのページアド
レス空間が十分大きければ、ページアドレスの不一致を
生じる確率がきわめて小さく、ダイナミックメモリシス
テムを前述した方法によりグループ分けすることがシス
テムの高速化に対して非常に有効である。

又１割込みなどダイナミックな要因によって処理するプ
ログラムが頻繁に変わる用途、例えば。

制御システム、自動機械用コントローラには、従来のキ
ャッシュメモリを用いた高速バッファ技術では命令やデ
ータの再ロードなどのオーバヘッドが大きいため、不向
きである。これに対して、本実施例の方式によれば、ペ
ージアドレスが変わるときだけ、２５ｎｓを１ステート
として４マシンステート（１００ｎ　ｓ）のオーバヘッ
ドが生じるが、°ページアドレスが変わる可能性は極め
て少ないため、はとんどノンウェイト動作が可能となり
、十分なリアルタイムアクセス性能を提供することがで
きる。

又さらに、前記実施例によれば、高速バッファメモリが
不要となるため、非常に安価なメモリシステムを構成す
ることが可能となる。

又、ダイナミックメモリシステムのアクセス制御を行な
う場合には、リフレッシュの制御やダイナミックＲＡＭ
側に起因するページアクセスモードの制約に伴うＲＡＳ
プリチャージの制御などが必要となるが、これらの機能
はメモリアクセス装置ｌ！２ａ、２ｂの外部に設けても
良いが、内部に組込むことも可能である。外部に設ける
場合には、リフレッシュ要求を外部から与えることによ
りＲＡＳ信号１５を立ち上げさせる機能をメモリアクセ
ス装置２ａ、２ｂに設ける必要がある。そして、この間
にページアドレス６の代わりに、リフレッシュアドレス
を与えておき、十分なＲＡＳプリチャージ時間を経た後
ＲＡＳ信号を立ち下げることによってリフレッシュアド
レスをダイナミックメモリシステム３ａ、３ｂにラッチ
させるようにすると効果的である。同様に、リフレッシ
ュサイクルから通常のバスサイクルへの復帰も、十分な
ＲＡＳプリチャージ時間を経た後、実行すべきページア
ドレスをＲＡＳ信号１５の立ち下がりでダイナミックメ
モリシステム３ａ、３ｂにラッチさせ、ページアクセス
モードに移行するようにすれば良い、又、内部に設ける
場合には、リフレッシュアドレスの生成回路も含めてダ
イナミックメモリシステムをアクセスするために、必要
な機能を全て１チツプ又は複数チップのＩＣに集積する
ことも可能となる。この場合には、ＩＣに集積するシス
テム全体を第１図のものと同様な構成にすることが可能
となる。

以上、ページアクセスとして、ＤＲＡＭの高速ページモ
ードを利用した場合の本発明の構成例について述べて来
た。前述した様に、ＤＲＡＭのページアクセスモードに
は、現在のところ、高速ページモードの他に、スタティ
ックカラムモードとニブルモードとがある。

スタティックカラムモードは、ＲＡＳ信号のコントロー
ルは高速ページモードと同様であるが、■信号によって
データアドレスをダイナミックメモリシステムにラッチ
する必要が無い、そのかわり読み出し時に、データアド
レス信号を、読み出すべきデータが確定するまでの十分
な期間保つ必要が生じることと、書き込み時に、目的の
ダイナミックメモリシステムがアクセスされたとき目的
とするメモリセルに書き込みパルスを与える回路を、そ
のダイナミックメモリシステムを制御するメモリアクセ
ス装置に設ける必要がある。また、スタティックカラム
モードによってアクセスしている間は、■信号をＬＯレ
ベルに保つ必要があり、本実施例の様にメモリシステム
に与える直接の■信号を用いて、バスサイクルの換了を
示す信号であるＲＥＡＤＹ信号を生成することができな
い、したがってメモリアクセス装置内で本実施例におけ
る■信号と類似の機能を有する信号、すなわち、そのバ
スサイクルにおいて、メモリシステムへのアクセスを開始した事を示す信号を
生成し、ＲＥＡＤＹ信号生成回路２２に与える必要があ
る。

ニブルモードを用いたページアクセスにおいては、ペー
ジアドレスが切り換わった直後のアクセス以外データア
ドレスを外部からダイナミックメモリシステムに与える
必要が無いことを除けば基本的に高速ページモードによ
るページアクセスと同様である。従って基本的に本実施
例に示したシステム及びタイミングをそのまま用いるこ
とができる。ただし、ニブルモードでは、データアドレ
スをダイナミックメモリー（ＤＲＡＭ）ＩＣ内でアップ
カウンタを用いて自動生成するため、データアドレスを
連続的にしか選択できない、したがって、命令データや
、配列データ等、データの並びが連続的な場合は、バー
スト転送的に用いることができ有効であるが、ランダム
アクセスには不向きである。また、ページ不一致を生じ
なくても。

アクセスすべきメモリアドレスが不連続になる場合はペ
ージ不一致と同一とみなす必要があるため、プロセッサ
１が現在アクセスしようとしている対応するダイナミッ
クメモリシステムのデータアドレスが、−回前にそのダ
イナミックメモリシステムにアクセスした時のデータア
ドレスを１つだけインクリメントしたものと等しいかど
うかを判断する手段を各メモリアクセス装置に設ける必
要があり、もし等しくなければページ不一致と同等とみ
なしたアクセスサイクルを起動する様にメモリアクセス
装置を構成しなければならない。

次に本発明のダイナミックメモリ装置１１２を用いたシ
ステムの構成例について詳しく説明する。

第４図は、第１図に示した実施例のプロセッサ１を、単
純にＣＰＵ１００のみで構成した場合を示している。ア
ドレスバス５がＣＰＬＩｌｏｏから直接本発明のメモリ
アクセス装置２ａ、２ｂへ入力されており、データバス
４がＣＰＵ１００から直接本発明のダイナミックメモリ
システム３ａ、３ｂに接続された構成を採っている。第
１図に示した実施例と同様、ページ間アクセス干渉の生
じやすい命令（Ｉｎｓｔｒｕｃｔｉｏｎ　）データの集合と、オペラ
ンドデータ集合はそれぞれ別々のダイナミックメモリシ
ステム３ａ及び３ｂに分離して格納している。これによ
り、ページ間アクセス干渉を非常に小さくでき、ページ
アドレス不一致によるオーバーヘッドを極小化できるた
め、ページアクセスモードによるダイナミックメモリシ
ステムへの高速アクセスをコンスタントに実行すること
ができる。ダイナミックメモリシステムへのアクセス要
求信号（ＡＤＳ）やメモリアクセス機構２ａｔ２ｂから
のアクセス開始信号をやりとりするための信号線１０８
は、各種のデコード回路やＲＥＡＤＹ発生回路を含むシ
ステムコントロールロジック１０１に接続されている。

システムコントロールロジック１０１は、信号線１０３
にて必要なアドレス情報やステータス情報をＣＰＵ１０
０とやりとりしている。

システムコントロールロジックは、他のサブシステムに
対する必要なコントロール信号の生成、及び、他のサブ
システムからの必要な情報の入手とＣＰＵへの伝達等の
役割りも果たしている。第４図は、本発明の実現例とし
ては最も単純な構成であり、コストパフォーマンスも非
常に高い。

第５図は、第１図のプロセッサ１を命令用キャシュメモ
リ１０９ａとそれを制御する命令キャシュメモリコント
ローラ１１０ａとを内蔵して構成した例である。命令キ
ャッシュメモリコントローラ１１０ａは、必要なアドレ
ス及びステータス情報を信号１０４ａにてｃｐｕｔｏｏ
とやりとりする。また、命令キャシュメモリシステム１
０９ａと命令キャシュメモリコントローラ１１０ａとの
間の必要な情報のやりとりは信号１１Ａ　１０５　ａに
て行う。

本発明の命令用ダイナミックメモリシステム３８及びそ
れを制御するメモリアクセス装置２ａへのアクセスは、
命令用キャシュメモリ１０９ａ及び命令キャシュメモリ
コントローラ１１０ａによりキャシュメモリがミスビッ
トした時に生成される目標となる主記憶の物理アドレス
１０６ａと、キャシュメモリとのデータの入出力信号１
０７ａ及びメモリアクセス装［２ａへのアクセス要求石
を含む制御用信号線１０２ａとを用いて行う、−方、デ
ータ用ダイナミックメモリシステム３ｂ及びそのメモリ
アクセス装置２ｂへのアクセスは、第４図の場合と同様
、ＣＰＵ１００から直接行う、基本的効果は第４図の例
と同じだが、本例のもう一つの目的は、命令用キャシュ
メモリ１０９ａとそれに対応する命令用主記憶システム
である３ａとの間のデータ転送を高速化することである
０本発明とのマツチングは良いが、命令用キャシュメモ
リを有するため、割込み処理等のダイナミックな処理に
対しては第４図の例より実時間処理性能において劣る。

シ・かじ、命令キャシュメモリシステム１０９ａに、ダ
イナミックメモリシステムのページアクセスモードより
かなり高速なアクセス時間を有するスタティックメモリ
を用いることができれば、より高い周波数によるＣＰＵ
の運転が可能になる。

第６図は、命令データだけでなく、オペランドデータも
混在する単一のキャシュメモリシステム１０９とそれを
制御するキャシュメモリコントローラ１１０とをプロセ
ッサ１内に備え、ＣＰＵ１００は、必ずキャシュメモリ
システム１０９をアクセスする様に構成している。この
プロセッサ内の構造は、古典的により使用されて来た一
般的なキャシュメモリシステムである。ここで、本発明
のダイナミックメモリ装置１１２は、主記憶システムと
して用いられ、キャシュメモリのミスヒツト時に、目的
のデータの存在する主記憶上の物理アドレスを与える信
号線１０６と目的のデータをやりとりするための信号線
１０７及び必要なステータス及び制御信号をやりとりす
る信号線１０２とで、キャシュメモリシステム１０９及
びキャッシュメモリコントローラ１１０を介してＣＰＵ
と接続する構成を採る。もし、ダイナミックメモリシス
テムに用いるＤＲＡＭと同等の製造プロセスのスタティ
ックメモリ（ＳＲＡＭ）をキャシュメモリに用いる場合
であれば、本発明を用いる限り、キャシュ無しの第４図
の構成に対してアクセス速度的な優位性は無く、第４図
の構成を採る方が実時間処理性の面ではるかに有利であ
ることは前述したとおりである。キャシュメモリシステ
ム１０９及びキャシュメモリコントローラ１１０をＣＰ
Ｕ１００と共に１チツプＩＣ化するが、特別に高速なＳ
ＲＡＭをキャシュメモリシステム１０９に用いるのであ
れば、第５図の構成と同様の理由で、本発明による主記
憶システム１１２と、キャシュメモリシステム１０９と
の間の命令データ及びオペランドデータの転送を高速化
できるため、より高い周波数によるＣＰＵ１００の運転
が可能になる。実時間処理性能面においては、オペラン
ドデータのやりとりもキャシュメモリ１０９を介して行
うため、第５図の構成よりもさらに低下する。

第７図の例は、命令キャシュメモリシステム１０９ａと
データキャシュメモリシステム１０９ｔ＋を別々に設け
てプロセッサ１を構成した場合を示している。システム
性能の基本特性は、第６図の例と同じであるが、命令キ
ャシュメモリシステム１０９ａとデータキャシュメモリ
システム１０９ｂを設け、それぞれに対してキャシュメ
モリコントローラ１１０ａ及び１１０ｂを独立に設ける
ことにより、ＣＰＵＩＧＯのキャシュメモリシステムへ
のヒツト率を向上させることができ、それによりシステ
ム性能の向上が期待できる０本発明のダイナミックメモ
リ装置１１２へは、命令キャシュメモリシステム１０・
９ａ及びコントローラ１１０ａは、命令用ダイナミック
メモリシステム３ａ及びそのメモリアクセス装置２ａへ
接続し、データキャシュメモリシステム１０９ｂ及びコ
シトローラ１１０ｂは、データ用ダイナミックメモリシ
ステム３ｂ及びそのメモリアクセス装置２ｂへ接続すれ
ばよい、したがって、本発明との接続性において優れた
構成と言える。

第８図の構成は、プロセッサ１をＣＰＵ単体で構成し、
基本的な構造及びシステム性能の基本特性は第４図の構
成と同じであるが、ＣＰＵｌ０（１（７）ものが、もと
もと、命令フェッチ用アドレス信号線５ａ及び命令フェ
ッチ用データ信号線４ａの組と、オペランドデータ通信
用アドレス信号線５ｂ及びオペランドデータ通信用デー
タ信号線４ｂの組とを独立に有した構造を採っている点
が異なる。したがって、この構造のＣＰＵを採用し、本
発明のダイナミックメモリ装置と接続する場合、信号線
５ａ及び４ａを直接命令用ダイナミックメモリシステム
３ａ及びそのメモリアクセス装置２ａへ接続し、−力信
号線５ｂ及び４ｂを直接データ用ダイナミックメモリシ
ステム３ｂ及びそのメモリアクセス装置２ｂへ接続すれ
ば良いため１本発明との接続性において非常に優れてい
る。この方式のＣＰＵの利点は、以下のとおりである。

ａ）外部とのオペランドデータのやりとりと、命令フェ
ッチとを並列に実行できるため、外部システムとＣＰＵ
間のデータ通信スルーブツトを向上させることができる
。

ｂ）命令フェッチサイクルとオペランドデータの読み出
し及び書込みサイクルとを並列処理できるため、ＣＰＵ
内の命令及びデータの流れをスムーズにでき、したがっ
てＣＰＵ内のパイプライン処理の乱れを極小化すること
ができる。

ａ）の利点は、ＣＰＵの外部とのデータ通信スループッ
トを向上させ、単位時間当りに処理できるデータ量を増
加させてＣＰＵの性能を向上させる効果である。ｂ）の
利点は、ＣＰＵ内部の処理効率を向上させてそれにより
ＣＰＵの性能を向上させる効果である。いずれにしても
、ＣＰＵそのものの性能を強化する方法として有利であ
り、今後このアーキテクチャを有したＣＰＵが増えてく
ると考えられる０本発明が、命令用とデータ用にダイナ
ミックメモリシステムを分離した最大の利点はページア
クセスを行ったときのページ間干渉を少なりシ、ページ
アドレス不一致によるオーバーヘッドを極−小化するこ
とにあり、ＣＰＵが命令用とオペランドデータ用にそれ
ぞれ独立した信号線を持つことによる利点とは本質的に
異なる。しかし１本発明のダイナミックメモリ装置と第
８図に示した様なＣＰＵ１００ａとの組み合わせは、双
方の有利な特性を効果的に結合でき、システム全体とし
て最も高い性能を実現し得る。第８図の構成においては
、キャシュメモリを一切介さないため、実時間処理性能
の点においても最も有利であり、ダイナミックな問題処
理に向く。

第９図の例は、命令用及びオペランドデータ用にそれぞ
れ独立した信号線を有するＣＰＩＪｌｏｏａを用いて、
第５図に示した構成を実現したものである。

基本システム特性は第５Ｗｉの例と同様であるが、第９
図の例の場合ＣＰＵそのものの性能向上が期待でき、し
たがって第８図の場合と同様システム性能もそれに応じ
て向上することが期待できる。

第１０図の例は、第９図の場合と同様にＣＰＵ１００ａ
を用いて第７図に示した構成を実現したものである。基
本システム特性は第７図の例と同様であるが、ＣＰＵの
性能向上分だけ、システム性能の向上が期待できる。実
時間処理性能については最も低い、メインフレームの様
に、実時間処理能力よりは、平均のマシンサイクルを短
縮し、平均の処理能力をできる限り向上させたい用途に
向く。

次に、一般的なシステムと、本発明を用いたシステムと
の比較を行っておく。

第１１図は、キャシュシステム１１４を用いた一般的な
高速処理用プロセッサシステムの例を示している。１２
０は、一般的な主記憶装置であり、そのコントロールは
ＤＲＡＭコントローラ１１６によってなされている。キ
ャシュシステム（キャシュメモリ１１１と、キャシュメ
モリコントローラ１１２とから成る）と主記憶装置との
通信を高速化するため、データ通信用パス１１７のビッ
ト数を増してチャネルを太くしたり、複数のバンクによ
るメモリインターリーブを用い、バースト転送との組み
合わせによってＤＲＡＭのアクセスの遅さをカバーする
工夫を施しているシステムもある。プロセッサ１と、キ
ャシュシステムとの間は、データ通信用信号線４とアド
レス信号線５及びコントロール信号線１０４によって接
続される。−方、キャシュシステム１１４と主記憶装置
１２０との間は・データ通信用パス１１７と主記憶の物
理アドレス信号［１１８及びコントロール信号線１１９
によって結合される。プロセッサ１内にキャシュメモリ
が内蔵されていない場合は、プロセッサ１及びキャシュ
システム１１４との間はランダムアクセスによる通信、
キャシュシステム１１４と主記憶装置１２０との間はブ
ロック単位のデータ転送が用いられる。プロセッサ１内
にもう１つのキャシュメモリシステムを含む場合は、外
部のキャシュメモリシステムである１１４とプロセッサ
１との間の通信もブロック単位のデータ転送になる可能
性が高い。キャシュメモリシステムを用いた場合、ダイ
ナミックな問題に弱いのは、次の理由による。

ａ）キャシュメモリシステムは限られたごく小容量のメ
モリシステムであり、処理する問題やデータがダイナミ
ックにかつ頻繁に変更された場合（例えば割込み処理等
）、キャシュメモリ上に実行すべきプログラムや処理す
べきデータが存在しない確率が高くなる。したがって、
主記憶システムへのアクセスが必要となりその為のオー
バーヘッドが非常に大きくなる。

ｂ）キャシュメモリシステムと主記憶の間が、ブロック
データ転送による通信となり、所定のブロック分のデー
タ転送が終了するまでプロセッサが遊んでしまう、した
がって、直接的な性能低下を伴うばかりでなく、実時間
処理に必要な処理の実行のコンスタント性が低い。

Ｃ）キャシュメモリシステムと主記憶システムとの間の
通信そのものが遅い。

本発明を用いることにより、上記ａ）〜Ｃ）問題を次の
様に改善することができる。

１）ａ）の問題に対して、本発明によれば、主記憶シス
テムがキャシュメモリ並のランダムアクセス速度を得ら
れるため、主記憶システムに一番近いキャシュメモリを
除去することができる。

すなわち、第１１図の例で説明すれば、キャシュシステ
ム１１４を除去し、直接、主記憶システムをプロセッサ
に接続できる。したがって。

巨大な物理メモリ空間をプロセッサがランダムアクセス
することが可能となる。

２）ｂ）の問題に対して、本発明によれば、主記憶シス
テムに対してプロセッサが、高速なランダムアクセスを
コンスタントに実行することが可能となり、処理を連続
的に中断することなく実行できる。

３）ｃ）の問題に対して、本発明によれば、高速なスタ
ティックメモリ並のアクセス性能を主記憶システムが得
られる為、ブロックデータ転送や、転送ビット数の拡張
等の手段を必要とせずに主記憶システムとの間の高速転
送が実現できる。もし、プロセッサ内のキャシュメモリ
との間のデータ転送であれば、転送ブロックを非常に小
さくする（理想的には１ブロツク＝１ワード）ことがで
き、実時間処理性を高めることが可能である。

次に、本発明のダイナミックメモリ装置を、より高い周
波数で運転し、よりプロセッサのマシンサイクルを短縮
する方法について述べる。

第１２図は、本発明のダイナミックメモリ装置の中の１
つのグループ（１つのダイナミックメモリシステム３と
１つのメモリアクセス装置２の組）を示している。基本
的な構成は、１図に示したものと同様であるが、ダイナ
ミックメモリシステム３の内部を２つのバンク（バンク
Ｅ３００及びバンク０３０１）に分離している点が異な
る。それに伴って、バンクＥ３００と、バンクｏ３０１
にそれぞれ別々の■信号（■Ｅ及び■Ｏを生成するバン
ク■発生手段１３ａと、どちらのバンクに■信号を生成
するかを決定するバンク選択手段１３ｂを追加している
０本実施例においては、データアドレス７が偶数のとき
バンクＥ３００を選択してアクセス（■Ｅ信号を与える
）し、データアドレス７が奇数のときバンク０３０１を
選択してアクセス（■Ｏ信号を与える）する。

える）する。

第１３図、第１４図を用いて、本実施例の動作及びその
効果を説明する。第１４図は、本発明を用いた通常のペ
ージアクセス（高速ページモードによる）の様子を示し
ている。ＢＳはプロセッサのバスステートを示し、本例
では、１バスサイクルが１プロセツササイクルに等しい
としている。

また、本例においては、パイプラインバスアクセスを用
いたバスアクセスを行うプロセッサを対象にしている。

パイプラインバスアクセスとは、１バスサイクル（又は
１プロセツササイクル）前に。

次のバスサイクルで使用するアドレスを出力し、そのア
ドレスをラッチしておいて、実際のバスサイクルで用い
るアクセス方式である。この方法を採ることによって、
バスサイクル時間をフルに利用したアクセスが可能にな
る。今後、プロセッサのマシンサイクルがより短縮され
てくると、アドレスをバスサイクル内に出力し、かつ十
分なアドレスアクセスタイムを確保することが困難にな
り、アドレスを１サイクル内に出力するパイプラインバ
スサイクルを採用するプロセッサが増えると考えられる
。さて、本発明においては、ページ間アクセス干渉の生
じにくいものを１つのグループにまとめているため、例
えば、命令データのグループ、配列変数データのグルー
プと言った様に、それぞれのグループ内では、連続した
アドレス空間に、連続してデータが配置されている確率
が大きい、すなわち、プロセッサがあるグループの割り
付けられたダイナミックメモリシステムにアクセスして
いくと、データアドレス７には、偶数番地と奇数番地と
が交互に現われる確率が大きい、第１４図に示した通常
のページアクセスによれば、１つのバスサイクル時間内
に、■信号のプリチャージ時間（■プリチャージタイム
）ｐ　ｔ　２と■ををアクティブに保つアクセス時間ａ
ｔ２とを満たす必要があり、ｐｔ２を確保するためａｔ
２を十分大きくできないという問題がある。

第１２図に示した２パンタ方式の本発明を用いれば、そ
の問題を解決できる。第１３図に示したタイムチャート
が本実施例によるページアクセスで盆る。すなわち、偶
数のデータアドレス（図中ｍ。

ｎは整数）を有するバスステート（ＢＳ）のときは、■
Ｅ１６０をアクティブにし、奇数のデータアドレスを有
するバスステートのときは■Ｏ１６１をアクティブにす
る。　■Ｅ１６０はダイナミックメモリシステム３のバ
ンクＥ３００をアクティブにし。

■Ｏはバンクｏ３０１をアクティブにする。

ＢＳｘｎ−工からＢＳｘｎ＋ｘまでは、偶数データアド
レスと奇数データアドレスが交互に現われているため、
■Ｅ１６０と■Ｏ１６１が交互にアクティブになってい
る。

したがって、各バンクへのアクセスが行われていない期
間を利用して、■Ｅ及び■Ｏのプリチャージタイムｐｔ
ｔを確保することができる。しかし、ＢＳａｎ＋ｚとＢ
Ｓｚｍのデータアドレスの切り変わりでは、偶数アドレ
スが連続する（２ｎ＋２と２ｍ）ため、同じバンクすな
わちバンクＥ３００に連続してアクセスすることになる
ため、プリチャージタイムを確保できなくなる可能性が
生じる。そのため、同一バンクへのアクセスが連続して
生じた場合、それをバンク選択手段１３ｂで判断し、Ｗ
ＡＩＴ信号７ｃを生成し、ＲＡＳ／■発生手段１３に送る。ＲＡＳ／■発生手段１
３は、ＷＡＩＴ信号７ｃと■発生用信号１６とから、そ
のバスサイクルにｗＡＩＴステートを挿入するように信
号線２４ａを用いてプロセッサに伝える（第１図の例で
はＲＥＡＤＹ信号発生回路２２に伝える）、これによっ
てＢＳＷｘ−というＷＡ　Ｉ　Ｔステートが挿入され。

ＢＳｚｍで■Ｅ１６０のプリチャージタイムを確保した
後、ＢＳＷｚ−で■Ｆ！１６０　をアクティブにし、パ
ン″りＥ３００へのアクセスを連続して矛盾なく実行す
る。

なお、アクセスが同一バンクへ連続して起っても、その
２つのバスサイクルの間に１ステ一ト以上のアイドルス
テート（プロセッサがそのダイナミックメモリシステム
３ヘアクセスを要求しないサイクル）が挿入された場合
にはＷＡ　Ｉ　Ｔ信号７ｃを生成しない様にしておいた
方が効果的である。

バンク■発生手段１３ａは、■切換え情報７ｂを受けと
り、ＲＡＳ／■発生手段１３からの■発生信号がアクテ
ィブな場合、信号７ｂがバンクＥ３００へのアクセスを
指示していれば■Ｅ１６０をアクティブＬＯにしてバン
クＥ３００に与え、信号７ｂがバンク０３０１へのアク
セスを指示していれば■Ｏ１６０をアクティブＬＯにし
てバンク０３０１へ与える。

本実施例は、偶数と奇数のそれぞれのデータアドレスに
対応してバンクを設けたが、バンクの数ｎは任意（ｎ≧
２２）に設定できる。その場合、データアドレスをｍ、
バンク番号をｆｌ　（０≦Ｑ≦ｎ−１）とすると、整数
演算にてｍ　＠　ｎで除しくｍ÷ｎ）、その余りがバン
ク番号Ωと一致する様に、すなわち、ｍ＝ｎ−に＋Ｑ　
（ｆｉ、ｍ、ｎ。

ｋはすべて整数）が成り立つ様にバンク切換え手段にて
判断し、■切換え信号７ｂをバンク■発生手段１３ａに
送り、各バンクに対応する■信号を生成すれば良い、同
一バンクへの連続アクセスの問題は、２バンタ方式の場
合と同様である。

様である。

本方式により、■のアクセスタイムａｔｌを短縮し、よ
り高速なマシンサイクルを有するプロセッサに対応でき
る様になる。

最後に、リフレッシュサイクルの生成機能を、本発明の
メモリアクセス装置２内に組み込んだ場合の実施例を、
第１２図を用いて説明する。リフレッシュ要求生成手段
１２ａは、ＲＡＳ／■発生手段１３に対して一定期間（
リフレッシュサイクル）ごとにリフレッシュ要求１２ｃ
を生成する。

ＲＡＳ／■発生手段１３は、現在のダイナミックメモリ
システム３へのメモリアクセスサイクルが終了したら、
あるいは終了していたら直ちにＲＡＳ信号１５を立ち上
げ非アクティブにすると共に、リフレッシュサイクルが
開始されたことを示す情報を信号１２ｂをリフレッシュ
要求生成手段１２ａに返送し、それを受けて、マルチプ
レクサ１２にリフレッシュアドレスの生成を要求する情
報を信号１２ｄによって送る。マルチプレクサ１２内に
は、リフレッシュアドレスを生成するためのカウンタを
設け、信号１２ｄに従ってリフレッシュアドレスを信号
１４に発生する。ＲＡＳ／■発生手段は、十分なＲＡＳ
プリチャージタイムを確保した後に、ＲＡＳ信号を立ち
下げてリフレッシュアドレスをダイナミックメモリシス
テム３にラッチする。また、そのリフレッシュが終了し
た後は、もう−度ＲＡＳ信号を立ち上げて十分なＲＡＳ
プリチャージタイムを確保した後、最も最近選択されたページアドレスをダイナミックメモ
リシステム３にラッチしておくためＲＡＳ信号を立ち下
げておくと効果的である。すなわち。

それにより、次のページアクセスを直ちに開始できる可
能性が高い。

〔発明の効果〕

以上説明したように、本発明によれば、各ページ単位の
ダイナミックＲＡＭ群を、ページ間でアクセス干渉の起
こりにくいデータを格納しているページの集合を１つの
グループとして複数のグループに分け、各グループのダ
イナミックＲＡＭをページアクセスに応答するメモリで
構成して複数の独立にアクセス可能なメモリシステムを
用意し、かつ各メモリシステムに対してページアクセス
によってメモリシステムをアクセスするようにしたため
、高速スタティックメモリと同様の高速アクセスと、ペ
ージ不一致（ページフォルト）時のオーバーヘッドの極
小化を実現できるため、キャシュメモリと同様の高速ラ
ンダムアクセスが可能になるとともに、キャシュメモリ
システムの苦手なダイナミックな処理系を多く含むシス
テムにおける処理速度の高速化に寄与することができる
。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成図、第２図は第１
図に示す装置の作用を説明するためのタイムチャート、
第３図は第１図に示す装置の効果を説明するための図、
第４図、第５図、第６図。第７図、第８図、第９図、第１０図、第１１図。第１２図は本発明の他の実施例を示す構成図、第１３図
、第１４図は本発明の通常ページのアクセスの様子を説
明するタイムチャートである。１・・・プロセッサ、２ａ、２ｂ・・・メモリアクセス
装置、３ａ・・・命令用ダイナミックメモリシステム、
３ｂ・・・データ用ダイナミックメモリシステム、４・
・・データバス、５・・・アドレスバス、６・・・新ペ
ージアドレス、８・・・ページアドレスラッチ、９・・
・旧ページアドレス、１０・・・ページアドレス比較回
路、１１・・・比較信号、１２・・・マルチプレクサ、
１３・・・ＲＡＳ／■発生回路、１８・・・デコーダ。＄４− 図第５図茅菌事凹箒閉手続補正書（方式）１、事件の表示平成１年特許願第　７１７２３　　号２、発明の名称メモリ装置３゜補正をする者事件との関係　　特許出願人名　称（５１０）株式会社　日　立４、代居理　　人所〒１００東京都千代田区丸の内−丁目５番１号氏名（６８５０）弁理士小５、補正の対象図面の第１３図及び第１４図。６、補正の内容第１３図、第１４図を別紙の通り訂正する（図番以外に内容変更なし）。卒１３０ φテ図面の浄書（内容に変更なし）第　１３　　図

Claims

【特許請求の範囲】１、複数の記憶セルがマトリクス状に配列された複数の
ダイナミックＲＡＭをページ単位毎にまとめ、各ページ
単位のダイナミックＲＡＭ群を、ページ間でアクセス干
渉の起りにくいデータを格納しているページの集合を一
つのグループとして複数のグループに分け、各グループ
のダイナミックＲＡＭをページアクセス（高速ページモ
ード又はスタティックカラムモード又はニブルモードに
よるアクセス）に応答するメモリシステムで構成し、各
グループのメモリシステムにそれぞれ独立して、各グル
ープのメモリシステムのページアドレスを指定するため
のアクセスに応答して、このアクセスより少なくとも１
アクセス前に指定された旧ページアドレスを記憶する記
憶手段と、前記ページアドレスのアクセスに応答して、
このアクセスにより指定された新ページアクセスと記憶
手段に記憶されている旧ページアドレスの内容の一致を
判定する判定手段と、判定手段の判定結果が一致のとき
には旧ページアドレスに従つたページアクセスを、判定
結果が不一致のときには、新ページアドレスによるペー
ジアクセスを各グループのメモリシステムへ指令するペ
ージングアクセス手段とを有するメモリアクセス装置を
設けてなるメモリ装置。２、前記第１項記載のメモリ装置は、プロセッサに接続
され、その接続手段として、そのプロセッサの処理動作
を規定する命令コードである命令データをそのダイナミ
ックメモリ装置から入手するための通信手段とその命令
コードに従つて処理すべきオペランドデータをそのダイ
ナミックメモリ装置とやりとりするための通信手段とを
有し、前記命令データを格納するダイナミックメモリシ
ステムと、前記オペランドデータを格納するダイナミッ
クメモリシステムとの少なくとも二つの独立したグルー
プに分割されて構成される請求項１記載のメモリ装置。３、前記第２項記載のメモリ装置において、接続される
プロセッサは、そのプロセッサの処理動作を規定する命
令コードである命令データを入手するための通信手段と
その命令コードに従つて処理すべきオペランドデータを
やりとりする通信手段とを独立して持たせ、前記命令デ
ータの通信と、前記オペラントデータの通信とを並列に
実行できる様に構成されたものを用い、前記命令データ
の通信手段に命令データを格納するダイナミツクメモリ
システムとそれに対応するメモリアクセス装置とを割り
付け、前記オペランドデータの通信手段にオペランドデ
ータを格納するダイナミックメモリシステムとそれに対
応するメモリアクセス装置とを割り付けたことを特徴と
するメモリ装置。４、前記第１項記載のメモリ装置において、少なくとも
１つのグループを構成するダイナミックメモリシステム
をさらにｎセットのバンク（バンク番号ｍ＝０〜ｎ−１
）に分割し、そのｍ（０≦ｍ≦ｎ−１）番目のバンクが
与えられたデータアドレスＡを整数演算にてｎで除した
（Ａ÷ｎ）場合の余りと一致した場合、すなわち、Ａ＝
ａ×ｎ＋ｍ（Ａ、ａ、ｎ、ｍはすべて整数）と表わせた
場合にのみ応答する様にメモリアクセス装置内にそのバ
ンクアクセス判断手段を設けたことを特徴とするメモリ
装置。５、前記第４項記載のメモリ装置において、ダイナミッ
クメモリシステムへの■信号を切り換える手段を設け、バンクアクセス判断手段は、前記切
換え手段がダイナミックメモリシステムに与える■信号
を切り換えて、目的とするバンクのみに■信号を出力するための切り換え信号を生成し、前記切換え手段に与えることを特徴
とするメモリ装置。６、前記第４項記載のメモリ装置において、分割するバ
ンク数をｎ＝２とし、第１のバンクにはデータアドレス
の偶数番目を、第２のバンクにはデータアドレスの奇数
番目を割り付けたことを特徴とするダイナミックメモリ
装置。７、前記第５項記載のダイナミックメモリ装置におぃて
、各バンクの与えられる■信号のプリチャージ時間を、そのバンクがアクセスされていない
時間に割り当てたことを特徴とするメモリ装置。８、ダイナミックＲＡＭをページ単位毎にまとめ、各ペ
ージ単位のダイナミックＲＡＭ群を、ページ間でアクセ
ス干渉の起こりにくいページの集合を一つのグループと
した複数のグループに分け、各グループのダイナミック
ＲＡＭをページアクセスに応答するメモリシステムで構
成し、各グループのメモリシステムに、夫々、各グルー
プのページアドレス指定のためのアクセスに応答して、
このアクセスより少なくとも１アクセス前の旧ページア
ドレスを記憶するページアドレス記憶手段と、このアク
セスで指定された新ページアドレスと該旧ページアドレ
スとの一致を判定する判定手段とを設け、その判定結果
が一致のときには旧ページアドレスに従つたページアク
セスを実行し、不一致のときには、アクセスすべきペー
ジを新ページに更新した後、新ページアドレスによるペ
ージアクセスを実行するメモリ装置。