JPH0229997A - 半導体メモリ及びそれを設けた１チップマイクロコンピュータ - Google Patents
半導体メモリ及びそれを設けた１チップマイクロコンピュータInfo
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- JPH0229997A JPH0229997A JP63178809A JP17880988A JPH0229997A JP H0229997 A JPH0229997 A JP H0229997A JP 63178809 A JP63178809 A JP 63178809A JP 17880988 A JP17880988 A JP 17880988A JP H0229997 A JPH0229997 A JP H0229997A
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 239000000463 material Substances 0.000 claims abstract description 5
- 239000011159 matrix material Substances 0.000 claims description 8
- 230000001934 delay Effects 0.000 claims description 3
- 230000006378 damage Effects 0.000 abstract description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、半導体メモリ及びそれを設けた１チツプマイ
クロコンピユータに関するものである。
クロコンピユータに関するものである。
（ロ）従来の技術
従来、半導体メモリは、ローアドレスデータに基づくロ
ーアドレスデコーダによって、複数のワード線の何れか
がクロック信号に同期して選択され、カラムアドレスデ
ータに基づくカラムアドレスデコーダによって、複数の
ビット線の何れかがクロック信号に同期せずに選択され
、その結果、選択されたワード線及びビット線にマトリ
クス配置されたメモリセルに対して、メモリデータの書
き込み／読み出しが行なわれていた。
ーアドレスデコーダによって、複数のワード線の何れか
がクロック信号に同期して選択され、カラムアドレスデ
ータに基づくカラムアドレスデコーダによって、複数の
ビット線の何れかがクロック信号に同期せずに選択され
、その結果、選択されたワード線及びビット線にマトリ
クス配置されたメモリセルに対して、メモリデータの書
き込み／読み出しが行なわれていた。
（ハ）発明が解決しようとする課題
しかしながら、複数のワード線はポリシリコンで形成さ
れており、メモリデータの書き込み／読み出しを終了し
ても、選択されたワード線の末端に接続された、メモリ
セルを選択するトランジスタは、ワード線のポリシリコ
ンによる抵抗分によって生じる信号の遅延によりオフし
ない、この状態で書き込み／読み出しの制御信号に同期
して、プリチャージ信号が出力されると、各ビット線の
プリチャージが行なわれる為、レーシングによる誤動作
を生じることがあった。更に書き込み／読み出しの制御
信号をデイセーブルにした直後、カラムアドレスデータ
を変えた場合、カラムアドレスデコーダ内の遅延により
、ビット選択信号が複数選択状態となる期間が生じるこ
とになり、複数のビット線が同時に選択されてしまう。
れており、メモリデータの書き込み／読み出しを終了し
ても、選択されたワード線の末端に接続された、メモリ
セルを選択するトランジスタは、ワード線のポリシリコ
ンによる抵抗分によって生じる信号の遅延によりオフし
ない、この状態で書き込み／読み出しの制御信号に同期
して、プリチャージ信号が出力されると、各ビット線の
プリチャージが行なわれる為、レーシングによる誤動作
を生じることがあった。更に書き込み／読み出しの制御
信号をデイセーブルにした直後、カラムアドレスデータ
を変えた場合、カラムアドレスデコーダ内の遅延により
、ビット選択信号が複数選択状態となる期間が生じるこ
とになり、複数のビット線が同時に選択されてしまう。
従って非選択状態になりきらないワード線に接続された
複数のメモリセル同志が複数のビット線を介して接続さ
れることになり、複数のメモリセル同志のメモリデータ
が異なると、干渉し合ってデータ破壊を生じてしまう問
題点があった。
複数のメモリセル同志が複数のビット線を介して接続さ
れることになり、複数のメモリセル同志のメモリデータ
が異なると、干渉し合ってデータ破壊を生じてしまう問
題点があった。
（ニ）課題を解決するための手段
本発明は前記問題点を解決するために為されたものであ
り、メモリデータの書き込み／読み出しの終了に対応す
るクロック信号の変化を遅延する遅延回路と、前記遅延
回路の出力に基づいて、複数のビット線を所定電位にプ
リチャージする複数のプリチャージトランジスタと、ロ
ーアドレスデータに基づいて、前記クロック信号に同期
して複数のワード線の何れかを選択するローアドレスデ
コーダと、前記遅延回路の出力に基づいて、カラムアド
レスデータをラッチするラッチ回路と、前記ラッチ回路
の出力に基づいて、前記複数のビット線の何れかを選択
するカラムアドレスデコーダとを設けた半導体メモリと
、 ローアドレスデータに基づいて、クロック信号に同期し
て複数のワード線の何れかを選択するローアドレスデコ
ーダと、カラムアドレスデータに基づいて、複数のビッ
ト線の何れかを選択するカラムアドレスデコーダと、前
記複数のワード線及び前記複数のビット線に各々マトリ
クス配置された複数のメモリセルと、前記複数のメモリ
セルを選択する複数の選択トランジスタとを設けた半導
体メモリにおいて、前記複数のワード線と同一材質で形
成されたダミーワード線と、前記複数のビット線及び前
記ダミーワード線間に接続された、前記複数のトランジ
スタと同一サイズの複数のダミートランジスタと、前記
クロック信号が印加されると共に前記ダミーワード線の
末端の出力が帰還される論理ゲートと、該論理ゲートの
出力に基づいて、前記複数のビット線をプリチャージす
る複数のプリチャージトランジスタとを設けた半導体メ
モリと、 前記半導体メモリを設けた１チツプマイクロコンピユー
タである。
り、メモリデータの書き込み／読み出しの終了に対応す
るクロック信号の変化を遅延する遅延回路と、前記遅延
回路の出力に基づいて、複数のビット線を所定電位にプ
リチャージする複数のプリチャージトランジスタと、ロ
ーアドレスデータに基づいて、前記クロック信号に同期
して複数のワード線の何れかを選択するローアドレスデ
コーダと、前記遅延回路の出力に基づいて、カラムアド
レスデータをラッチするラッチ回路と、前記ラッチ回路
の出力に基づいて、前記複数のビット線の何れかを選択
するカラムアドレスデコーダとを設けた半導体メモリと
、 ローアドレスデータに基づいて、クロック信号に同期し
て複数のワード線の何れかを選択するローアドレスデコ
ーダと、カラムアドレスデータに基づいて、複数のビッ
ト線の何れかを選択するカラムアドレスデコーダと、前
記複数のワード線及び前記複数のビット線に各々マトリ
クス配置された複数のメモリセルと、前記複数のメモリ
セルを選択する複数の選択トランジスタとを設けた半導
体メモリにおいて、前記複数のワード線と同一材質で形
成されたダミーワード線と、前記複数のビット線及び前
記ダミーワード線間に接続された、前記複数のトランジ
スタと同一サイズの複数のダミートランジスタと、前記
クロック信号が印加されると共に前記ダミーワード線の
末端の出力が帰還される論理ゲートと、該論理ゲートの
出力に基づいて、前記複数のビット線をプリチャージす
る複数のプリチャージトランジスタとを設けた半導体メ
モリと、 前記半導体メモリを設けた１チツプマイクロコンピユー
タである。
（＊）作用
本発明によれば、メモリデータの書き込み／読み出しの
終了に対応するクロック信号の変化を遅延する遅延回路
の遅延量をワード線のそれと等しいか大きくすることに
より、クロック信号の変化と同期して全てのワード線の
末端が非選択状態となった後に、遅延回路の出力で制御
きれる複数のプリチャージトランジスタによって、複数
のビット線が所定電位にプリチャージされ、更に遅延回
路の出力で制御きれるラッチ回路によって、次のカラム
アドレスデータがラッチされるので、ワード線の末端が
非選択状態となる迄、カラムアドレスデコーダの出力が
変化することが防止される。
終了に対応するクロック信号の変化を遅延する遅延回路
の遅延量をワード線のそれと等しいか大きくすることに
より、クロック信号の変化と同期して全てのワード線の
末端が非選択状態となった後に、遅延回路の出力で制御
きれる複数のプリチャージトランジスタによって、複数
のビット線が所定電位にプリチャージされ、更に遅延回
路の出力で制御きれるラッチ回路によって、次のカラム
アドレスデータがラッチされるので、ワード線の末端が
非選択状態となる迄、カラムアドレスデコーダの出力が
変化することが防止される。
（へ）実施例
本発明の詳細を図示の実施例により具体的に説明する。
図面は本発明の半導体メモリを示す回路図であり、構成
を説明すると、−点鎖線の（１）はローアドレスデコー
ダであって、該ローアドレスデコーダ（１）はｎ個のＡ
ＮＤゲート（２−１）−（２−Ｎ）より成り、前記ＡＮ
Ｄゲート（２−１）・・・（２−Ｎ）の一方の入力端子
にはｎビットのローアドレスデータＡＤ、・・・ＡＤ（
Ｉが印加され、前記ＡＮＤゲート（２−１＞−（２−Ｎ
）の他方の入力端子にはクロック信号ＣＬが共通印加さ
れる。
を説明すると、−点鎖線の（１）はローアドレスデコー
ダであって、該ローアドレスデコーダ（１）はｎ個のＡ
ＮＤゲート（２−１）−（２−Ｎ）より成り、前記ＡＮ
Ｄゲート（２−１）・・・（２−Ｎ）の一方の入力端子
にはｎビットのローアドレスデータＡＤ、・・・ＡＤ（
Ｉが印加され、前記ＡＮＤゲート（２−１＞−（２−Ｎ
）の他方の入力端子にはクロック信号ＣＬが共通印加さ
れる。
Ｗ Ｌ ＋ ”・Ｗ Ｌ ｎは前記ＡＮＤゲート＜２−
１ ）・（２−Ｎ）の出力端子と接続され、ポリシリコ
ンで形成される。ＢＬ、ＢＬ□、ＢＬ、ＢＬ、は一対の
ビット線である。−点鎖線の（３）は前記ワード線ＷＬ
、・・・ＷＬｎ及び前記一対のビット線Ｂ Ｌ、Ｂ Ｌ
、、Ｂ ＬａＢ Ｌａにマトリクス配置されたメモリセ
ルであって、該メモリセル（３）は入出力端子同志が接
続されたインバータ（４）（５）より成る。（６）（６
’）は前記ワード線Ｗ Ｌ ＋・・・ＷＬｎ及び前記一
対のビット線ＢＬ。
１ ）・（２−Ｎ）の出力端子と接続され、ポリシリコ
ンで形成される。ＢＬ、ＢＬ□、ＢＬ、ＢＬ、は一対の
ビット線である。−点鎖線の（３）は前記ワード線ＷＬ
、・・・ＷＬｎ及び前記一対のビット線Ｂ Ｌ、Ｂ Ｌ
、、Ｂ ＬａＢ Ｌａにマトリクス配置されたメモリセ
ルであって、該メモリセル（３）は入出力端子同志が接
続されたインバータ（４）（５）より成る。（６）（６
’）は前記ワード線Ｗ Ｌ ＋・・・ＷＬｎ及び前記一
対のビット線ＢＬ。
ＢＬ、、ＢＬ、ＢＬ、にマトリクス接続されたＮ−ＭＯ
８（選択トランジスタ）であって、前記Ｎ−Ｍ ＯＳ
（６）（６’ ＞は前記ローアドレスデコーダ（１）の
出力によって制御される。
８（選択トランジスタ）であって、前記Ｎ−Ｍ ＯＳ
（６）（６’ ＞は前記ローアドレスデコーダ（１）の
出力によって制御される。
一点鎖線の（７）は遅延回路である。（８）はＡＮＤゲ
ートであって、一方の入力端子には電源電圧Ｖ■が印加
され、他方の入力端子には前記クロック信号ＣＬが印加
される。ＤＷＬは、前記ワード線ＷＬｌ・・・ＷＬｎと
同一材質のポリシリコンで形成されたダミーワード線で
ある。
ートであって、一方の入力端子には電源電圧Ｖ■が印加
され、他方の入力端子には前記クロック信号ＣＬが印加
される。ＤＷＬは、前記ワード線ＷＬｌ・・・ＷＬｎと
同一材質のポリシリコンで形成されたダミーワード線で
ある。
（９）（９’）は前記一対のビット線ＢＬ、ＢＬ、。
Ｂ Ｌ、Ｂ Ｌ、及び前記ダミーワード線ＤＷＬにマト
リクス接続された、前記Ｎ−ＭＯ５（６）（６’）と同
一サイズのＮ−ＭＯＳ （ダミートランジスタ）であっ
て、前記Ｎ −Ｍ ＯＳ （９）（９’）は前記ＡＮＤ
ゲート（８）の出力によって制御される。（１０）はＮ
ＯＲゲートであって、一方の入力端子には前記クロック
信号ＣＬが印加され、他方の入力端子には前記ＡＮＤゲ
ート（８）の出力が帰還される。（１１）（１１’）（
１２）（１２’）は、前記ＮＯＲゲートク１０）の出力
によって制御され、前記一対のビット線ＢＬ。
リクス接続された、前記Ｎ−ＭＯ５（６）（６’）と同
一サイズのＮ−ＭＯＳ （ダミートランジスタ）であっ
て、前記Ｎ −Ｍ ＯＳ （９）（９’）は前記ＡＮＤ
ゲート（８）の出力によって制御される。（１０）はＮ
ＯＲゲートであって、一方の入力端子には前記クロック
信号ＣＬが印加され、他方の入力端子には前記ＡＮＤゲ
ート（８）の出力が帰還される。（１１）（１１’）（
１２）（１２’）は、前記ＮＯＲゲートク１０）の出力
によって制御され、前記一対のビット線ＢＬ。
ＢＬ、、ＢＬ、ＢＬ、をプリチャージするＮ−ＭＯ８（
プリチャージトランジスタ）である。
プリチャージトランジスタ）である。
−点鎖線の（１３）はカラムアドレスデータＡＤ。
をラッチするラッチ回路であって、Ｎ−ＭＯ３（１４）
及びインバータ（１５）より成り、前記Ｎ−ＭＯ５（１
４）は前記ＮＯＲゲー） （１０）の出力によって制御
きれる。（１６）は前記インバータ（１５）の出力を反
転するインバータ（カラムアドレスデコーダ）である。
及びインバータ（１５）より成り、前記Ｎ−ＭＯ５（１
４）は前記ＮＯＲゲー） （１０）の出力によって制御
きれる。（１６）は前記インバータ（１５）の出力を反
転するインバータ（カラムアドレスデコーダ）である。
（１７）（１７°）は前記インバータ（１６）の出力に
よって制御されるＮ−ＭＯ３，（１８）（１８’）は前
記インバータ（１５）の出力によって制御されるＮ−Ｍ
Ｏ８であり、前記メモリセル（３）に書き込まれた情報
が前記Ｎ −Ｍ ＯＳ （１７）（１７’）又は前記Ｎ
−ＭＯＳ （１８）（１８’）を介して読み出される。
よって制御されるＮ−ＭＯ３，（１８）（１８’）は前
記インバータ（１５）の出力によって制御されるＮ−Ｍ
Ｏ８であり、前記メモリセル（３）に書き込まれた情報
が前記Ｎ −Ｍ ＯＳ （１７）（１７’）又は前記Ｎ
−ＭＯＳ （１８）（１８’）を介して読み出される。
まず初期状態として、クロック信号ＣＬが「０゜である
と、Ｎ −Ｍ ＯＳ （１１）（１１’ ）（１２）（
１２’ ）がオンし１−河のビット線Ｂ Ｌ＋ＢＬ＋
、ＢＬ＊ＢＬｘが所定電位にプリチャージされる。この
時、ローアドレスデータＡＤ、・・・ＡＤｎの値に拘ら
ず、ワード線ＷＬ、・・・ＷＬｎは選択されることなく
全てのＮ−ＭＯＳ （６）（６’）がオフする。故にラ
ッチ回路（１３）にラッチされたカラムアドレスデータ
ＡＤ、によっテＮ −Ｍ ＯＳ （１７）（１７’）又
ハＮ −Ｍ ＯＳ （１８）（１８’）の何れかがオン
しても、メモリセル（５〉に書き込まれたメモリデータ
は読み出されることはない。
と、Ｎ −Ｍ ＯＳ （１１）（１１’ ）（１２）（
１２’ ）がオンし１−河のビット線Ｂ Ｌ＋ＢＬ＋
、ＢＬ＊ＢＬｘが所定電位にプリチャージされる。この
時、ローアドレスデータＡＤ、・・・ＡＤｎの値に拘ら
ず、ワード線ＷＬ、・・・ＷＬｎは選択されることなく
全てのＮ−ＭＯＳ （６）（６’）がオフする。故にラ
ッチ回路（１３）にラッチされたカラムアドレスデータ
ＡＤ、によっテＮ −Ｍ ＯＳ （１７）（１７’）又
ハＮ −Ｍ ＯＳ （１８）（１８’）の何れかがオン
しても、メモリセル（５〉に書き込まれたメモリデータ
は読み出されることはない。
この状態でクロック信号ＣＬの「１ユがＮＯＲゲート（
１０）の一方の入力端子に印加されると、Ｎ−Ｍ ＯＳ
（１１）（１１’）（１２）（１２’）がオフし、一
対のビット線ＢＬ、ＢＬ、、ＢＬ、ＢＬｔはフローティ
ングとなる。この時、電源電圧ＶＤＤがＡＮＤゲート（
８）の一方の入力端子に印加されると共にクロック信号
ＣＬのｒｌ、がＡＮＤゲート（８）の他方の入力端子に
印加されると、ダミーワード線ＤＷＬが選択され、その
結果ダミーワード線ＤＷＬのポリシリコンによる抵抗分
及びＮ−ＭＯ５（９）（９°）のゲート容量に応じた遅
延時間Ｔを経て、ＡＮＤゲート（８）の出力の「１」が
ＮＯＲゲート（１０）の他方の入力端子に帰還されるが
、ＮＯＲゲート（１０）には何ら影響を与えない。また
ｎビットのローアドレスデータＡＤ、ＡＤ、・・−ＡＤ
ｎを１１」ｒＯ」・・・ｒＯ」と設定し、このローアド
レスデータＡＤｌ・・・ＡＤｎがＡＮＤゲート（２−１
）・（２−Ｎ）の一方の入力端子に印加されると共にク
ロック信号ＣＬのｒｌ。
１０）の一方の入力端子に印加されると、Ｎ−Ｍ ＯＳ
（１１）（１１’）（１２）（１２’）がオフし、一
対のビット線ＢＬ、ＢＬ、、ＢＬ、ＢＬｔはフローティ
ングとなる。この時、電源電圧ＶＤＤがＡＮＤゲート（
８）の一方の入力端子に印加されると共にクロック信号
ＣＬのｒｌ、がＡＮＤゲート（８）の他方の入力端子に
印加されると、ダミーワード線ＤＷＬが選択され、その
結果ダミーワード線ＤＷＬのポリシリコンによる抵抗分
及びＮ−ＭＯ５（９）（９°）のゲート容量に応じた遅
延時間Ｔを経て、ＡＮＤゲート（８）の出力の「１」が
ＮＯＲゲート（１０）の他方の入力端子に帰還されるが
、ＮＯＲゲート（１０）には何ら影響を与えない。また
ｎビットのローアドレスデータＡＤ、ＡＤ、・・−ＡＤ
ｎを１１」ｒＯ」・・・ｒＯ」と設定し、このローアド
レスデータＡＤｌ・・・ＡＤｎがＡＮＤゲート（２−１
）・（２−Ｎ）の一方の入力端子に印加されると共にク
ロック信号ＣＬのｒｌ。
がＡＮＤゲート（２−１）・・・（２−Ｎ）の他方の入
力端子に共通印加されると、ワード線ＷＬ、が選択され
、その結果ワード線ＷＬ、のポリシリコンによる抵抗分
及びＮ−ＭＯ５（６）（６’）のゲート容量に応じた、
ダミーワード！ＩＤＷＬ及びＮ −Ｍ ＯＳ （９）（
９’）によるそれと同一の遅延時間Ｔを有して、Ｎ−Ｍ
ＯＳ （６）（６″）がワード線Ｗ Ｌ ＋の末端へ向
かってオンしてゆく。またＮ−ＭＯ８（１４）はＮＯＲ
ゲート（１０）の出力の「０」によってオフし、ここで
Ｎ−ＭＯＳ （１４）のオン時にラッチ回路（１３）に
印加されていたカラムアドレスデータＡＤ、をｒＯ」と
すると、このカラムアドレスデータＡ Ｄ ｏがインバ
ータ（１５）のゲート容量によってラッチされ、その結
果、変化することのない安定した「１」のデータＡＤ。
力端子に共通印加されると、ワード線ＷＬ、が選択され
、その結果ワード線ＷＬ、のポリシリコンによる抵抗分
及びＮ−ＭＯ５（６）（６’）のゲート容量に応じた、
ダミーワード！ＩＤＷＬ及びＮ −Ｍ ＯＳ （９）（
９’）によるそれと同一の遅延時間Ｔを有して、Ｎ−Ｍ
ＯＳ （６）（６″）がワード線Ｗ Ｌ ＋の末端へ向
かってオンしてゆく。またＮ−ＭＯ８（１４）はＮＯＲ
ゲート（１０）の出力の「０」によってオフし、ここで
Ｎ−ＭＯＳ （１４）のオン時にラッチ回路（１３）に
印加されていたカラムアドレスデータＡＤ、をｒＯ」と
すると、このカラムアドレスデータＡ Ｄ ｏがインバ
ータ（１５）のゲート容量によってラッチされ、その結
果、変化することのない安定した「１」のデータＡＤ。
によってＮ −Ｍ ＯＳ （１７）（１７’）がオンし
、一対のビット線ＢＬＩＢＬ□が選択される。従ってワ
ード線ＷＬ、及び一対のビット線ＢＬ、ＢＬｌにマトリ
クス配置されたメモリセル（５）が選択されることにな
り、このメモリセル（５）のメモリデータＭＤがＮ −
Ｍ ＯＳ （６）（１７）を介して読み出され、且つこ
のメモリセル（５）のメモリデータＭＤがＮ−ＭＯＳ
（６’）（１７’）を介して読み出されることになる。
、一対のビット線ＢＬＩＢＬ□が選択される。従ってワ
ード線ＷＬ、及び一対のビット線ＢＬ、ＢＬｌにマトリ
クス配置されたメモリセル（５）が選択されることにな
り、このメモリセル（５）のメモリデータＭＤがＮ −
Ｍ ＯＳ （６）（１７）を介して読み出され、且つこ
のメモリセル（５）のメモリデータＭＤがＮ−ＭＯＳ
（６’）（１７’）を介して読み出されることになる。
次に読み出しの制御信号をデイセーブルにした直後、ク
ロック信号ＣＬのｒ□、がＡＮＤゲート（２−１）・・
・（２−Ｎ）の他方の入力端子に共通印加されると、ワ
ード線ＷＬ、が選択されなくなり、ワード線ＷＬ、及び
Ｎ −Ｍ ＯＳ （６）（６’）にヨル遅延時間Ｔを有
して、Ｎ −Ｍ ＯＳ （６）（６’）がワード線ＷＬ
、の末端へ向かってオフしてゆく、またクロック信号Ｃ
Ｌの「Ｏ」がＮＯＲゲート（１０）の他方の入力端子に
印加されるが、このままではＮＯＲゲート（１０）は開
かない。そしてクロック信号ＣＬの「０」がＡＮＤゲー
ト（８）の他方の入力端子に印加諮れると、電源Ｔ圧■
。ゎに拘らず、ダミーフード線ＤＷＬ及びＮ −Ｍ Ｏ
Ｓ （９）（９’）による遅延時間Ｔを経て、ＡＮＤゲ
ート（８）の出力の「ＯＪがＮＯＲゲート（１０）の他
方の入力端子に帰還される。故にワード線ＷＬ、に接続
されたＮ −Ｍ ＯＳ （６）（６’）が全てオフした
後に、Ｎ −Ｍ ＯＳ （１１０１１’）（１２）（１
２’）がオンし、一対のビット線ＢＬＩＢＬ、、ＢＬ＊
ＢＬ。
ロック信号ＣＬのｒ□、がＡＮＤゲート（２−１）・・
・（２−Ｎ）の他方の入力端子に共通印加されると、ワ
ード線ＷＬ、が選択されなくなり、ワード線ＷＬ、及び
Ｎ −Ｍ ＯＳ （６）（６’）にヨル遅延時間Ｔを有
して、Ｎ −Ｍ ＯＳ （６）（６’）がワード線ＷＬ
、の末端へ向かってオフしてゆく、またクロック信号Ｃ
Ｌの「Ｏ」がＮＯＲゲート（１０）の他方の入力端子に
印加されるが、このままではＮＯＲゲート（１０）は開
かない。そしてクロック信号ＣＬの「０」がＡＮＤゲー
ト（８）の他方の入力端子に印加諮れると、電源Ｔ圧■
。ゎに拘らず、ダミーフード線ＤＷＬ及びＮ −Ｍ Ｏ
Ｓ （９）（９’）による遅延時間Ｔを経て、ＡＮＤゲ
ート（８）の出力の「ＯＪがＮＯＲゲート（１０）の他
方の入力端子に帰還される。故にワード線ＷＬ、に接続
されたＮ −Ｍ ＯＳ （６）（６’）が全てオフした
後に、Ｎ −Ｍ ＯＳ （１１０１１’）（１２）（１
２’）がオンし、一対のビット線ＢＬＩＢＬ、、ＢＬ＊
ＢＬ。
は所定電位にプリチャージきれる。またＮ−ＭＯ８（１
４）はＮＯＲゲート（１０）の出力のｒｌ」によってオ
ンし、カラムアドレスデータＡ Ｄ ｏが「０」から「
１」に変化すると、インバータ（１５）のゲート容量に
よって、Ｎ−ＭＯ８（１７）（１７゛）（１８）（１８
゛）が同時にオンする期間があるが、これ以前にワード
線ＷＬ１に接続されたＮ−ＭＯ５（６）（６’）が全て
オフしていることから、例えワード線ＷＬ、及び一対の
ビット線Ｂ Ｌ、Ｂ Ｌ、 、 Ｂ Ｌ、Ｂ Ｌ、にマ
トリクス配置されたメモリセル（５）同志のメモリデー
タＭＤが異なっていたとしても、データ破壊を生じるこ
とはなくデータ破壊は確実に防止されることになる。
４）はＮＯＲゲート（１０）の出力のｒｌ」によってオ
ンし、カラムアドレスデータＡ Ｄ ｏが「０」から「
１」に変化すると、インバータ（１５）のゲート容量に
よって、Ｎ−ＭＯ８（１７）（１７゛）（１８）（１８
゛）が同時にオンする期間があるが、これ以前にワード
線ＷＬ１に接続されたＮ−ＭＯ５（６）（６’）が全て
オフしていることから、例えワード線ＷＬ、及び一対の
ビット線Ｂ Ｌ、Ｂ Ｌ、 、 Ｂ Ｌ、Ｂ Ｌ、にマ
トリクス配置されたメモリセル（５）同志のメモリデー
タＭＤが異なっていたとしても、データ破壊を生じるこ
とはなくデータ破壊は確実に防止されることになる。
尚、前記半導体メモリは１チツプマイクロコンピユータ
に設けて有効である。
に設けて有効である。
（ト）発明の効果
本発明によれば、ワード線と同一材質のダミーワード線
及び選択トランジスタと同一サイズのダミートランジス
タを設けることにより、プリチャージのタイミングを設
定していることから、インヒビットとプリチャージのレ
ーシングによる誤動作を防止でき、更に遅延回路の出力
で制御されるラッチ回路によって、次のカラムアドレス
データがラッチされるので、ワード線の末端が非選択状
態となる迄、カラムアドレスデコーダの出力が変化する
ことが防止され、即ち同一ワード線に接続されたメモリ
セルのメモリデータ同志が異なったとしても、メモリデ
ータのデータ破壊は確実に防止できる利点が得られる。
及び選択トランジスタと同一サイズのダミートランジス
タを設けることにより、プリチャージのタイミングを設
定していることから、インヒビットとプリチャージのレ
ーシングによる誤動作を防止でき、更に遅延回路の出力
で制御されるラッチ回路によって、次のカラムアドレス
データがラッチされるので、ワード線の末端が非選択状
態となる迄、カラムアドレスデコーダの出力が変化する
ことが防止され、即ち同一ワード線に接続されたメモリ
セルのメモリデータ同志が異なったとしても、メモリデ
ータのデータ破壊は確実に防止できる利点が得られる。
図面は本発明の半導体メモリを示す回路図である。
（１）・・・ローアドレスデコーダ、（３）・・・メモ
リセ（６）（６′）（９）（９゛）（１１）（１１′）
く１２）（１２′）・・・Ｎ−８、（７）・・・遅延回
路、 （１３〉・・・ラッチ回（１６）・・・インバー
タ。 。
リセ（６）（６′）（９）（９゛）（１１）（１１′）
く１２）（１２′）・・・Ｎ−８、（７）・・・遅延回
路、 （１３〉・・・ラッチ回（１６）・・・インバー
タ。 。
Claims (3)
- （１）メモリデータの書き込み／読み出しの終了に対応
するクロック信号の変化を遅延する遅延回路と、前記遅
延回路の出力に基づいて、複数のビット線を所定電位に
プリチャージする複数のプリチャージトランジスタと、
ローアドレスデータに基づいて、前記クロック信号に同
期して複数のワード線の何れかを選択するローアドレス
デコーダと、前記遅延回路の出力に基づいて、カラムア
ドレスデータをラッチするラッチ回路と、前記ラッチ回
路の出力に基づいて、前記複数のビット線の何れかを選
択するカラムアドレスデコーダとを設けたことを特徴と
する半導体メモリ。 - （２）ローアドレスデータに基づいて、クロック信号に
同期して複数のワード線の何れかを選択するローアドレ
スデコーダと、カラムアドレスデータに基づいて、複数
のビット線の何れかを選択するカラムアドレスデコーダ
と、前記複数のワード線及び前記複数のビット線に各々
、マトリクス配置された複数のメモリセルと、前記複数
のメモリセルを選択する複数の選択トランジスタとを設
けた半導体メモリにおいて、前記複数のワード線と同一
材質で形成されたダミーワード線と、前記複数のビット
線及び前記ダミーワード線間に接続された、前記複数の
トランジスタと同一サイズの複数のダミートランジスタ
と、前記クロック信号が印加されると共に前記ダミーワ
ード線の末端の出力が帰還される論理ゲートと、該論理
ゲートの出力に基づいて、前記複数のビット線をプリチ
ャージする複数のプリチャージトランジスタとを設けた
ことを特徴とする半導体メモリ。 - （３）請求項（１）及び（２）記載の半導体メモリを設
けたことを特徴とする１チップマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63178809A JPH0229997A (ja) | 1988-07-18 | 1988-07-18 | 半導体メモリ及びそれを設けた１チップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63178809A JPH0229997A (ja) | 1988-07-18 | 1988-07-18 | 半導体メモリ及びそれを設けた１チップマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0229997A true JPH0229997A (ja) | 1990-01-31 |
Family
ID=16055033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63178809A Pending JPH0229997A (ja) | 1988-07-18 | 1988-07-18 | 半導体メモリ及びそれを設けた１チップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0229997A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63205891A (ja) * | 1987-02-20 | 1988-08-25 | Fujitsu Ltd | メモリ回路 |
-
1988
- 1988-07-18 JP JP63178809A patent/JPH0229997A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63205891A (ja) * | 1987-02-20 | 1988-08-25 | Fujitsu Ltd | メモリ回路 |
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