JPH0230254A - ハイレベル・データ・リンク制御手順における多重送受信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、ハイレベル・データ・リンク制御手順（Ｈ
ＤＬＣ）による送受信装置において多重処理を行なうＨ
ＤＬＣ送受信方式に関する。

（従来の技術） ＨＤＬＣにおける伝送単位のフレームは、第２図に示す
構成を有するものであり、例えば昭和６２年２月２５日
、オーム社発行、第７９頁〜第８１頁に詳細に記載され
ている。第２図を参照して説明すると、データの送受信
は、全て８ビツトのフラグシーケンス（開始フラグ：Ｆ
）から始まり、８ビツトのフラグシーケンス（終結フラ
グ二Ｆ）で終るフレームを単位として行なわれる。開始
フラグと終結フラグとの間には、任意長ビットの情報部
（送受信されるべきデータ：工）と、受信されたフレー
ムが正常か否かをチエツクするために用いられる１６ビ
ツトのフレーム検査シーケンス（ＦＣＳ）とが含まれて
いる。データが開始フラグと同一パターンを有する場合
に、受信側でこのデータをフラグシーケンスであると誤
る恐れがあるので、これを回避するためのルールとして
開始フラグの次のデータがら終結フラグの前のフレーム
検査シーケン、２．　（ＦＣＳ）において、”１”ビッ
トが５回連続したときは、その次に゛０゛ビットを挿入
する処理を行なう、従って、受信側においてもとのデー
タを再構築するためには、付加的に挿入された”０°°
ビツトを削除することが必要となる。

データ伝送処理として、データを１ビツト単位又は数ビ
ット（例えば、８ビツト）からなる１ワ一ド単位で構築
することができるが、前者は、送受信に必要とする種々
の処理が比較的簡単であるが、データの１ビツトを送受
信するために、このような処理を伝送の１ビツト時間内
で完了することが要求されるので、この点からデータの
伝送速度が制限されるという問題がある。

これに対して後者は、送受信のデータ・ビットをバッフ
ァに蓄積して１ワ一ド単位で処理することができるので
、送受信に必要とする種々の処理がデータの伝送速度に
より直接制限されることはないが、データの転送処理に
データ転送エリアの認識処理等、比較的に時間が掛かる
ものも含んでいる。

通常、データ伝送では、１ビツト単位で送受信の時間的
な同期を取ることができる。しかし、ＨＤＬＣによるデ
ータの送受信では、送信側におけるＩＩ　ＯＩＩビット
の挿入及び受信側における０ビツトの削除（Ｏ削除）の
処理があるので、受信側で単純に８ビツトを単°位とし
て同期を取ることはできない。

ＨＤＬＣによる従来のＨＤＬＣ送受信装置として、第３
図に示すものがあった。第３図において、ＲＸＤは受信
信号線であり、データを受信回路１に導く。

受信回路１は受信したデータについて以下で説明する処
理機能を有し、処理したデータをデータ・バスＤＢを介
して送受信のｔ１制御を行なうコントローラ（ＣＰＵ）
　２、送受信のデータを蓄積するメモリ（ＤＭＤＩ　３
及び送信回路４に接続されている。送信回路４はデータ
を送信信号線ＴＸＤに送出するために、受信回路１と逆
処理に対応する機能を有する。

次に、受信回路１による受信動作を説明する。

受信信号線ＲＸＤを介するデータ伝送がビット直列に行
なわれるときは、受信信号線ＲＸＤからデータを１ビツ
トづつ取り込み、開始フラグが検出されるか否かを常時
監視する。開始フラグが検出されると、それ以後に検出
するデータの各ビットについて１ビツト単位毎に０削除
するか否かを判定し、削除する必要のあるときは、削除
を実行し、削除した結果のデータが一定のビット長であ
る１ワ一ド単位になると、これをメモリ３に転送する。

この場合に、フレーム検査シーケンスの演算は、当該装
置の処理がビット直列である場合はビット単位で行なわ
れ、並列処理の場合は１ワ一ド単位で行なわれる。また
、”１°°が７ビツト以上連続するか否かも１ビツト単
位で並行する処理によりチエツクする。以下、前述の動
作が反復される。

開始フラグと終結フラグとの間のデータに０が挿入され
ていないときは、データが８ビツトの倍数ビットと定め
られているので、端数ビットのチエツクが必要となる。

終結フラグを検出したときは、端数ビットのチエツクを
行ない、全てのチエツクが正常となったときに、正常な
１フレームを受信したことをコントローラ２に通知する
。

以上は１チヤネルの場合を説明したが、多重チャネル、
例えば２チヤネルの場合を第４図を参照して説明すると
、ＣＪ（０はチャネル０のデータ（１ビツト）、Ｃ旧は
チャネル１のデータ（１ビツト）を示し、Ｔは１ビツト
が伝送される時間を示す。

第５図はこのように多重化されたチャネルのデータを伝
送する従来のＩ（ＤＬＣ送受信装置のブロック図である
。第５図において、受信回路１及び送信回路４はそれぞ
れ受信信号線ＲＸＤ及び送信信号線ＴＸＤ上を伝送する
データの１ビツトを単位として送受信に必要な種々の処
理を行なう。ＴＩＭは現在の処理がどのチャネルのデー
タについて実行されているのかを示す回路、ＳＬＭは送
信回路４からのデータを回路ＴＩＭからのアドレスによ
り退避させる退避用のメモリ、ＲＬＭＴは受信回路１か
らのデータを回路ＴＩＭからのアドレスにより退避させ
る退避用のメモリである。コントローラ（ＣＰＵ）　２
及びメモリ（ＤＭＤＩ　３は、第３図により説明したも
のと同一である。

次に、第５図に示すＨＤＬＣ送受信装置の受信動作を説
明する。受信信号線ＲＸＤを介して受信回路１に入力さ
れたＨＤＬＣの信号は、前記のフラグ検出、データの直
並列変換、フレーム検査シーケンスの演算、０削除、端
数ビットのチエツクを時間Ｔ内に全て完了する。このよ
うにメモリ３の書き込み等を含め、種々の処理を時間Ｔ
内で完了しなければならない。

回路ＴＩＭから退避用のメモリＳＬＭへのアドレスは通
常、チャネルと同一のものを用いる。この場合に、回路
ＴＩＭは時間Ｔ毎にカウントを進め、受信信号線ＲＸＤ
で多重化されているチャネル数と等しくなる数までカウ
ントすると、カウントな０に戻す。つまり、回路ＴＩＭ
のカウントは０，１゜０．１・・・というように反復を
している。

受信回路１において、時間Ｔ内で受信したビットの処理
を完了するが、１フレームのデータを処理するためには
、複数のビットを連続的に処理しなければならない、従
って、１ビツトの処理が完了すると、次のサイクルで自
分のチャネルのビットの処理に必要な情報は、次のサイ
クルまでメモリ３に保持されなければならない、つまり
、時間Ｔ内の処理には、このような退避用のメモリＲＬ
Ｍへ情報を退避させる処理、及びその読み出し処理も含
まれる。

送信の動作は、以上説明した受信の動作の逆処理となり
、以上の説明から明らかなので、その説明を省略する。

（発明が解決しようとする課題） 従来の多重送受信装置は、送受信に関連する全ての処理
を１ビツトの時間内に全て完了しなければならないので
、これらの処理によって送受信の最高速度が制限されて
いまつという問題点があった。

この発明は、送受信に伴なう種々の処理を１ビツトの時
間によって制限されることなく、伝送の高速化が容易な
）ｆＤＬｃ送受信装置を提供することを目的とする。

（課題を解決するための手段） この発明の多重送受信装置は、ハイレベル・データ・リ
ンク制御手順においてデータを伝送するものであって、
前記ハイレベル・データ・リンク制御手順により伝送す
べきデータを所定数ビット単位に送信のための処理をす
る送信処理回路と、前記送信回路から出力される前記デ
ータの各ビットをビット単位にそれぞれ送信のための処
理をする複数の送信回路と、ハイレベル・データ・リン
ク制御手順によりデータを伝送する回線毎に設けられ、
前記各回線を介してそれぞれ受信されるビットについて
受信のための処理をする複数の受信回路と、前記各受信
回路から出力される所定数ビットを単位として受信のた
めの処理をしてデータを再構築するする受信処理回路と
を備えたものである。

（作用） 前記のように構成された多重送受信装置によれば、前記
回線とデータの授受をする前記各送信回路及び受信回路
は前記回線毎に前記データを形成するビットについてビ
ット単位に処理をし、一方前記各送信処理回路及び受信
処理回路は前記コントローラとの間でのデータの授受に
対応して所定ビット単位に前記データを処理することに
より、ＨＤＬＣによるデータ伝送を高いビット速度で、
かつ効率よく行なう。

（実施例） 第１図は、この発明の一実施例のＨＤＬＣによるＨＤＬ
Ｃ送受信装置のブロック図である。第１図において、従
来技術として前記で説明したものと同一部分は、同一符
号により示されており、それらの説明は前記説明を参照
するものとする。

送信処理回路ＳＰＲは、メモリ３に蓄積されている送信
データを読み出して送信回路５ＳＰＯ及び５ＳＰＩに転
送する処理、及び送信回路５ＳＰＯ及びＳＳＰ　＋に対
して送信状態の情報を転送する機能を有する。

送信回路５ｓｐｏ及びｓｓｐ、は、送信処理回路ＳＰＲ
より受信した送信データをＳＰＲよりの指示に従い、フ
ラグ付加、フレーム検査シーケンス演算、及び０挿入の
処理を１ビット単位で行ない、更に直列データに変換し
てマルチプレクサＭＵＸに転送する機能を有する。

ＭＵＸは送信回路５ＳＰＯ及びｓｓｐ、からのビットを
多重化して送信信号線ＴＸＤに送出するマルチプレクサ
ＭＵＸである。

ＤＥＭＵＸは多重化された受信信号線ＲＸＤ上の信号か
らチャネルＯ及び１のビットを抽出するデマルチプレク
サであり、抽出したビットを対応する受信回路ＲＳＰ、
及びＲＳＰ　、に送出する。

受信回路Ｒ５Ｐ、及びＲＳＰ、は、受信処理回路ＲＰＲ
からの信号を１ビット単位でフラグ検出、フレーム検査
シーケンスの演算、０削除、端数ビットのチエツク及び
データの直並列変換を行なう機能を有し、受信処理回路
ＲＰＨに接続されている。

受信処理回路ＲＰＲは、受信回路Ｒ５Ｐｏ及びＲＳＰ　
、から入力される受信データをメモリ３に転送する制御
、受信回路ＲＳＰ、及びＲＳＰ　、により検出されたデ
ータ・エラーについての処理を行なう機能を有し、デー
タ・バスＤＢを介してメモリ３及びコントローラ２に接
続されている。

ＴＩＭＱはマルチプレクサＭＵＸ及びデマルチプレクサ
ｌ）ＥＭＵＸが第４図に示すビット直列のデータに同期
して各ビット毎にチャネル０及び１の切換をするように
、受信回路ＲＳＰＯ及びＲＳＰ　、、送信回路５ＳＰｏ
及びｓｓｐ　、のいずれを選択して接続するのかを通知
するタイミング回路ＴｌＭｏである。

ＴＩＭ　ｌは受信処理回路ＲＰＲ及び送信処理回路ＳＰ
Ｒに対し、１ワ一ド単位で受信回路Ｒ３Ｐ、及びＲＳＰ
　ｒ、送信回路ＳＳＰ、及びｓｓｐ、の出力のいずれを
選択するのかを通知し、また退避用のメモリＳＬＭ及び
ＲＬＭに対し、そのチャネルに対応させ、退避用のデー
タを読み込み／書き込むためのアドレスを供給する機能
を有する。

次に、このような構成の受信動作を説明する。

デマルチプレクサＤＥＭＵＸは、受信信号線ＲＸＤから
第４図に示すようなビット直列のデータが入力されると
、このデータをタイミング回路ＴＩＭＯに従ってチャネ
ルＣＨＯ及びＣＨＩに分岐し、それぞれ対応する送信回
路ＲＳＰ　ｏ及びＲＳＰ、に送出する。これに対して、
受信回路Ｒ３Ｐ、及びＲＳＰ、は、それぞれ入力された
データについて１ビット単位でフラグ検出、アボート・
エラー・チエツクを行ないながら８ビット並列（１ワー
ド）のデータに変換し、受信処理回路ＲＰＲの送出する
。処理回路ＲＰＲは、タイミング回路ＴＩＭ　ｒに従っ
てそのチャネルのデータについて以下を処理を行なう。

即ち、チャネル毎の処理（１ワ一ド単位の処理）では、
チャネルが切換わると、まず退避用のメモリＲＬＭより
前回の自チャネルの処理後に退避した状態情報を読み出
し、実質的に前回の処理を連続させる。

次に、受信処理回路ＲＰＲは、受信回路Ｒ３Ｐ、及びＲ
ＳＰ　、の出力によりフラグ検出、アボート・エラフレ
ーム検査シーケンスの演算、オクテツト・エラー、並列
データが１ワード単位整ったことによる転送要求等の処
理要求イベン・トが発生していないかをチエツクし、発
生していれば、発生している処理要求イベントの処理を
行なう。従って、受信処理回路ＲＰＲは、受信状態を管
理しながら受信回路Ｒ５Ｐ、及びＲＳＰ　、で発生した
処理要求イベントの処理を行なう。

しかし、受信処理回路ＲＰＲは、非受信状態ではフラグ
検出の処理要求イベントのみに応答し、他の処理要求イ
ベントは無意味なので、全て無視する。受信処理回路Ｒ
ＰＲは、非受信状態においてフラグ検出が発生したとき
は受信状態となり、更に受信状態中にフラグを検出した
ときは受信完了となり、受信完了後は非受信状態となる
。また、受信処理回路ＲＰＲは、非受信状態となると共
に、ＦＣＳチエツク及びオクテツト・エラーの処理要求
イベントの発生の有無をチエツクする。その結果、受信
処理回路ＲＰＲは、そのいずれの処理要求イベントも発
生していないときは正常受信と判定し、そのいずれか又
は両方の処理要求イベントが発生したときはエラー処理
を開始する。

また、受信処理回路ＲＰＲは、受信状態において転送要
求イベントが発生したときは、受信回路Ｒ３ＰＯ及びＲ
ＳＰ　＋の出力から構築した１ワ一ド単位のデータをメ
モリ３に転送する。しかし、受信処理回路ＲＰＲは、受
信状態においてアボートが発生したときは、アボート・
エラー処理を実行し、非受信状態になる。

送信動作は、前述の受信動作とほぼ同様で逆の動作シー
ケンスとなる。即ち１ビット単位の送信処理を行ない、
この中で発生する送信処理要求イベントを送信処理回路
ＳＰＨにより処理する。

なお、チャネルの多重化数がｎのときは、タイミング回
路ＴＩＭ、は、第１図の形式による場合は、送信処理及
び受信処理のいずれも単純にチャネルＣＨＯ，ＣＨＩ、
−・・（：Ｈｎ、（：ＩＯ，Ｃ旧・・・の繰り返しとな
るようにタイミングの制御をする。受信回路ｒｔｓｐｏ
〜ＲＳＰ、、送信回路ｓｓｐ、〜ＳＳＰ、、も各チャネ
ル対向で総計ｎ＋１個あり、自チャネル（例えばチャネ
ルＣＨＯ）から次のサイクルの自チャネル（チャネルＣ
ＨＤ　）までの時間は、自チャネルの１ワ一ド単位のビ
ット数内に納まらなくてはならない。つまり、ｌチャネ
ルの１ワー−ド単位のビット数内に必ず１度以上、受信
処理回路ＲＰＲ、送信処理回路ＳＰＲによる自チャネル
の処理時間がなければならない。

第１図の受信回路Ｒ５Ｐｏ及びＲＳＰ　、、送信回路ｓ
ｓｐ。

及びｓｓｐ、のインターフェイスは、簡単な構成のもの
が可能であり、受信処理回路ＲＰＲ及び送信処理回路Ｓ
ＰＨの多重化方法も単純である。

しかしながら、この多重化方法は、全てのチャネルに同
様の処理時間を無条件に割り付けているために、実際に
処理要求イベントが発生していないチャネルに割り付け
た処理時間は無駄となる。

第６図はこのような無駄な処理時間をなくすために、集
線構成のインターフェイスとした他の実施例のブロック
図である。この場合に、各送信回路Ｒ３ＰＯ〜Ｒ３Ｐｎ
で発生した処理要求イベントはその発生順に組み込まれ
、また処理要求イベントの内容及び自チヤネル番号の情
報は１つの受信処理要求イベントとして処理要求イベン
ト・キューに組み込まれる。処理イベント・キューに組
み込まれた各処理要求イベントは、そのキュー類に処理
される。また、退避用のメモリ３に対するアドレスは、
その処理イベント内の自チヤネル番号となる。

送信シーケンスの動作説明も同様の説明となる。この場
合に、受信処理回路ＲＰＲ、送信処理回路ＳＰＲは、そ
の処理が時間的に無駄がなく行なうことができる。

以上の説明では、フレーム検査シーケンス演算は直列処
理であり、１ビット単位の処理に含まれるものとしてい
るが、フレーム検査シーケンス演算が並列処理される場
合は、１ワ一ド単位の処理となる。又マルチプレクサＭ
ＵＸ　、デマルチプレクサＤＥＭＵＸは入出力データが
直接回線対応となる場合は不必要である。

（発明の効果） この発明は、以上詳細に説明したように、１ピット単位
の処理を各チャネル毎に１ビット単位に同期した処理タ
イミングにより実行するので、高速処理が可能となり、
また効率よく、高ビツト速度のＨＤＬＣフレームの送受
信の多重処理が可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すＨＤＬＣ送受信装置
のブロック図、 第２図は）ｆＤＬＣフレームの構成を示すフォーマット
図、 第３図は従来のＨＤＬＣ送受信装置のブロック図、第４
図は受信信号線及び送信信号線上の信号の発生タイミン
グ図、 第５図は従来の多重チャネルＨＤＬＣ受信装置のブロッ
ク図、 第６図はこの発明の他の実施例によるＨＤＬＣ送受信装
置のブロック図である。 ＲＳＰ、、　ＲＳＰ、−・・受信回路、５ｓｐｏ、ｓｓ
ｐ、・・・送信回路、 ＲＰＲ・・・受信処理回路、 ＳＰＲ・・・送信処理回路、 ＣＰＵ・・・コントローラ。

Claims (2)

【特許請求の範囲】
1. （１）ハイレベル・データ・リンク制御手順によりデー
   タを伝送する多重送受信方式において、前記ハイレベル
   ・データ・リンク制御手順により伝送すべきデータを所
   定数ビット単位に送信のための処理をする送信処理回路
   と、 前記送信回路から出力される前記データの各ビットをビ
   ット単位にそれぞれ送信のための処理をする複数の送信
   回路と、 ハイレベル・データ・リンク制御手順によりデータを受
   信する回線毎に設けられ、前記各回線を介してそれぞれ
   受信されるビットについて受信のための処理をする複数
   の受信回路と、 前記各受信回路から出力される所定数ビットを単位とし
   て受信のための処理をしてデータを再構築する受信処理
   回路と、 前記送信処理回路及び前記受信処理回路の要求により送
   受信の制御をするコントローラと を備えていることを特徴とするハイレベル・データ・リ
   ンク制御手順における多重送受信装置。
2. （２）コントローラは、各送信処理回路及び受信処理回
   路から生起される送信及び受信についての処理要求をイ
   ベント・キューに登録し、前記イベント・キューの登録
   に従って前記処理要求を進める ことを特徴とする請求項１記載のハイレベル・データ・
   リンク制御手順における多重送受信装置。