JPH0230271A - 符号認識回路 - Google Patents
符号認識回路Info
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- JPH0230271A JPH0230271A JP63180962A JP18096288A JPH0230271A JP H0230271 A JPH0230271 A JP H0230271A JP 63180962 A JP63180962 A JP 63180962A JP 18096288 A JP18096288 A JP 18096288A JP H0230271 A JPH0230271 A JP H0230271A
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- JP
- Japan
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- interrupt signal
- circuit
- bit
- reset
- mpu
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
複数のファクシミリを端末として接続するインタフェー
ス回路における符号認識回路に関し、専用のマイクロプ
ロセッサ数を削減することによりハードウェア規模が縮
小されると共にファームウェア規模も縮小される符号認
識回路を実現することを目的とし、 所定端末から受信するイメージデータ中に含まれる所定
ビット数からなる行やページの終了を示す特殊制御符号
列データをパラレルデータに変換し、それを１ビット毎
に予め内部に設定されているビット符号と比較し、特殊
制御符号列データが所定回連続して同一符号として受信
された場合、それを連続受信出力手段にて検出し、同一
符号として所定回連続して受信したことが検出された場
合接続制御部に対して割り込み信号を発生し、接続制御
部が割り込み信号発生手段からの割り込み信号を認識し
、しかも割り込み信号に基づく所定処理が終了するタイ
ミングで割り込み信号発生手段からの割り込み信号を割
り込み信号リセット手段にてリセットするように構成す
る。
ス回路における符号認識回路に関し、専用のマイクロプ
ロセッサ数を削減することによりハードウェア規模が縮
小されると共にファームウェア規模も縮小される符号認
識回路を実現することを目的とし、 所定端末から受信するイメージデータ中に含まれる所定
ビット数からなる行やページの終了を示す特殊制御符号
列データをパラレルデータに変換し、それを１ビット毎
に予め内部に設定されているビット符号と比較し、特殊
制御符号列データが所定回連続して同一符号として受信
された場合、それを連続受信出力手段にて検出し、同一
符号として所定回連続して受信したことが検出された場
合接続制御部に対して割り込み信号を発生し、接続制御
部が割り込み信号発生手段からの割り込み信号を認識し
、しかも割り込み信号に基づく所定処理が終了するタイ
ミングで割り込み信号発生手段からの割り込み信号を割
り込み信号リセット手段にてリセットするように構成す
る。
本発明は、複数のファクシミリを端末として接続するイ
ンタフェース回路における符号認識回路に関する。
ンタフェース回路における符号認識回路に関する。
例えば、Ａ４版原稿を２０ｓ〜１ｍ１ｎの高速に伝送す
るグループ３のファクシミリ （以下Ｇ３ＦＡＸと称す
る）からなるメールセンタやＧ３ＦＡＸを端末とした伝
票処理システム等のように多数のＧ３ＦＡＸを収容する
センタ装置におけるインタフェース回路は、設置スペー
スや多機能化等の条件により小型化、高性能化に対する
要求が一層強くなっている。
るグループ３のファクシミリ （以下Ｇ３ＦＡＸと称す
る）からなるメールセンタやＧ３ＦＡＸを端末とした伝
票処理システム等のように多数のＧ３ＦＡＸを収容する
センタ装置におけるインタフェース回路は、設置スペー
スや多機能化等の条件により小型化、高性能化に対する
要求が一層強くなっている。
第５図はインタフェース回路の従来例を説明するブロッ
ク図、第６図は端末とインタフェース回路との接続状況
を説明する図をそれぞれ示す。
ク図、第６図は端末とインタフェース回路との接続状況
を説明する図をそれぞれ示す。
複数の０３ＦＡＸを端末（ａｌ〜（ｎｌとして収容する
例えばメールセンタ装置１は、各端末（８１〜（ｎｌか
らのイメージデータを一旦蓄積して複数の電話回線＃１
〜＃ｎに同時に伝送したり、所定電話回線＃ｉを選択し
て伝送したりする機能を有し、中央制御回路、記憶装置
及びインタフェース回路（以下ＩＮＴ回路と称する）等
を備えている。
例えばメールセンタ装置１は、各端末（８１〜（ｎｌか
らのイメージデータを一旦蓄積して複数の電話回線＃１
〜＃ｎに同時に伝送したり、所定電話回線＃ｉを選択し
て伝送したりする機能を有し、中央制御回路、記憶装置
及びインタフェース回路（以下ＩＮＴ回路と称する）等
を備えている。
第６図はそのＩＮＴＮ７回路 （１） 〜１ （ｎ）
の接続状況を示す図であり、第５図は各ＩＮＴ回路１
（１） 〜１ （ｎ）の構成内容（各ＩＮＴ回路１
（１）〜１ （ｎ）は同一構成となる）を示す図であ
る。
の接続状況を示す図であり、第５図は各ＩＮＴ回路１
（１） 〜１ （ｎ）の構成内容（各ＩＮＴ回路１
（１）〜１ （ｎ）は同一構成となる）を示す図であ
る。
即ち、ＩＮＴＮ７回路 （１） 〜１ （ｎ）は各Ｇ
３ＦＡＸ端末＋ａ）〜（ｎ）及び電話回線＃１〜＃ｎに
対応して設置されている。
３ＦＡＸ端末＋ａ）〜（ｎ）及び電話回線＃１〜＃ｎに
対応して設置されている。
又、各ＩＮＴ回路１ （１） 〜１ （ｎ）は各０
３ＦＡＸ端末（ａｌ〜（ｎｌ及び電話回線＃１〜＃ｎと
の接続やイメージデータ伝送手順を制御するためのマイ
クロプロセッサ（以下ＭＰＵと称する）１１と、イメー
ジデータ中に含まれる行の終了符号やページの終了符号
等の特殊制御符号列を認識する符号認識回路１２と、 対応する電話回線＃１〜＃ｎとのインタフェースを取る
モデム（以下ＭＯＤＥＭ）１３と、対応する電話回線＃
ｌ〜＃ｎとの接続を制御する網制御装置（以下ＮＣＵと
称する）１４とを具備している。
３ＦＡＸ端末（ａｌ〜（ｎｌ及び電話回線＃１〜＃ｎと
の接続やイメージデータ伝送手順を制御するためのマイ
クロプロセッサ（以下ＭＰＵと称する）１１と、イメー
ジデータ中に含まれる行の終了符号やページの終了符号
等の特殊制御符号列を認識する符号認識回路１２と、 対応する電話回線＃１〜＃ｎとのインタフェースを取る
モデム（以下ＭＯＤＥＭ）１３と、対応する電話回線＃
ｌ〜＃ｎとの接続を制御する網制御装置（以下ＮＣＵと
称する）１４とを具備している。
尚、本例の符号認識回路１２は特殊制御符号列の認識を
指示するためのＭＰＵＩ ２１と、ＭＰＵ１２１の指示
のもとに特殊制御符号列を認識するための認識用演算回
路１２２（例えば、演算素子からなるイメージ処理用の
ＬＳＩ）からなっている。
指示するためのＭＰＵＩ ２１と、ＭＰＵ１２１の指示
のもとに特殊制御符号列を認識するための認識用演算回
路１２２（例えば、演算素子からなるイメージ処理用の
ＬＳＩ）からなっている。
又、これら従来例のＩＮＴＮ７回路（１）〜１（ｎ）は
、上述のように２つのＭＰＵＩＩ、１２１を使用し、こ
のＭＰＵＩＩ、１２１との接続は制御信号を運ぶ制御バ
スとデータバスからなるバス接続となる。
、上述のように２つのＭＰＵＩＩ、１２１を使用し、こ
のＭＰＵＩＩ、１２１との接続は制御信号を運ぶ制御バ
スとデータバスからなるバス接続となる。
上述のＩＮＴＮ７回路 （１） 〜１ （ｎ）は、例
えば３０ 、Ｏｂ ｐ ｓの速度で伝送されて来る接続
制御信号を対応する０３ ＦＡＸ端末（ａ）〜（ｎｌと
の間でＭＰＵＩ １の制御の基に遺り取りし接続準備を
行い、しかる後に０３ＦＡＸ端末（ａｌ〜（ｎ）から例
えば９６Ｑｂｐｓでイメージデータの伝送を行う。
えば３０ 、Ｏｂ ｐ ｓの速度で伝送されて来る接続
制御信号を対応する０３ ＦＡＸ端末（ａ）〜（ｎｌと
の間でＭＰＵＩ １の制御の基に遺り取りし接続準備を
行い、しかる後に０３ＦＡＸ端末（ａｌ〜（ｎ）から例
えば９６Ｑｂｐｓでイメージデータの伝送を行う。
このイメージデータ中には１２ビットの特殊制御符号（
行及びページの終了符号等）が含まれており、この１２
ビットの特殊制御符号の認識はＭＰＵ１２１の制御のも
とに認識用演算回路１２２で処理し、認識される。
行及びページの終了符号等）が含まれており、この１２
ビットの特殊制御符号の認識はＭＰＵ１２１の制御のも
とに認識用演算回路１２２で処理し、認識される。
上述のような従来例のＩＮＴ回路１ （１）〜１（ｎ）
では、各ＴＮＴ回路１ （１） 〜１ （ｎ）毎に
手順制御用専用ＭＰＵＩＩと特殊制御符号認識専用ＭＰ
ＵＩ ２１を装備しているため、バスの制御が複雑とな
り、しかもそのためファームウェア規模が増大すると共
に、２つの専用ＭＰＵｌ１１２１を装備する分その周辺
回路も含めてハードウェア規模も増大し、小型化を実現
するためのネックとなっていた。
では、各ＴＮＴ回路１ （１） 〜１ （ｎ）毎に
手順制御用専用ＭＰＵＩＩと特殊制御符号認識専用ＭＰ
ＵＩ ２１を装備しているため、バスの制御が複雑とな
り、しかもそのためファームウェア規模が増大すると共
に、２つの専用ＭＰＵｌ１１２１を装備する分その周辺
回路も含めてハードウェア規模も増大し、小型化を実現
するためのネックとなっていた。
本発明は、専用のマイクロプロセッサ数を削減すること
によりハードウェア規模が縮小されると共にファームウ
ェア規模も縮小される符号認識回路を実現することを目
的とする。
によりハードウェア規模が縮小されると共にファームウ
ェア規模も縮小される符号認識回路を実現することを目
的とする。
第１図は本発明の詳細な説明するブロック図を示す。
第１図に示す本発明の原理ブロック図中の１０は所定ビ
ット数シリアルに入力する特殊制御符号列をパラレルデ
ータに変換するシリアル／パラレル変換手段であり、 ２０はパラレルに変換されたデータを１ビット毎に予め
内部に設定されているビット符号と比較する比較手段で
あり、 ３０は所定ビット数からなる特殊制御符号列が所定回連
続して同一符号として受信されたごとを検出する連続受
信検出手段であり、 ４０は連続受信検出手段３０にて同一符号として所定回
連続して受信したことが検出された場合、接続制御部に
対して割り込み信号を発生する割り込み信号発生手段で
あり、 ５０は接続制御部が割り込み信号発生手段４０からの割
り込み信号を認識し施した所定処理が終了するタイミン
グで割り込み信号発生手段４０からの割り込み信号をリ
セットする割り込み信号リセット手段であり、 かかる手段を具備することにより本課題を解決するため
の手段とする。
ット数シリアルに入力する特殊制御符号列をパラレルデ
ータに変換するシリアル／パラレル変換手段であり、 ２０はパラレルに変換されたデータを１ビット毎に予め
内部に設定されているビット符号と比較する比較手段で
あり、 ３０は所定ビット数からなる特殊制御符号列が所定回連
続して同一符号として受信されたごとを検出する連続受
信検出手段であり、 ４０は連続受信検出手段３０にて同一符号として所定回
連続して受信したことが検出された場合、接続制御部に
対して割り込み信号を発生する割り込み信号発生手段で
あり、 ５０は接続制御部が割り込み信号発生手段４０からの割
り込み信号を認識し施した所定処理が終了するタイミン
グで割り込み信号発生手段４０からの割り込み信号をリ
セットする割り込み信号リセット手段であり、 かかる手段を具備することにより本課題を解決するため
の手段とする。
しかも必要最小限のハードウェア構成の符号認識回路を
構成することが可能となる。
構成することが可能となる。
ファクシミリ端末から伝送されて来るシリアルなイメー
ジデータをシリアル／パラレル変換手段ＩＯでパラレル
データに変換し、パラレルデータ中の行やページ終了を
指定する特殊制御符号を構成する複数ビットを接続制御
部（以下ＭＰＵと称する）１１が設定した所定ビット符
号と１ビット毎に比較手段２０で比較する。
ジデータをシリアル／パラレル変換手段ＩＯでパラレル
データに変換し、パラレルデータ中の行やページ終了を
指定する特殊制御符号を構成する複数ビットを接続制御
部（以下ＭＰＵと称する）１１が設定した所定ビット符
号と１ビット毎に比較手段２０で比較する。
その結果、同一内容が所定回連続したことを連続受信検
出手段３０で検出されると例えばページ終了として割り
込み信号発生手段４０からＭＰＵ１１に対して割り込み
を行い、それまでの特殊制御符号列の認識完了を通知す
る。
出手段３０で検出されると例えばページ終了として割り
込み信号発生手段４０からＭＰＵ１１に対して割り込み
を行い、それまでの特殊制御符号列の認識完了を通知す
る。
そして、ＭＰＵＩＩが割り込み信号を確認すると割り込
み信号発生手段４０をリセットするための指示を割り込
み信号リセット手段５０に対して出力するように構成し
、１つのファームウェアで〔実施例〕 以下本発明の要旨を第２図〜第４図に示す実施例により
具体的に説明する。
み信号発生手段４０をリセットするための指示を割り込
み信号リセット手段５０に対して出力するように構成し
、１つのファームウェアで〔実施例〕 以下本発明の要旨を第２図〜第４図に示す実施例により
具体的に説明する。
第２図は本発明の詳細な説明するブロック図、第３図は
本発明の実施例における連続受信検出部の構成例を説明
する図、第４図は本発明の実施例におけるインタフェー
ス回路の構成状況を説明する図をそれぞれ示す。尚、全
図を通じて同一符号は同一対象物を示す。
本発明の実施例における連続受信検出部の構成例を説明
する図、第４図は本発明の実施例におけるインタフェー
ス回路の構成状況を説明する図をそれぞれ示す。尚、全
図を通じて同一符号は同一対象物を示す。
第２図に示す本発明の機能ブロックは第４図に示す符号
認識回路１５の実施例を示し、その構成は、 第１図で説明したシリアル／パラレル変換手段１０とし
て、１２ビットのシフトレジスタ１０ａ、比較手段２０
として、１２ビットのコンパレータ２０ａ、 連続受信検出手段３０として、第３図で示すようにビッ
トクロックを１／１２に分周する１／１２分周回路３１
と、５つのフリップフロップ機能を有するフリップフロ
ップ部（以下Ｆ、Ｆ部と称する）３２と、５つの入力の
論理積を取る論理積回路（以下ＡＮＤ回路と称する）３
３からなる連続受信検出部３０ａ、 割り込み信号発生手段４０として、４つのＤ型Ｆ、 Ｆ
回路４１〜４４からなる割り込み信号発生部４０ａ、 割り込み信号リセット手段５０として、２つのレジスタ
５１．５２からなる割り込み信号リセット部５０ａから
構成した例である。
認識回路１５の実施例を示し、その構成は、 第１図で説明したシリアル／パラレル変換手段１０とし
て、１２ビットのシフトレジスタ１０ａ、比較手段２０
として、１２ビットのコンパレータ２０ａ、 連続受信検出手段３０として、第３図で示すようにビッ
トクロックを１／１２に分周する１／１２分周回路３１
と、５つのフリップフロップ機能を有するフリップフロ
ップ部（以下Ｆ、Ｆ部と称する）３２と、５つの入力の
論理積を取る論理積回路（以下ＡＮＤ回路と称する）３
３からなる連続受信検出部３０ａ、 割り込み信号発生手段４０として、４つのＤ型Ｆ、 Ｆ
回路４１〜４４からなる割り込み信号発生部４０ａ、 割り込み信号リセット手段５０として、２つのレジスタ
５１．５２からなる割り込み信号リセット部５０ａから
構成した例である。
上述の機能ブロック１０ａ〜５０ａから構成される符号
認識回路Ｌ５は、第５図で説明した認識回路１２と同等
以上の機能を純粋にハードウェア回路のみで構成したも
のであり、しかもＭＰＵ１１の制御のもとに動作するも
ので、第４図にインタフェース回路１０（ｉ）における
構成状況を示している。
認識回路Ｌ５は、第５図で説明した認識回路１２と同等
以上の機能を純粋にハードウェア回路のみで構成したも
のであり、しかもＭＰＵ１１の制御のもとに動作するも
ので、第４図にインタフェース回路１０（ｉ）における
構成状況を示している。
例えば、シフトレジスタ１０ａはＭＯＤＥＭＩ３から出
力される１２ビットのシリアルデータ（イメージデータ
で第２図にはＤＡＴＡで示す）をＭＯＤＥＭ１３から出
力されるビット単位のクロック（ビットクロックで第２
図にはＣＬＯＣＫで示す）でパラレルデータへ変換する
。
力される１２ビットのシリアルデータ（イメージデータ
で第２図にはＤＡＴＡで示す）をＭＯＤＥＭ１３から出
力されるビット単位のクロック（ビットクロックで第２
図にはＣＬＯＣＫで示す）でパラレルデータへ変換する
。
コンパレータ２αａは１２ビットデータヲ１ビットシフ
ト毎に、ＭＰＵＩＩで設定（予めＭＰＵ１ｌ内に設定さ
れている）されたビット列と合っているか否かを比較す
る。
ト毎に、ＭＰＵＩＩで設定（予めＭＰＵ１ｌ内に設定さ
れている）されたビット列と合っているか否かを比較す
る。
そして、合っている場合はエンドオブライン信号（以下
ＥＯＬと称する）を持って連続受信検出部３０ａ内Ｆ、
Ｆ部３２のＤＩ端子と割り込み信号発生部４０ａ内り
型Ｆ、Ｆ回路４２のＤ端子へ通知する。
ＥＯＬと称する）を持って連続受信検出部３０ａ内Ｆ、
Ｆ部３２のＤＩ端子と割り込み信号発生部４０ａ内り
型Ｆ、Ｆ回路４２のＤ端子へ通知する。
割り込み信号発生部４０ａ内り型Ｆ、Ｆ回路４４はＤ型
Ｆ、Ｆ回路４２の正出力Ｑの信号をクロックとして反転
出力＊Ｑを行の終了を通知する割り込み信号ｒ ＲＱ２
として出力し、ＭＰＵＩＩへ割り込み通知する。
Ｆ、Ｆ回路４２の正出力Ｑの信号をクロックとして反転
出力＊Ｑを行の終了を通知する割り込み信号ｒ ＲＱ２
として出力し、ＭＰＵＩＩへ割り込み通知する。
一方、連続受信検出部３０ａ内Ｆ、 Ｆ部３２ではこの
ＥＯＬを計数して６回連続したことをＡＮＤ回路３３で
検出した場合は、ページ終了を通知する信号としてＲＴ
Ｃ信号を割り込み信号発生部４０ａ内り型Ｆ、 Ｆ回路
４１へ送出する。
ＥＯＬを計数して６回連続したことをＡＮＤ回路３３で
検出した場合は、ページ終了を通知する信号としてＲＴ
Ｃ信号を割り込み信号発生部４０ａ内り型Ｆ、 Ｆ回路
４１へ送出する。
尚、Ｄ型Ｆ、Ｆ回路４１及び４２で行終了。
ページ終了信号を一旦保持しているのは、信号に含まれ
るヒゲ対策用として再度クロックで打ち直すためのもの
である。
るヒゲ対策用として再度クロックで打ち直すためのもの
である。
Ｄ型Ｆ、Ｆ回路４１に保持したＲＴＣ信号はその正出力
Ｑから取り出し、Ｄ型Ｆ、Ｆ回路４３のクロックとしそ
の反転出力＊Ｑをページの終了を通知する割り込み信号
ＩＲＱＩとして出力し、ＭＰＵＩＩへ割り込み通知する
。
Ｑから取り出し、Ｄ型Ｆ、Ｆ回路４３のクロックとしそ
の反転出力＊Ｑをページの終了を通知する割り込み信号
ＩＲＱＩとして出力し、ＭＰＵＩＩへ割り込み通知する
。
尚、連続受信検出部３０ａでの連続６回のＥＯＬの検出
条件は、第２図に示すように連続を示す信号ＧＯＩＮＴ
とデータＤＯ〜Ｄ７（ＭＰＵＩＩからのデータバス）が
オン状態であることが条件である。但し、ＲＥＳＥＴは
ＭＰＵＩ １からのリセット信号を示す。
条件は、第２図に示すように連続を示す信号ＧＯＩＮＴ
とデータＤＯ〜Ｄ７（ＭＰＵＩＩからのデータバス）が
オン状態であることが条件である。但し、ＲＥＳＥＴは
ＭＰＵＩ １からのリセット信号を示す。
又、割り込み信号リセット部り０ａ内レジスタ５２は割
り込み信号発生部４０ａ内り型Ｆ、 Ｆ回路４４を、レ
ジスタ５１はＤ型Ｆ、Ｆ回路４３をリセットするための
ものである。
り込み信号発生部４０ａ内り型Ｆ、 Ｆ回路４４を、レ
ジスタ５１はＤ型Ｆ、Ｆ回路４３をリセットするための
ものである。
このリセットは割り込み信号ｒＲＱ１，２での割り込み
がＭＰＵＩＩで確認されると、ＭＰＵ１１の指示でレジ
スタ５１．５２ヘリセット信号Ｒ３Ｔｌ、Ｒ３Ｔ２を書
込むことにより出力されるものである。
がＭＰＵＩＩで確認されると、ＭＰＵ１１の指示でレジ
スタ５１．５２ヘリセット信号Ｒ３Ｔｌ、Ｒ３Ｔ２を書
込むことにより出力されるものである。
以上のような本発明の符号認識回路を用いれば、マイク
ロプロセッサが１つ削減されしかもこれらに関する周辺
回路が不要となり、よってファームウェア規模及びハー
ドウェア規模が少なくなると言う効果がある。
ロプロセッサが１つ削減されしかもこれらに関する周辺
回路が不要となり、よってファームウェア規模及びハー
ドウェア規模が少なくなると言う効果がある。
第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明するブロック図、第３図は本発明の
実施例における連続受信検出部の構成例を説明する図、 第４図は本発明の実施例におけるインタフェース回路の
構成状況を説明する図、 第５図はインタフェース回路の従来例を説明するブロッ
ク図、 第６図は端末とインタフェース回路との接続状況を説明
する図、 をそれぞれ示す。 図において、 １はセンタ装置、 １（１）〜Ｈｎ）、 １０ （ｉ）はＴＮＴ回路、１
０はシリアル／パラレル変換手段、 １０ａはシフトレジスタ、１１，１２１はＭＰＵ、１２
、１５は符号認識回路、１３はＭＯＤＥＭ。 １４はＮＣＵ、 ２０は比較手段、２０ａは
コンパレータ、 ３０は連続受信検出手段、３０ａは連
続受信検出部、３１は１／１２分周回路、３２はＦ、Ｆ
部、 ３３はＡＮＤ回路、４０は割り込み信号発
生手段、 ４０ａは割り込み信号発生部、 ４１〜４４はＤ型Ｆ、Ｆ回路、 ５０は割り込み信号リセット手段、 ５０ａは割り込み信号リセット部、 ５１．５２はレジスタ、 １２２は認識用演算回路、
をそれぞれ示す。 ■ ■ Ｇへ 本発明の詳細な説明するブロック図 第１図
本発明の詳細な説明するブロック図、第３図は本発明の
実施例における連続受信検出部の構成例を説明する図、 第４図は本発明の実施例におけるインタフェース回路の
構成状況を説明する図、 第５図はインタフェース回路の従来例を説明するブロッ
ク図、 第６図は端末とインタフェース回路との接続状況を説明
する図、 をそれぞれ示す。 図において、 １はセンタ装置、 １（１）〜Ｈｎ）、 １０ （ｉ）はＴＮＴ回路、１
０はシリアル／パラレル変換手段、 １０ａはシフトレジスタ、１１，１２１はＭＰＵ、１２
、１５は符号認識回路、１３はＭＯＤＥＭ。 １４はＮＣＵ、 ２０は比較手段、２０ａは
コンパレータ、 ３０は連続受信検出手段、３０ａは連
続受信検出部、３１は１／１２分周回路、３２はＦ、Ｆ
部、 ３３はＡＮＤ回路、４０は割り込み信号発
生手段、 ４０ａは割り込み信号発生部、 ４１〜４４はＤ型Ｆ、Ｆ回路、 ５０は割り込み信号リセット手段、 ５０ａは割り込み信号リセット部、 ５１．５２はレジスタ、 １２２は認識用演算回路、
をそれぞれ示す。 ■ ■ Ｇへ 本発明の詳細な説明するブロック図 第１図
Claims (1)
- 【特許請求の範囲】 複数のファクシミリを端末として収容し、各端末を複数
の電話回線に接続するための動作を接続制御部（１１）
の制御のもとに行うインタフェース回路において、 前記接続制御部（１１）の制御の基に接続を要求する該
端末と設定された回線から受信するイメージデータ中に
含まれる所定ビット数からなる行やページの終了を示す
特殊制御符号列データをシリアル／パラレル変換手段（
１０）にてパラレルデータに変換し、 パラレルに変換されたデータを１ビット毎に予め内部に
設定されているビット符号と比較手段（２０）にて比較
し、 前記特殊制御符号列データが所定回連続して同一符号と
して受信された場合、それを連続受信検出手段（３０）
にて検出し、 前記連続受信検出手段（３０）にて同一符号として所定
回連続して受信したことが検出された場合、前記接続制
御部（１１）に対して割り込み信号発生手段（４０）に
て割り込み信号を発生し、前記接続制御部（１１）が前
記割り込み信号発生手段（４０）からの割り込み信号を
認識し、しかも該割り込み信号に基づく所定処理が終了
するタイミングで前記割り込み信号発生手段（４０）か
らの割り込み信号を割り込み信号リセット手段（５０）
にてリセットすることを特徴とする符号認識回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63180962A JPH0230271A (ja) | 1988-07-20 | 1988-07-20 | 符号認識回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63180962A JPH0230271A (ja) | 1988-07-20 | 1988-07-20 | 符号認識回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0230271A true JPH0230271A (ja) | 1990-01-31 |
Family
ID=16092325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63180962A Pending JPH0230271A (ja) | 1988-07-20 | 1988-07-20 | 符号認識回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0230271A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0471988U (ja) * | 1990-11-06 | 1992-06-25 |
-
1988
- 1988-07-20 JP JP63180962A patent/JPH0230271A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0471988U (ja) * | 1990-11-06 | 1992-06-25 |
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