JPH02302794A - 大画面表示装置 - Google Patents
大画面表示装置Info
- Publication number
- JPH02302794A JPH02302794A JP1124011A JP12401189A JPH02302794A JP H02302794 A JPH02302794 A JP H02302794A JP 1124011 A JP1124011 A JP 1124011A JP 12401189 A JP12401189 A JP 12401189A JP H02302794 A JPH02302794 A JP H02302794A
- Authority
- JP
- Japan
- Prior art keywords
- control circuit
- display device
- signal
- displays
- large screen
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は複数のフレームメモリから読出した内容を、
それぞれ対応する複数のディスプレイに表示する大画面
表示装置に関するものである。
それぞれ対応する複数のディスプレイに表示する大画面
表示装置に関するものである。
第３図は例えば特開昭６０−２３７７７４号公報に記載
された表示装置を示すブロック図であり、図において、
１はディスプレイ、２はフレームメモリ、３はフレーム
メモリ２から読出した内容をディスプレイ１の入力信号
に変換する変換器、４はフレームメモリ２の内容を読出
しディスプレイ１に表示するための制御回路であり、こ
れ等によって表示装置５を構成している。 第４図は次のような表示装置５をマトリクス状に配列し
て構成した大画面表示装置１１であり、第４図において
、６はアナログ／デジタル（Ａ／Ｄ）変換器、７はタイ
ミング発生回路、８ａ、８ｂ、８ｃはマトリクス状に配
列された表示装置５１１〜５３３の列数と同数設けられ
たパンツアメモリ、９ａ、９ｂ、９ｃはパンツアメモリ
８ａ、８ｂ、８ｃに対応して設けられた波形成形回路、
１０ａ、１０ｂ、１０ｃは波形成形回路９ａ、９ｂ。 ９Ｃに接続された終端回路である。 第５図は前記第３図におけるディスプレイ１の１例を示
す概略図である。例えばＣＲＴ、蛍光表示管、液晶５等
の発光素子により、第５図（ａ）に示すように所定の画
素数を含む平面ディスプレイを構成したもの、または第
５図（ｂ）に示すように単画素発光素子を所定個数マト
リクス状に配列構成したもの、あるいは第５図（Ｃ）に
示すように小数の画素を含む平面ディスプレイを、全画
素数が所定数になるようにマトリクス状に配列構成した
もの等が考えられる。ディスプレイ１が含む全画素数は
フレームメモリ２のアドレスに対応して一定である。 第６図は前記第１図における制御回路４の詳細図を示す
もので、第６図において、１２はデータ信号とＡＬＥ信
号を入力するアドレスラッチ、１３はアドレスラッチ１
２の出力側に設けたコンパレータ、１４はコンパレータ
１３の出力側に設けたスイッチ、１５はインバータ１６
を通したＤＷＴ信号とコンパレータ１３の出力信号を入
力するＮＡＮＤ回路、１７はタイミング発生回路、１８
はタイミング発生回路１７からのタイミング信号により
変換器３をオンオフ制御する読出しアドレス制御［１回
路、１９はアドレスラッチ１２とタイミング発生回路１
７および読出しアドレス制御回路１８のそれぞれの出力
信号を入力するアドレスセレクタである。 次に動作について説明する。映像信号Ａ ／ Ｄは変換
器６によってデジタル信号に変換され、この変換された
高速のデジタル信号を一旦ハッファメモリ８ａ、８ｂ、
８ｃに格納後、タイミング発生回路１７から供給される
伝送に必要なタイミング信号で低速に変換され、アドレ
スを付加し、波形成形回路９を介して各表示装置５１１
〜５３３に伝送される。各表示装置５□〜５３３では伝
送されたデータのアドレスを検出し、所定のデータをフ
レームメモリ２に書込む。このフレームメモリ２からは
制御回路４の発生するタイミングに従ってデータが読出
される。 この読出されたデータは変換器３によって逐次０Ｎ１０
ＦＦ信号に変換され、このＯＮ１０ Ｆ Ｆ信号に応じ
て所定の画像がディスプレイ１に表示される。 一方、テレビ信号等の濃淡を含む画像の場合は、フレー
ムメモリ２の内容を所定の期間（例えば日本のテレビ信
号の標準であるＮＴＳＣ方弐の場合１／６０秒）内に複
数回読出し、逐次０Ｎ１０ＦＦ信号に変換することによ
って、所定期間内のＯＮ時間の累積時間幅をテレビ信号
の強弱に比例せしめ、濃淡画像の表示が実現できる。こ
のようにしてそれぞれの表示装置５１１〜５３３に映像
の一部が表示され、大画面表示装置１１には一つの映像
として表示される。
された表示装置を示すブロック図であり、図において、
１はディスプレイ、２はフレームメモリ、３はフレーム
メモリ２から読出した内容をディスプレイ１の入力信号
に変換する変換器、４はフレームメモリ２の内容を読出
しディスプレイ１に表示するための制御回路であり、こ
れ等によって表示装置５を構成している。 第４図は次のような表示装置５をマトリクス状に配列し
て構成した大画面表示装置１１であり、第４図において
、６はアナログ／デジタル（Ａ／Ｄ）変換器、７はタイ
ミング発生回路、８ａ、８ｂ、８ｃはマトリクス状に配
列された表示装置５１１〜５３３の列数と同数設けられ
たパンツアメモリ、９ａ、９ｂ、９ｃはパンツアメモリ
８ａ、８ｂ、８ｃに対応して設けられた波形成形回路、
１０ａ、１０ｂ、１０ｃは波形成形回路９ａ、９ｂ。 ９Ｃに接続された終端回路である。 第５図は前記第３図におけるディスプレイ１の１例を示
す概略図である。例えばＣＲＴ、蛍光表示管、液晶５等
の発光素子により、第５図（ａ）に示すように所定の画
素数を含む平面ディスプレイを構成したもの、または第
５図（ｂ）に示すように単画素発光素子を所定個数マト
リクス状に配列構成したもの、あるいは第５図（Ｃ）に
示すように小数の画素を含む平面ディスプレイを、全画
素数が所定数になるようにマトリクス状に配列構成した
もの等が考えられる。ディスプレイ１が含む全画素数は
フレームメモリ２のアドレスに対応して一定である。 第６図は前記第１図における制御回路４の詳細図を示す
もので、第６図において、１２はデータ信号とＡＬＥ信
号を入力するアドレスラッチ、１３はアドレスラッチ１
２の出力側に設けたコンパレータ、１４はコンパレータ
１３の出力側に設けたスイッチ、１５はインバータ１６
を通したＤＷＴ信号とコンパレータ１３の出力信号を入
力するＮＡＮＤ回路、１７はタイミング発生回路、１８
はタイミング発生回路１７からのタイミング信号により
変換器３をオンオフ制御する読出しアドレス制御［１回
路、１９はアドレスラッチ１２とタイミング発生回路１
７および読出しアドレス制御回路１８のそれぞれの出力
信号を入力するアドレスセレクタである。 次に動作について説明する。映像信号Ａ ／ Ｄは変換
器６によってデジタル信号に変換され、この変換された
高速のデジタル信号を一旦ハッファメモリ８ａ、８ｂ、
８ｃに格納後、タイミング発生回路１７から供給される
伝送に必要なタイミング信号で低速に変換され、アドレ
スを付加し、波形成形回路９を介して各表示装置５１１
〜５３３に伝送される。各表示装置５□〜５３３では伝
送されたデータのアドレスを検出し、所定のデータをフ
レームメモリ２に書込む。このフレームメモリ２からは
制御回路４の発生するタイミングに従ってデータが読出
される。 この読出されたデータは変換器３によって逐次０Ｎ１０
ＦＦ信号に変換され、このＯＮ１０ Ｆ Ｆ信号に応じ
て所定の画像がディスプレイ１に表示される。 一方、テレビ信号等の濃淡を含む画像の場合は、フレー
ムメモリ２の内容を所定の期間（例えば日本のテレビ信
号の標準であるＮＴＳＣ方弐の場合１／６０秒）内に複
数回読出し、逐次０Ｎ１０ＦＦ信号に変換することによ
って、所定期間内のＯＮ時間の累積時間幅をテレビ信号
の強弱に比例せしめ、濃淡画像の表示が実現できる。こ
のようにしてそれぞれの表示装置５１１〜５３３に映像
の一部が表示され、大画面表示装置１１には一つの映像
として表示される。
従来の大画面表示装置は以上のように構成されているの
で、濃淡を含む画像の場合はフレームメモリ２の内容を
所定の期間内に高速に繰返し読出す必要がある。また、
フレームメモリ２のアクセスタイムの限界によってディ
スプレイ１が含む画素数も制約されるため、特定の画素
数に対応して制御回路４が必要となる。 一方、大画面表示装置には高解像度化の要求がある。例
えば第７図（ａ）に示す斜線を施こした部分の表示装置
の高解像度化を図る場合、第７図（ｂ）に示すようにそ
の部分に解像度の高い表示装置５′を配列する必要があ
る。 ここで、第７図（ａ）の斜線部分の表示装置５と第７図
（ｂ）の斜線部分の表示装置５′が含む画素数は一定で
あり、いずれもフレームメモリ２、変換器３、制御回路
４を必要とする。ところが制御回路４は複雑な構成であ
り、この制御回路４をディスプレイごとに実装すること
は困難であるとともにコスト高になるという課題があっ
た。 この発明は上記のような課題を解消するためになされた
もので、コンパクトで低コストの大画面表示装置を得る
ことを目的とする。
で、濃淡を含む画像の場合はフレームメモリ２の内容を
所定の期間内に高速に繰返し読出す必要がある。また、
フレームメモリ２のアクセスタイムの限界によってディ
スプレイ１が含む画素数も制約されるため、特定の画素
数に対応して制御回路４が必要となる。 一方、大画面表示装置には高解像度化の要求がある。例
えば第７図（ａ）に示す斜線を施こした部分の表示装置
の高解像度化を図る場合、第７図（ｂ）に示すようにそ
の部分に解像度の高い表示装置５′を配列する必要があ
る。 ここで、第７図（ａ）の斜線部分の表示装置５と第７図
（ｂ）の斜線部分の表示装置５′が含む画素数は一定で
あり、いずれもフレームメモリ２、変換器３、制御回路
４を必要とする。ところが制御回路４は複雑な構成であ
り、この制御回路４をディスプレイごとに実装すること
は困難であるとともにコスト高になるという課題があっ
た。 この発明は上記のような課題を解消するためになされた
もので、コンパクトで低コストの大画面表示装置を得る
ことを目的とする。
この発明に係る大画面表示装置は、複数のフレームメモ
リからその内容を読出し、それぞれの対応する複数のデ
ィスプレイに表示することを制御する共通制御回路を具
備したものである。
リからその内容を読出し、それぞれの対応する複数のデ
ィスプレイに表示することを制御する共通制御回路を具
備したものである。
この発明における共通制御回路は、それぞれ異なるディ
スプレイに表示内容を供給する複数のフレームメモリを
制御することにより、各フレームメモリ毎に制御回路を
設ける場合に比べて、コンパクト低コスト化を可能とす
る。
スプレイに表示内容を供給する複数のフレームメモリを
制御することにより、各フレームメモリ毎に制御回路を
設ける場合に比べて、コンパクト低コスト化を可能とす
る。
以下、この発明の一実施例を図について説明する。第１
図において、１１〜１ｏはディスプレイ、２、〜２．．
はデジタルデータを同時に入力するフレームメモリ、３
．〜３ｏはフレームメモリ２□〜２、から続出された内
容をＯＮ１０ Ｆ Ｆ制御する変換器、４０は伝送に必
要なタイミング信号を発生してフレームメモリ２□〜２
７、変換器３゜〜３□を共通に制御する共通制御回路で
あり、これ等は例えば前記第４図に示す大画面表示装置
１１の１例を構成するものである。 次に−Ｆ記実施例の動作について説明する。デジタルデ
ータが同時に入力されたフレームメモリ２１〜２□の内
容は、共通制御回路４０のタイミング信号に基づいて読
出され、この共通制御回路４０で制御される変換器３１
〜３７で逐次ＯＮ〜ＯＦＦ信号に変換され、この０Ｎ１
０１？Ｆ信号でディスプレイ１１〜１．、の各画素をＯ
Ｎ１０ Ｆ Ｆ制御して所定の映像を表示するものであ
る。 上記ディスプレイについてのフレームメモリ。 変換器、制御回路等の周辺回路の内、特に、制御回路は
複雑な構成であり、プリント基板上のがなりの部分を占
有する一方、複数個のディスプレイをそれぞれ制御する
制御回路のタイミング発止動作は同じである そこで、前記第１図に示すように、例えばマトリクス状
に配列した１例のディスプレイを１つの共通制御回路で
制御するように構成することにより、大幅な部品削減が
可能となり、高解像度の表示装置を容易に実現すること
ができる。 なお、上記実施例では大画面ディスプレイを対象に説明
したが、第２図に示すように、ＣＲＴディスプレイモニ
タ２０１□、２０．、を並設使用するマルチビジョン等
にも適用できる。
図において、１１〜１ｏはディスプレイ、２、〜２．．
はデジタルデータを同時に入力するフレームメモリ、３
．〜３ｏはフレームメモリ２□〜２、から続出された内
容をＯＮ１０ Ｆ Ｆ制御する変換器、４０は伝送に必
要なタイミング信号を発生してフレームメモリ２□〜２
７、変換器３゜〜３□を共通に制御する共通制御回路で
あり、これ等は例えば前記第４図に示す大画面表示装置
１１の１例を構成するものである。 次に−Ｆ記実施例の動作について説明する。デジタルデ
ータが同時に入力されたフレームメモリ２１〜２□の内
容は、共通制御回路４０のタイミング信号に基づいて読
出され、この共通制御回路４０で制御される変換器３１
〜３７で逐次ＯＮ〜ＯＦＦ信号に変換され、この０Ｎ１
０１？Ｆ信号でディスプレイ１１〜１．、の各画素をＯ
Ｎ１０ Ｆ Ｆ制御して所定の映像を表示するものであ
る。 上記ディスプレイについてのフレームメモリ。 変換器、制御回路等の周辺回路の内、特に、制御回路は
複雑な構成であり、プリント基板上のがなりの部分を占
有する一方、複数個のディスプレイをそれぞれ制御する
制御回路のタイミング発止動作は同じである そこで、前記第１図に示すように、例えばマトリクス状
に配列した１例のディスプレイを１つの共通制御回路で
制御するように構成することにより、大幅な部品削減が
可能となり、高解像度の表示装置を容易に実現すること
ができる。 なお、上記実施例では大画面ディスプレイを対象に説明
したが、第２図に示すように、ＣＲＴディスプレイモニ
タ２０１□、２０．、を並設使用するマルチビジョン等
にも適用できる。
以上のように、この発明によれば、複数のディスプレイ
の組合せによって映像を表示する大画面表示装置におい
て、上記各ディスプレイの何個宛かを共通制御回路で制
御するように構成したので、複雑な構成の制御回路の使
用個数を少なくし、コンパクト、低コスト化を図ること
ができるという効果がある。
の組合せによって映像を表示する大画面表示装置におい
て、上記各ディスプレイの何個宛かを共通制御回路で制
御するように構成したので、複雑な構成の制御回路の使
用個数を少なくし、コンパクト、低コスト化を図ること
ができるという効果がある。
第１図はこの発明の一実施例による大画面表示装置を示
すブロック図、第２図はマルチビジョンの一部の斜視図
、第３図は表示装置のブロック図、第４図はその表示装
置を用いた従来の大画面表示装置のブロック図、第５図
はディスプレイの各種の構成図、第６図は制御回路のブ
ロック図、第７図は大画面表示装置の高解像度化の説明
図である。 １１〜１７はディスプレイ、２Ｉ〜２，１はフレームメ
モリ、４０は共通制御回路。 図中、同一符号は同一または相当部分を示す。
すブロック図、第２図はマルチビジョンの一部の斜視図
、第３図は表示装置のブロック図、第４図はその表示装
置を用いた従来の大画面表示装置のブロック図、第５図
はディスプレイの各種の構成図、第６図は制御回路のブ
ロック図、第７図は大画面表示装置の高解像度化の説明
図である。 １１〜１７はディスプレイ、２Ｉ〜２，１はフレームメ
モリ、４０は共通制御回路。 図中、同一符号は同一または相当部分を示す。
Claims (1)
- 表示データを書込み読出しする複数のフレームメモリと
、前記各フレームメモリに対応して設けられ該フレーム
メモリから読出したそれぞれの表示データを表示する複
数のディスプレイと、前記各フレームメモリの内容を読
出し、それぞれの対応する前記各ディスプレイに表示す
ることを制御する共通制御回路とを備えた大画面表示装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1124011A JPH02302794A (ja) | 1989-05-17 | 1989-05-17 | 大画面表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1124011A JPH02302794A (ja) | 1989-05-17 | 1989-05-17 | 大画面表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02302794A true JPH02302794A (ja) | 1990-12-14 |
Family
ID=14874815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1124011A Pending JPH02302794A (ja) | 1989-05-17 | 1989-05-17 | 大画面表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02302794A (ja) |
-
1989
- 1989-05-17 JP JP1124011A patent/JPH02302794A/ja active Pending
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