JPH02302991A - 半導体ダイナミックｒａｍ - Google Patents
半導体ダイナミックｒａｍInfo
- Publication number
- JPH02302991A JPH02302991A JP1123058A JP12305889A JPH02302991A JP H02302991 A JPH02302991 A JP H02302991A JP 1123058 A JP1123058 A JP 1123058A JP 12305889 A JP12305889 A JP 12305889A JP H02302991 A JPH02302991 A JP H02302991A
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- Japan
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- sense amplifier
- refresh
- bit line
- transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体ダイナミックＲＡＭに関し、特にそ
のピーク電流の低減に関するものである。
のピーク電流の低減に関するものである。
〔従来の技術」
第３図は従来のメモリアレイの構成を示し、図中１〜６
，１０．１１はＮ−ｃｈＭＯ３）ランジスタ、７〜９は
Ｐ−ｃｈＭＯ３）ランジスタ、ＷＬ、、ＷＬ２はワード
線、ＢＬ、ＢＬはビット線対を構成する非反転ビット線
及び反転ビット線で、両ビット線間にはＮ−ｃｈセンス
アンプ（Ｎ−ｃｈＳＡ）及びＰ−ｃｈセンスアンプ（Ｐ
−ｃｈＳＡ）が配設されている。該Ｎ−’ｃｈＳＡは、
一端が接地され、ゲートにセンスアンプ活性化信号線Ｓ
ｏが接続された活性化トランジスタ６と、該トランジス
タ６に接続された非反転ビット線ＢＬ及び反転ビット線
丁丁の接地電位設定用ＭＯ３Ｉ−ランジスタ４及び５と
から構成されている。またＰ−ｃｈＳＡは、一端が電源
に、ゲートがセンスアンプ活性化信号線Ｓｏに接続され
た活性化トランジスタ９と、該トランジスタ９に接続さ
れた非反転ビット線ＢＬ及び反転ビット線ＢＬの電源電
位設定用ＭＯ３）ランジスタフ及び８とから構成されて
いる。
，１０．１１はＮ−ｃｈＭＯ３）ランジスタ、７〜９は
Ｐ−ｃｈＭＯ３）ランジスタ、ＷＬ、、ＷＬ２はワード
線、ＢＬ、ＢＬはビット線対を構成する非反転ビット線
及び反転ビット線で、両ビット線間にはＮ−ｃｈセンス
アンプ（Ｎ−ｃｈＳＡ）及びＰ−ｃｈセンスアンプ（Ｐ
−ｃｈＳＡ）が配設されている。該Ｎ−’ｃｈＳＡは、
一端が接地され、ゲートにセンスアンプ活性化信号線Ｓ
ｏが接続された活性化トランジスタ６と、該トランジス
タ６に接続された非反転ビット線ＢＬ及び反転ビット線
丁丁の接地電位設定用ＭＯ３Ｉ−ランジスタ４及び５と
から構成されている。またＰ−ｃｈＳＡは、一端が電源
に、ゲートがセンスアンプ活性化信号線Ｓｏに接続され
た活性化トランジスタ９と、該トランジスタ９に接続さ
れた非反転ビット線ＢＬ及び反転ビット線ＢＬの電源電
位設定用ＭＯ３）ランジスタフ及び８とから構成されて
いる。
また２０．３０はそれぞれ直列接続のＭＯＳトランジス
タ２．３及びメモリセル容量２１．２２を有するメモリ
セルで、メモリセル２０は非反転ビット線ＢＬとセルプ
レート電圧ＣＰとの間に接続され、そのＭＯ３Ｉ−ラン
ジスタ２のゲー］・とワード線ＷＬ、とが接続されてお
り、メモリセル３０は反転ビット線ＢＬとセルプレート
電圧ＣＰとの間に接続され、そのＭＯＳ）ランジスタ３
のゲートとワード線ＷＬ２とが接続されている。１は上
記ビット線ＢＬ、ＢＬ間に接続され、両ピッＩ−線を短
絡するためのＭＯＳ）ランジスタで、そのゲートはイコ
ライズ信号線ＥＱに接続されている。
タ２．３及びメモリセル容量２１．２２を有するメモリ
セルで、メモリセル２０は非反転ビット線ＢＬとセルプ
レート電圧ＣＰとの間に接続され、そのＭＯ３Ｉ−ラン
ジスタ２のゲー］・とワード線ＷＬ、とが接続されてお
り、メモリセル３０は反転ビット線ＢＬとセルプレート
電圧ＣＰとの間に接続され、そのＭＯＳ）ランジスタ３
のゲートとワード線ＷＬ２とが接続されている。１は上
記ビット線ＢＬ、ＢＬ間に接続され、両ピッＩ−線を短
絡するためのＭＯＳ）ランジスタで、そのゲートはイコ
ライズ信号線ＥＱに接続されている。
さらに１０は非反転ビット線Ｂ ＬとＩｌｏ線との間に
接続されたＭＯＳ）ランシスタ、１１は反転ビット線■
と丁７で線との間に接続されたＭ○Ｓトランジスタで、
両トランジスタのゲートにはコラムデコーダの出力ｙが
接続されており、Ｉｌｏ、ｍ線はＩ１０線対電位となっ
ている。
接続されたＭＯＳ）ランシスタ、１１は反転ビット線■
と丁７で線との間に接続されたＭ○Ｓトランジスタで、
両トランジスタのゲートにはコラムデコーダの出力ｙが
接続されており、Ｉｌｏ、ｍ線はＩ１０線対電位となっ
ている。
次に第３図の動作原理を第４図の波形図を用いて説明す
る。
る。
イコライズ信号ＥＱが高レベルから低レベルになり、例
えばワード線信号ＷＬ、が高レベルになると、メモリセ
ル容量２１から非反転ビット線ＢＬに情報が読み出され
、ＮｃｈＳＡでは、その情報の“′ハイ゛°あるいは“
ロウ゛によりビット線ＢＬの電位を１ ／ ２ Ｖ ｃ
ｃそのまま保持するか、あるいはこれをＧＮＤレベル
まで増幅するかが行われる。その後Ｐ−ｃｈＳＡでは、
ビット線しベルがｌ ／ ２Ｖ ｃ ｃそのままである
場合には、これをＶｃｃレベルまで増幅する。この後Ｗ
Ｌ、信号が低レベルとなり、ＥＱ倍信号高レベルになっ
た時、ビット線電圧、つまり非反転ビット線及び反転ビ
ット線の電圧はショートされて１／２■ＣＣのプリチャ
ージ電圧となり、リフレッシュが行われる。
えばワード線信号ＷＬ、が高レベルになると、メモリセ
ル容量２１から非反転ビット線ＢＬに情報が読み出され
、ＮｃｈＳＡでは、その情報の“′ハイ゛°あるいは“
ロウ゛によりビット線ＢＬの電位を１ ／ ２ Ｖ ｃ
ｃそのまま保持するか、あるいはこれをＧＮＤレベル
まで増幅するかが行われる。その後Ｐ−ｃｈＳＡでは、
ビット線しベルがｌ ／ ２Ｖ ｃ ｃそのままである
場合には、これをＶｃｃレベルまで増幅する。この後Ｗ
Ｌ、信号が低レベルとなり、ＥＱ倍信号高レベルになっ
た時、ビット線電圧、つまり非反転ビット線及び反転ビ
ット線の電圧はショートされて１／２■ＣＣのプリチャ
ージ電圧となり、リフレッシュが行われる。
なお丁Ｗ１はＤＲＡＭをコントロールする信号で上記動
作とは直接関係しない。
作とは直接関係しない。
〔発明が解決しようとする課題］
従来の半導体ダイナミックＲＡＭは以上のように構成さ
れているので、上述のようにリフレッシュを行う場合、
第４図に示すようにＰ−ｃｈＳＡでビット線を充電する
時、ピーク電流が大きく、容量の大きな電源が必要であ
るという問題があった。
れているので、上述のようにリフレッシュを行う場合、
第４図に示すようにＰ−ｃｈＳＡでビット線を充電する
時、ピーク電流が大きく、容量の大きな電源が必要であ
るという問題があった。
この発明は、上記の様な問題点を解消するためになされ
たもので、リフレッシュ時のピーク電流を小さく抑える
ことができるダイナミンクＲＡＭを得ることを目的とし
ている。
たもので、リフレッシュ時のピーク電流を小さく抑える
ことができるダイナミンクＲＡＭを得ることを目的とし
ている。
この発明に係るダイナミックＲＡＭは、ビット線を充電
して電源電位にする充電センスアンプと、ビット線を放
電して接地電位にする放電センスアンプとを有し、リフ
レッシュ時一対のビット線の一方を電源電位に、他方を
接地電位に設定し、両ビット線をこれらを短絡すること
により所定電位にプリチャージする半導体ダイナミック
ＲＡＭにおいて、上記充電センスアンプを、上記リフレ
ッシュ動作の際のみ、該センスアンプを活性化する活性
化トランジスタの駆動能力を絞るよう構成したものであ
る。
して電源電位にする充電センスアンプと、ビット線を放
電して接地電位にする放電センスアンプとを有し、リフ
レッシュ時一対のビット線の一方を電源電位に、他方を
接地電位に設定し、両ビット線をこれらを短絡すること
により所定電位にプリチャージする半導体ダイナミック
ＲＡＭにおいて、上記充電センスアンプを、上記リフレ
ッシュ動作の際のみ、該センスアンプを活性化する活性
化トランジスタの駆動能力を絞るよう構成したものであ
る。
この発明においては、充電センスアンプを、リフレッシ
ュ動作を行う際のみ、その活性化トランジスタの駆動能
力を絞るよう構成したから、リフレッシュ時、ピント線
が低電位レベルか高電位レベルに変化するスピードが低
下することとなり、これによりこの時の電源電流のピー
クを小さく抑えることができる。
ュ動作を行う際のみ、その活性化トランジスタの駆動能
力を絞るよう構成したから、リフレッシュ時、ピント線
が低電位レベルか高電位レベルに変化するスピードが低
下することとなり、これによりこの時の電源電流のピー
クを小さく抑えることができる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による半導体ダイナミックＲ
ＡＭの構成図であり、図において第３図と同一符号は同
一または相当部分を示し、１０１がＰ−ｃｈＳＡの活性
化トランジスタ９に並列に接続され、該Ｐ−ｃｈＳＡの
活性化トランジスタ９に比してゲート幅を絞った補助活
性化トランジスタで、そのゲートには、リフレッシュ時
のみ発生するセンスアンプ活性化信号τ玉が接続されて
おり、また活性化トランジスタ９のゲートに接続された
センスアンプ活性化信号否。はりフレッシュ時常時高レ
ベルとなるようになっている。
ＡＭの構成図であり、図において第３図と同一符号は同
一または相当部分を示し、１０１がＰ−ｃｈＳＡの活性
化トランジスタ９に並列に接続され、該Ｐ−ｃｈＳＡの
活性化トランジスタ９に比してゲート幅を絞った補助活
性化トランジスタで、そのゲートには、リフレッシュ時
のみ発生するセンスアンプ活性化信号τ玉が接続されて
おり、また活性化トランジスタ９のゲートに接続された
センスアンプ活性化信号否。はりフレッシュ時常時高レ
ベルとなるようになっている。
次に動作原理杏第２図の波形図を用いて説明する。従来
例と同様に、ワード線１例えばワード線ＷＬ、が高レベ
ルになると、メモリセル２０から情報が読み出され、そ
れに応じてビット線ＢＬの電位レベルがＮ−ｃｈＳＡに
より接地電位レベルに、あるいはＰ−ｃｈＳＡにより電
源電位レベルに変化する。ここで、ビット線ＢＬの電位
レベルが低レベルから高レベルになる場合、Ｐ−ｃｈＳ
Ａの補助活性化トランジスタ１０１のデー１−幅が活性
化トランジスタ９に比べ絞られているため、その変化の
スピードは遅い。このため、電源電流のピーク電流が第
２図に示すように小さく抑えられることとなる。
例と同様に、ワード線１例えばワード線ＷＬ、が高レベ
ルになると、メモリセル２０から情報が読み出され、そ
れに応じてビット線ＢＬの電位レベルがＮ−ｃｈＳＡに
より接地電位レベルに、あるいはＰ−ｃｈＳＡにより電
源電位レベルに変化する。ここで、ビット線ＢＬの電位
レベルが低レベルから高レベルになる場合、Ｐ−ｃｈＳ
Ａの補助活性化トランジスタ１０１のデー１−幅が活性
化トランジスタ９に比べ絞られているため、その変化の
スピードは遅い。このため、電源電流のピーク電流が第
２図に示すように小さく抑えられることとなる。
このように本実施例では、該Ｐ−ｃｈＳＡの活性化トラ
ンジスタ９に、これ比してゲート幅を絞った補助活性化
トランジスタ１０１を並列に接続し、そのゲートには、
リフレッシュ時のみ発汁するセンスアンプ活性化信号丁
Ｔを、また活性化１−ランジスタ９のゲートにはリフレ
ッシュ時常時高レベルとなるセンスアンプ活性化信号Ｋ
。を印加するようにしたので、リフレッシュ時、ピッ１
−線が低電位レベルから高電位レベルに変化するスピー
ドが低下することとなり、これによりこの時の電源電流
のピークを小さく抑えることができる。
ンジスタ９に、これ比してゲート幅を絞った補助活性化
トランジスタ１０１を並列に接続し、そのゲートには、
リフレッシュ時のみ発汁するセンスアンプ活性化信号丁
Ｔを、また活性化１−ランジスタ９のゲートにはリフレ
ッシュ時常時高レベルとなるセンスアンプ活性化信号Ｋ
。を印加するようにしたので、リフレッシュ時、ピッ１
−線が低電位レベルから高電位レベルに変化するスピー
ドが低下することとなり、これによりこの時の電源電流
のピークを小さく抑えることができる。
また上記ピーク電流の低減はリフレッシュ時のみ行われ
ノーマル時には行われないので、ビット線の高レベル化
が遅れることに付随するアクセスタイムの遅延は考慮す
る必要がない。
ノーマル時には行われないので、ビット線の高レベル化
が遅れることに付随するアクセスタイムの遅延は考慮す
る必要がない。
［発明の効果〕
以上の様に、この発明に係る半導体ダイナミックＲＡＭ
によれば、ビット線を充電して電源電位にする充電セン
スアンプを、リフレッシュ動作を行う際のみ、その活性
化トランジスタ′の駆動能力を絞るよう構成したので、
ビット線が低電位レベルから高電位レベルに変化するス
ピードがリフレッシュ時のみ低下することとなり、この
結果アクセスタイムの遅延を招くことなく、リフレッシ
ュ時のピーク電流の低減を実現することができる効果が
ある。
によれば、ビット線を充電して電源電位にする充電セン
スアンプを、リフレッシュ動作を行う際のみ、その活性
化トランジスタ′の駆動能力を絞るよう構成したので、
ビット線が低電位レベルから高電位レベルに変化するス
ピードがリフレッシュ時のみ低下することとなり、この
結果アクセスタイムの遅延を招くことなく、リフレッシ
ュ時のピーク電流の低減を実現することができる効果が
ある。
第１図はこの発明の一実施例による半導体ダイナミック
ＲＡＭのアレイ構成を示す図、第２図は上記半導体ダイ
ナミックＲＡＭの動作原理を説明するための波形図、第
３図は従来の半導体ダイナミックＲＡＭのアレイ構成を
示す図、第４図は第３図の従来装置の動作を説明するた
めの波形図である。 ＷＬ、、ＷＬ２・・・ワード線、ＢＬ、ＢＬ・・・非反
転ビット線１反転ビット線、Ｎ、Ｐ−ｃｈＳＡ・・・Ｎ
、Ｐ−ｃｈセンスアンプ、６・・・Ｎ−ｃｈ活性化ＭＯ
３）ランジスタ、９・・・Ｐ−ｃｈ活性化ＭＯＳトラン
ジスタ、２０．３０・・・メモリセル、１０１・・・Ｐ
−ｃｈ補助活性化ＭＯ３）ランジスタ。 なお図中同一符号は同−又は相当部分を示す。
ＲＡＭのアレイ構成を示す図、第２図は上記半導体ダイ
ナミックＲＡＭの動作原理を説明するための波形図、第
３図は従来の半導体ダイナミックＲＡＭのアレイ構成を
示す図、第４図は第３図の従来装置の動作を説明するた
めの波形図である。 ＷＬ、、ＷＬ２・・・ワード線、ＢＬ、ＢＬ・・・非反
転ビット線１反転ビット線、Ｎ、Ｐ−ｃｈＳＡ・・・Ｎ
、Ｐ−ｃｈセンスアンプ、６・・・Ｎ−ｃｈ活性化ＭＯ
３）ランジスタ、９・・・Ｐ−ｃｈ活性化ＭＯＳトラン
ジスタ、２０．３０・・・メモリセル、１０１・・・Ｐ
−ｃｈ補助活性化ＭＯ３）ランジスタ。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）ビット線を充電して電源電位にする充電センスア
ンプと、ビット線を放電して接地電位にする放電センス
アンプとを有し、リフレッシュ時該各センスアンプを駆
動し、ビット線を所定電位にプリチャージする半導体ダ
イナミックＲＡＭにおいて、 上記充電センスアンプを、上記リフレッシュ動作の際に
は、該センスアンプを活性化する活性化トランジスタの
駆動能力を絞るよう構成したことを特徴とする半導体ダ
イナミックＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1123058A JP2608140B2 (ja) | 1989-05-17 | 1989-05-17 | 半導体ダイナミックｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1123058A JP2608140B2 (ja) | 1989-05-17 | 1989-05-17 | 半導体ダイナミックｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02302991A true JPH02302991A (ja) | 1990-12-14 |
| JP2608140B2 JP2608140B2 (ja) | 1997-05-07 |
Family
ID=14851158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1123058A Expired - Lifetime JP2608140B2 (ja) | 1989-05-17 | 1989-05-17 | 半導体ダイナミックｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2608140B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04360093A (ja) * | 1991-06-06 | 1992-12-14 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置 |
| JP2003068073A (ja) * | 2001-08-29 | 2003-03-07 | Hitachi Ltd | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5888895A (ja) * | 1981-11-20 | 1983-05-27 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置 |
| JPH0198193A (ja) * | 1987-06-04 | 1989-04-17 | Nec Corp | メモリ集積回路 |
| JPH025287A (ja) * | 1988-06-21 | 1990-01-10 | Nec Corp | ダイナミックメモリ |
-
1989
- 1989-05-17 JP JP1123058A patent/JP2608140B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5888895A (ja) * | 1981-11-20 | 1983-05-27 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置 |
| JPH0198193A (ja) * | 1987-06-04 | 1989-04-17 | Nec Corp | メモリ集積回路 |
| JPH025287A (ja) * | 1988-06-21 | 1990-01-10 | Nec Corp | ダイナミックメモリ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04360093A (ja) * | 1991-06-06 | 1992-12-14 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置 |
| JP2003068073A (ja) * | 2001-08-29 | 2003-03-07 | Hitachi Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2608140B2 (ja) | 1997-05-07 |
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