JPH02303065A - １つのマスキング工程で決定される異なるしきい値電圧をもつ電界効果トランジスタを有する半導体チップとその製造方法 - Google Patents

１つのマスキング工程で決定される異なるしきい値電圧をもつ電界効果トランジスタを有する半導体チップとその製造方法

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JPH02303065A
JPH02303065A JP2108530A JP10853090A JPH02303065A JP H02303065 A JPH02303065 A JP H02303065A JP 2108530 A JP2108530 A JP 2108530A JP 10853090 A JP10853090 A JP 10853090A JP H02303065 A JPH02303065 A JP H02303065A
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リチャード　ジェイ　ホーリングスワース
Donald E Nelsen
ドナルド　イー　ネルセン
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明はＭＯＳ）ランジスタの分野、特に、異なるしき
い値電圧を有するＭＯＳトランジスタの複数の組を設け
る場合に一般に必要とされるような付加的なマスキング
工程を必要とせずに製造されつる、別個のしきい値電圧
の値をもつトランジスタを有する新規なＭＯＳ）ランジ
スタ構造及びその製造方法に関するものである。
〈従来の技術〉 最近、例えば７７にやそれ以下という低温で固有の特定
の性能上の利点を実現するため電気的、電子的でデバイ
ス、装置、システムの低温での作用に関する研究が急激
に増えてきている。ある適用分野においては、これらの
電子装置は、低温を維持するのが難しい場合には、その
低温より高い温度でも応答する必要がある。低温で最適
に動作するようなＭＯＳデバイスをもつ回路は、温度が
室温へと上昇するにつれて、機能が低下し、全体として
正しく機能しなくなってしまうであろう。
ＭＯＳ技術では、ＭＯＳトランジスタ及びＰチャンネル
ＭＯＳ）ランジスタの両方ともしきい値電圧の大きさは
温度の関数であるということが、よく知られている。と
りわけ、ＭＯＳトランジスタのしきい値電圧は、温度が
低下すると、その大きさが増加する。よって、もし単一
の特定のしきい値電圧特性をもつ複数のトランジスタを
有する特定のチップが、室温から低温に至るまでの広い
温度範囲に亘って動作すべきものである場合、温度によ
るしきい値電圧の変動が、その温度範囲の上限や下限で
デバイスの働きに悪い影響を及ぼしてしまう程大きくな
ってしまうかもしれない。
もしある特定のＭＯＳトランジスタが、低温において最
適に働くようなしきい値電圧をもつよう設計されていれ
ば、そのＭＯＳトランジスタは室温においては適当な働
きをすることができないであろう。なぜなら、温度の上
昇により、そのトランジスタを完全にターンオフさせる
ことができないような値にまで、しきい値電圧が低くさ
れてしまうからである。すなわち、低温において最適に
動作するＭＯＳ）ランジスタを備えるチップの室温動作
における全最大電流はそのチップ回路を破壊してしまう
に充分高いものでありうる。
一方、もし特定のＭＯＳ）ランジスタが室温において最
適に働くようなしきい値を有するように設計されている
と、そのトランジスタのしきい値電圧は、上で述べたよ
うな低温で働くデバイスよりも、より高い値に設計され
るであろう。故に温度が室温から低温へと下げられると
、しきい値電圧は、そのデバイスのスイッチング範囲の
うちの望ましくない大きな部分を占めてしまう程にまで
増加してしまうであろう。このため、より低いしきい値
電圧を有するトランジスタの場合におこるであろうよう
なより低い駆動が行なわれてしまう。しかしながら、こ
のより高いしきい値電圧をもつトランジスタは、適当な
論理回路にて使用されるときには、全温度範囲に亘って
信頼住良（論理機能を果たすものであろう（動作のスピ
ードは、低温デバイスに比べて、低温で低下するとして
も）。
公知技術において一般に知られていることであるが、種
々異なるしきい値電圧を有する複数のデバイスが同一チ
ップに形成されるように、必要とされる付加的なしきい
値毎に１つのマスキングを用いた付加的な電荷注入を行
なうことにより、チップ上の特定のｎチャンネルやＰチ
ャンネル型のデバイスについて２つ以上のしきい値電圧
を与えることが出来る。しかしながら、マスキング工程
を追加することは、チップ歩溜りを下げ、それゆえに複
数のしきい値電圧をもつデバイスをつくるための工業生
産コスト増加させてしまう。このようにすでに知られて
いるようなマスキング工程を付加する方法は、幅広い温
度範囲に亘って確実に動作するように異なるしきい値電
圧をもつＭＯＳトランジスタを有するチップを形成する
ための許容しうる方法ではないのである。
〈発明の概要〉 本発明はＭＯＳ）ランジスタを製造するための半導体Ｉ
Ｃプロセスに適用される。この型のプロセスでは、シリ
コンウェハの上に回路の相続く層をパターン形成してい
く、よく知られている方法が用いられる。マスク上のパ
ターンは、写真の露出プロセスによって、ウェハ上の感
光性のレジスト層へと転写される。そのホトレジストフ
ィルムの溶解性の部分を現像し除去した後には、固化し
たレジストパターンがそのウェハの表面に残されている
。このパターンにおける諸開口は、エツチングプロセス
による物質の除去を可能とし、また、注入や化学的付着
による物質の付加を可能とする。
このような一連のパターン化工程を行うことによって、
所望の電気的な特性をもつ多層式のＩＣが得られる。本
発明は、これらのマスク工程のうちの１つを除去する方
法についてのものである。
公知技術によれば、第２のしきい値電圧をもつＭＯＳト
ランジスタを有するチップを作り出すためにはマスキン
グ工程を追加するたとが必要とされる。本発明は、１つ
のトランジスタを製造するために必要とされるもの以外
に付加的なマスキング工程を使用せずに少なくとも２つ
の異なるしきい値電圧特性を有する別個のＭＯＳ）ラン
ジスタをもつチップを製造する方法を提供することによ
って、このような付加的なマスキング工程を取り除くと
いうものモある。本発明は、一般に「寄生」効果を利用
して、トランジスタの幅をその最も狭い幅までに減少さ
せることにより、そのトランジスタのしきい値電圧を増
大させるものである。寄生効果は、普通は避けているも
のである。何故ならば、幅の狭い寄生のより高いしきい
値電圧をもつトランジスタの性能は低いものとなるから
である。実際に、当業者は、通常、チップ製造課程にお
いて要求される小型化の一般的な諸パラメータの範囲内
で、できる限り高い動作速度を得るために、寄生効果が
起きる幅よりも、やや広めの幅をとるようにしている。
本発明によると、低いしきい値電圧をもつＭＯＳトラン
ジスタに加え、複数の寄生の高いしきい値電圧をもつＭ
ＯＳトランジスタが、ドレインゲート／ソース／ゲート
／ドレイン／ゲート・・・・・・ソース／ゲート／ドレ
インアレイとされた複数のストリップを設けることによ
って、並列に配置される。
このようなアレイにおいては、各ソースは２つのトラン
ジスタの一部分になっており、各ドレインも、左端のド
レインと右端のドレインは別として、２つのトランジス
タの１部分になっている。
例えば、各ドレインの幅は、このアレイ内の高いしきい
値電圧をもつモストランジスタが信頼性よく作動するた
めにちょうどよいレベルである室温まで動作温度が上昇
するときに減少する比較的高いしきい値電圧を与えるよ
うに、極小の寄生幅とされている。更に、上で述べた並
列配置によれば、複合デバイスとして実効的に広い幅が
与えられ、実効ドレイン電流駆動能力は、並列配置され
た幅の狭い個々のデバイスの幅の総和に等しい幅を有す
るものとほぼ等しくなる。
本発明は、論理回路へと組みこまれた際に低温から室温
に至るすべての温度で機能するような、より高いしきい
値電圧の値を有するトランジスタのサブセットを同一チ
ップ上に与えるようにＭＯＳトランジスタを変形できる
ようにする手段を提供する。このトランジスタのサブセ
ットは、低温では、低温で最適に働くようにされたトラ
ンジスタと同じ位速くは動かないのであるが、このトラ
ンジスタのサブセクトは、室温から低温に至るあらゆる
温度範囲内において、機能的な作用と適度なフイズマー
ジンを保つという特性をもっている。
〈実施例〉 第１図は典型的なＭＯＳデノメイスｌＯの上面図を示し
、このデバイスは、例えば、ＮＭＯＳでもＰＭＯＳでも
ありうる。そのデバイスは長方形ＡＢＣＤによって表わ
された拡散マスク１２を゛もつ。デバイスのゲート１４
は拡散マスク１２の頂部にあり、例えば、ポリシリコン
や変体フィルムによって作られている。拡散マスク１２
は、長方形ＡＢＳＲとＣＤＵＴによってそれぞれ定めら
れた２つの領域１６と１８にゲート構造によって分割さ
れている。どのようにデバイスが回路に接続されるかに
よって、一方の拡散領域がソースとなるであろうし、他
方の拡散領域がドレインとなるであろう。デバイスｌＯ
の幅Ｗが第１図に示されており、その幅Ｗは、拡散マス
ク１２の幅とじて定められている。
第１図を平面ｘ−ｘ’に沿って切断した断面図が第２図
に描かれている。第２図のデバイスｌＯはＬＯＧＯＳプ
ロセスによって作られ、そのＬＯＣＯＳプロセスは、そ
れ自体よ（知られたものである。ＬＯＧＯＳプロセスに
より、長方形ＡＢＣＤの外囲い周りの酸化物層内にいわ
ゆるバードビーク領域２０が作り出され、平面ｘ−ｘ’
とバードビーク領域２０との交差部が第２図に示されて
おり、さらに第３図に詳細にかかれている。デバイスＩ
Ｏがターンオンされると伝導チャンネル２２が形成され
、その導通方向は、第２図においてその紙面に垂直な方
向である。
バードビーク領域２０（以下、遷移領域２０とする）が
、第２図の一部分を拡大したものとして第３図に示され
ている。遷移領域２０の長さは、Ｒによって表わされて
おり、その長さは、酸化物層２１の酸化物の厚さが、厚
さのうすい（ｔｅｘ）所から増加している部分から、よ
り厚い値（ｔ、１゜５．）を持つ部分までのおよその長
さである。前に述べたように、この遷移領域２０は、よ
く知られたしａｃｏｓプロセスによって形成されている
。
デバイス１０のしきい値電圧ｖｌはデバイスｌＯの幅Ｗ
に依存している。しきい値電圧Ｖ１と幅Ｗの関係は第４
図に示されている。この図中で、グラフによって示され
ているように、しきい値電圧ｖ１はＷがより大きな値で
あるときは一定の値を保っているが、Ｗの幅が最小値（
Ｗｆｆｉ、、　）に近づけられていく０ときにはｖｌは
急激に増加している。
この最小の幅Ｗユ１、は、上で定義された遷移領域の長
さＲに影響を及ぼすプロセスパラメータによって決定さ
れる。Ｗが遷移領域２０の長さＲより相当に大きなもの
であるときはｖｌの値はより低くなり、一方ＲがＷの相
当部分を占める時には、Ｗ７．の近くではＶ、の値はよ
り高いものとなる。
ＭＯＳデバイスｌＯの幅Ｗが、その極小の幅Ｗ６１゜に
近づいていくにつれて、しきい値電圧ｖｌが増加すると
いうことは、「寄生幅」効果として知られている。
一般に、しきい値電圧Ｖ、が寄生的に増加するようなデ
バイスは、それらのチャンネル幅が狭いせいで、性能が
低くなってしまうために、避けられる。非常に幅広いチ
ャンネルをもつデバイスは、通常、高速作動性能を得る
ために用いられる。公知技術においては、もし低いしき
い値電圧Ｖ、１ｏｗを有するデバイスと高いしきい値電
圧Ｖ、ｈｉｇｈを有するデバイスの両方を同一チップ上
で用いようとする時は、マスキング工程を追加するとい
うことが行われていた。本発明では公知技術において必
要とされてきたマスキング工程を追加することなく、同
一チップ上で異なるしきい値電圧Ｖ１ｈｉｇｈ’どｖ、
ｌｏｗを持つデバイスを提供するために、寄生効果が利
用される。本発明は、同一チップ上に、大きなＷをもつ
第１図に示したようなデバイス１０と、ＷがＷ　ｍ　ｌ
　ｎに近づけられている第５図に示したデバイス２４と
を与えるというものである。これは、単一のマスキング
工程によって容易に行われる。なぜなら、デバイス１０
と２４とは幅が異なるだけなの°で、マスキング工程を
追加することを必要としないからである。異なるしきい
値電圧ｖ、ｌｏｗとＶ、ｈｉｇｈを有する２つのデバイ
スを用いることによって、望ましい効果が達成される。
高いしきい値電圧Ｖ、ｈｉｇｈをもつ単一の寄生効果デ
バイス２４はそれ単独でも使用されつるのであるが、そ
のような単一デバイス２４の有用性は、その幅が狭いた
め、低性能のものに限定される。
これはなぜかといえば、あるデバイスの電流駆動能力は
、そのデバイスの幅Ｗに比例するからである。電流駆動
能力は、飽和領域内や飽和領域上のデバイスのドレイン
電流として定義されている。
Ｗの幅はせまいが高いしきい値電圧をもつデバイス２４
の有用性を増加させるために、本発明の一実施例によれ
ば、このようなデバイス２４の複数個が並列に接続され
る。これは第６図に示されており、Ｎ個のデバイス２４
のドレインのすべてが並列に接続されている。同様に、
デバイス２４のソース２Ｂもまた並列に接続されている
。（ソース２８とドレイン２６は、図示していない回路
への接続を切り換えるだけで入れ換えられる。）Ｗ　ｆ
ｆｉ　ｌ　ｌをもつデバイス２４を多数並列に接続する
ことにより、高いしきい値電圧Ｖ、ｈｉｇｈ　　をもつ
ことなく広い幅Ｗをもつ単一のデバイスが実効的に与え
られる。所望数のデバイス２４を接続することによって
、第６図の並列接続されたＷ　ＩＩ　１、をもつデバイ
ス２４の実効幅（従って、駆動能力）を所望の任意のも
のとすることができる。例えば、第６図の並列接続され
たデバイス２４は、第１図のデバイスと同じ実効幅Ｗと
駆動能力をもち、且つより高いしきい値電圧を有するよ
うに作られつる。
より高いしきい値電圧を有するため、並列に接続された
Ｗｌ、を有するデバイスは、Ｗ　、Ｒ１＠をもつデバイ
スと同じプロセスによって形成されているがより低い電
圧しきい値を有する同一チップ上のデバイスがより低い
温度でのみ使用するのにてきしたものとされているので
あるが、室温で動作するものにも低温で動作するものに
も使用しうるのである。これは、何故かといえば、温度
がより低（なる場合、しきい値電圧Ｖ、が増加するから
であり、このしきい値電圧は、そのしきい値が信号の振
動範囲のより広い部分を占めるようになって駆動能力が
減少させられるような点まで増大しうる。
第７図は、より低い温度範囲で用いるための広い幅Ｗと
低いしきい値電圧Ｖ＋１ｏｗをもつデバイス７０の公知
技術における配列を示している。この配列では、２つの
ゲートストリップによって共用されるソースとドレイン
をもつ。たとえばソース３６′はゲート３８とゲート４
０の両方のゲートによって共用されており、一方ドレイ
ン４２′はゲート４０とゲート４４の両方によって共用
されている。ゲート３８と４０のフィニガ部は、いっし
ょにつなげられている。このソースとドレインを共用さ
せるという従来技術によれば、レイアウトにおける面積
利用効率をよくすることができる。
ソースとドレインを共用するという概念は、第８図の実
施例に示されるように、本発明においても適用されうる
ちのである。このデバイス８０においては、ゲートフィ
ニガ部４０．４４．４６及び４８は複数のＷ□１．をも
つソースとドレインのストリップ２６．２８を横切るよ
うにして延長している。こうして、第７図に示されてい
る公知技術におけるものと同じ実効幅Ｗを有し、しかも
より高いしきい値電圧をもつものが得られる。
第９図には、第７図に示すデバイス７０と本発明のデバ
イス８０（第８図）の両方をもつ単一チップ９０が示さ
れている。デバイス７０，８０の組の両方のしきい値電
圧が、単一のマスキング工程で決定される。
より高いしきい値電圧Ｖ、ｈｉｇｈをもつデバイス８０
は、低温での性能は最適とはいえないけれど、室温にお
いても低温においても両方で用いることができるのであ
る。このように、これらデバイス８０は、特にチップ９
０が室温から低温へと下げられたときのチップ９００機
能性をテストし°、制御するのに有用である。しかしな
がら、１度低温になると、より低いしきい値電圧Ｖ、Ｉ
ｏｗを有するデバイス７０はデバイス８０のおよそ１．
７〜２．５倍の速さで作動し、したがってデバイス７０
は、低温において、チップ９０のほとんどの機能を主と
して果たすようになる。
要約すれば、本発明は、異なるしきい値を持つデバイス
を作るのに付加的なマスキング工程を必要とせずに異な
るしきい値電圧をもつ、少なくとも２つの異なるデバイ
スの組をもつチップを作り出せるようにする配列を提供
するものである。幅がより小さいためにより高いしきい
値電圧をもつデバイスは、高いしきい値電圧を保持しつ
つ実効的により広い幅をもつデバイスを与えるように接
続しうるちのである。
【図面の簡単な説明】
第１図は公知技術におけるデバイスの上面図、第２図は
第１図のデバイスのｘ−ｘ’でそれを平面に切断した断
面図、 第３図は第２図の一部分の拡大図、 第４図はしきい値電圧とデバイスの幅との関係を示す図
、 第５図は本発明の一実施例によるデバイスを示す図、 第６図は、第５図に示したデバイスの複数個を並列に接
続したものを示す図、 第７図は、ソースとドレインを共用するための従来技術
による配列を示す図、 第８図は、第５図に示した複数のデバイスにおいてソー
スとドレインを共用させるための配列を示す図、 第９図は第７図と第８ずデバイスの両方をもつチップを
示す図である。 １４◆争・ゲート　　２４・・・デバイス２６・・会ド
レイン　２８書・・ソース３６′　・・・ソース　３８
・・・ゲート４０・・・ゲート　　４４・・・ゲート８
０・・・デバイス　７０・・・デバイス９０・・・チッ
プ

Claims (11)

    【特許請求の範囲】
  1. （１）各セットが異なるしきい値電圧を有する少なくと
    も２つの異なるセットのＭＯＳ電界効果トランジスタデ
    バイスを有する集積回路チップを製造する方法において
    、 ａ）マスキング工程において決定される第１のしきい値
    電圧を各々有する第１のデバイスのセットを形成し、 ｂ）同時に、ａ）の工程と同じマスキング工程において
    決定され、前記第１のしきい値電圧とは異なる値いの第
    ２のしきい値電圧を各々有する第２のデバイスのセット
    を形成する、ことを特徴とする製造方法。
  2. （２）請求項（１）記載の製造方法において、ｂ）の工
    程は前記第１のデバイスの各々の幅より狭まい所定の幅
    以下に前記第２のデバイスの各々の幅を限定することを
    含む製造方法。
  3. （３）請求項（２）記載の製造方法において、更に、前
    記第２のデバイスの複数個を並列に接続する工程を含む
    製造方法。
  4. （４）請求項（３）記載の製造方法において、更に前記
    第２のデバイスのソースとドレインのうちの少なくとも
    １つを共用する少なくとも２つのゲートを設けることを
    含む製造方法。
  5. （５）請求項（２）記載の製造方法において、前記所定
    の幅が、前記第２のデバイスの酸化物の繊維領域のおよ
    そ３倍になっている製造方法。
  6. （６）請求項（１）記載の製造方法において、第１及び
    第２のデバイスのセットを形成する工程は、低温で最適
    に動作するように前記第１のデバイスのセットを最適化
    し、室温で最適に動作するように前記第２のデバイスの
    セットを最適化する工程を含む製造方法。
  7. （７）実効幅Ｗを有する半導体装置において、並列に接
    続された複数の幅の狭いデバイスを備えており、前記幅
    の狭いデバイスの各々は、実効幅Ｗより小さな実効幅Ｗ
    ｍｉｎを有することを特徴とする半導体装置。
  8. （８）請求項（７）記載の半導体装置において、Ｗｍｉ
    ｎは寄生効果のために、前記幅の狭いデバイスのしきい
    値電圧が増加させられるようなものとされている半導体
    装置。
  9. （９）請求項（８）記載の半導体装置において、前記幅
    の狭いデバイスのソースどうしは、第１の共通点で接続
    されており、前記幅の狭いデバイスのドレインどうしは
    、第２の共通点で接続されている半導体装置。
  10. （１０）請求項（９）記載の半導体装置において、更に
    、１組のソースの組と１組のドレインの組のうちの、少
    なくとも１つを共用する少なくとも１つのゲートを備え
    る半導体装置。
  11. （１１）請求項（７）記載の半導体装置において、更に
    第１の領域から比較的厚い第２の領域への遷移領域をも
    つ、酸化物層を備え、前記遷移領域の幅はＷｍｉｎの実
    質部分である半導体装置。
JP2108530A 1989-04-27 1990-04-24 １つのマスキング工程で決定される異なるしきい値電圧をもつ電界効果トランジスタを有する半導体チップとその製造方法 Pending JPH02303065A (ja)

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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0487370A (ja) * 1990-07-30 1992-03-19 Sharp Corp 半導体装置の製造方法
US5661060A (en) * 1994-12-28 1997-08-26 National Semiconductor Corporation Method for forming field oxide regions
JP3911059B2 (ja) * 1997-01-31 2007-05-09 ソニー株式会社 半導体装置の製造方法
US6601224B1 (en) * 1999-08-30 2003-07-29 Intel Corporation Layout to minimize gate orientation related skew effects
JP3090132U (ja) * 2002-05-21 2002-11-29 船井電機株式会社 Ｍｏｓ型トランジスタおよびスイッチング電源

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5040283A (ja) * 1973-07-28 1975-04-12

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3867196A (en) * 1974-03-11 1975-02-18 Smc Microsystems Corp Method for selectively establishing regions of different surface charge densities in a silicon wafer
US4166223A (en) * 1978-02-06 1979-08-28 Westinghouse Electric Corp. Dual field effect transistor structure for compensating effects of threshold voltage
US4737670A (en) * 1984-11-09 1988-04-12 Lsi Logic Corporation Delay control circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5040283A (ja) * 1973-07-28 1975-04-12

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