JPH02303066A - マスタ・スライス集積回路 - Google Patents
マスタ・スライス集積回路Info
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- JPH02303066A JPH02303066A JP2097816A JP9781690A JPH02303066A JP H02303066 A JPH02303066 A JP H02303066A JP 2097816 A JP2097816 A JP 2097816A JP 9781690 A JP9781690 A JP 9781690A JP H02303066 A JPH02303066 A JP H02303066A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- cell
- logic
- fets
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Δ、産業上の利用分野
本発明は相補形金属酸化物電界効果トランジスタ（ＣＭ
Ｏ５ＦＥＴ）技術のマスタ・スライス・タイプの超大規
模集積回路（ＶＬＳＩＣ）の設計、更に詳細に説明すれ
ば、ゲート・アレイで用いることができる最適化された
異なるサイズの４個のＣＭＯ３ＦＥＴ装置を含む改良さ
れたセルに関する。その最適化された構造のため、改良
されたセルは、最適の密度／性能比を有する簡単な又は
複雑なロジック機能をゲート・アレイで実現することが
できる。
Ｏ５ＦＥＴ）技術のマスタ・スライス・タイプの超大規
模集積回路（ＶＬＳＩＣ）の設計、更に詳細に説明すれ
ば、ゲート・アレイで用いることができる最適化された
異なるサイズの４個のＣＭＯ３ＦＥＴ装置を含む改良さ
れたセルに関する。その最適化された構造のため、改良
されたセルは、最適の密度／性能比を有する簡単な又は
複雑なロジック機能をゲート・アレイで実現することが
できる。
Ｂ、従来の技術
データ処理システムの急速な進歩に寄与するＪｋ本的な
要素は装置密度、速度１回路の複雑さ、消費電力などの
ような特性を決定する集積回路の物理的な設計である。
要素は装置密度、速度１回路の複雑さ、消費電力などの
ような特性を決定する集積回路の物理的な設計である。
周知のように、集積回路チップの表面にトランジスタの
ような基本構成要素を配置する際に、所望のロジック機
能を実行できる回路を形成する種々の基本的なオプショ
ンが回路設計者に開放されている、多年にわたって１回
路は顧客の仕様に従って特定のアプリケーションの要求
を満たすように設計されｌＩ造されている。この従来の
アプローチはしばしば”フル・カスタム （完全顧客仕
様）″概念と呼ばれる。これは時間及び費用が掛かる。
ような基本構成要素を配置する際に、所望のロジック機
能を実行できる回路を形成する種々の基本的なオプショ
ンが回路設計者に開放されている、多年にわたって１回
路は顧客の仕様に従って特定のアプリケーションの要求
を満たすように設計されｌＩ造されている。この従来の
アプローチはしばしば”フル・カスタム （完全顧客仕
様）″概念と呼ばれる。これは時間及び費用が掛かる。
なぜなら、チップの形状はひとりのユーザの要求に適応
させ、この０的のために全ての関連するマスクを特別に
製造しなければならないからである。
させ、この０的のために全ての関連するマスクを特別に
製造しなければならないからである。
多くの異なるマスクが設計されるので、いかなる変更も
全マスクの完全な再設計を必要とする。
全マスクの完全な再設計を必要とする。
いわゆる”セミ・カスタム（半顧客仕様）″概念は、ず
っと見込みがあるように見える。これまでは２つの異な
る方法が考えられている。″−一般的セル“又は”マス
タ・イメージ”法では、予め特性を付与された回路−ラ
イブラリに記述された基本的なロジック機能を実行する
ように設計されている−が用いられる。このライブラリ
は、多数の”ブック″（ＮＡＮＤゲート、ラッチ等）及
びマクロ （ＲＡＭ、 ＲＯ３，＾ＬＵ等）を含むこと
ができ、高性能の装置及び高いチップ密度を得ることを
可能にする。
っと見込みがあるように見える。これまでは２つの異な
る方法が考えられている。″−一般的セル“又は”マス
タ・イメージ”法では、予め特性を付与された回路−ラ
イブラリに記述された基本的なロジック機能を実行する
ように設計されている−が用いられる。このライブラリ
は、多数の”ブック″（ＮＡＮＤゲート、ラッチ等）及
びマクロ （ＲＡＭ、 ＲＯ３，＾ＬＵ等）を含むこと
ができ、高性能の装置及び高いチップ密度を得ることを
可能にする。
バイポーラ装置に関して最初に開発された”マスク・ス
ライス”法では、予、め拡散された回路が用いられる１
本明細書では、半導体基板に関する限り全てのウェーハ
は同じように処理され、関係するアプリケーションに応
じて７個人化”即ち”顧客化”を構成する最終金属被膜
工程だけが異なる。この方法は特にＣＭＯ３ＦＥＴで有
利であり、その場合の回路の構成は、通常は”ゲート・
アレイ”と呼ばれるアレイの形式で配列することができ
る。
ライス”法では、予、め拡散された回路が用いられる１
本明細書では、半導体基板に関する限り全てのウェーハ
は同じように処理され、関係するアプリケーションに応
じて７個人化”即ち”顧客化”を構成する最終金属被膜
工程だけが異なる。この方法は特にＣＭＯ３ＦＥＴで有
利であり、その場合の回路の構成は、通常は”ゲート・
アレイ”と呼ばれるアレイの形式で配列することができ
る。
ゲート・アレイは”アプリケーション特定集積回路”即
ちＡＳＩＣといわれている回路の開発によって次第に普
及している。ゲート・アレイは行及び列を形成するよう
に配列された同じ基本セルで区切られるＮＦＥＴ及びＰ
ＦＥＴのストライプ（ｓｔｒｉｐｅ）から成る。各々の
セルは一定数の相補形トランジスタ対−そのサイズ及び
特性はユーザの要求を満たすために一定のパラメータを
最適化するように調整されているーから成る。装置セル
を相互接続することにより、所望のロジック機能を実行
するロジック回路即ち”ブック”を形成することができ
る。チップの表面の背景セルの配列を知ることによって
、所望の相互接続を確立する自動装置配置及びワイヤリ
ング・ツール（ｗｉｒｉｎｇ ｔｏｏｌ）を用いること
ができる０種々の顧客化レベルのマスクに関するデータ
は自動マスク生成ツールによって自動ワイヤリング・プ
ログラムから供給される。よって、ゲート・アレイ・ア
プローチは、（１）シリコン基板に集積された回路の密
度及び速度の増大と、（２）半導体ロジック・チップの
費用及び製造の遅延の間の価値ある折衷案である。
ちＡＳＩＣといわれている回路の開発によって次第に普
及している。ゲート・アレイは行及び列を形成するよう
に配列された同じ基本セルで区切られるＮＦＥＴ及びＰ
ＦＥＴのストライプ（ｓｔｒｉｐｅ）から成る。各々の
セルは一定数の相補形トランジスタ対−そのサイズ及び
特性はユーザの要求を満たすために一定のパラメータを
最適化するように調整されているーから成る。装置セル
を相互接続することにより、所望のロジック機能を実行
するロジック回路即ち”ブック”を形成することができ
る。チップの表面の背景セルの配列を知ることによって
、所望の相互接続を確立する自動装置配置及びワイヤリ
ング・ツール（ｗｉｒｉｎｇ ｔｏｏｌ）を用いること
ができる０種々の顧客化レベルのマスクに関するデータ
は自動マスク生成ツールによって自動ワイヤリング・プ
ログラムから供給される。よって、ゲート・アレイ・ア
プローチは、（１）シリコン基板に集積された回路の密
度及び速度の増大と、（２）半導体ロジック・チップの
費用及び製造の遅延の間の価値ある折衷案である。
しかしながら、ゲート・アレイ法は一般的なセル上にか
なりのエツジ効果（ｅｄｇｅ）をもたらすことがあり、
下記の問題が解決されなければならない。
なりのエツジ効果（ｅｄｇｅ）をもたらすことがあり、
下記の問題が解決されなければならない。
（１）ゲート・アレイ内のラッチの実現は一般的なセル
法よりも多くの装置を必要とするので、チップの集積密
度はかなり低下する。半導体ロジック・チップでは、ラ
ッチはシリコン領域の大きな部分を表わす、統、計的に
は、 ＣＭＯＳゲート・アレイ内のシリコン領域の２０
〜５０％、平均しておよそ４０％がラッチによって用い
られる。
法よりも多くの装置を必要とするので、チップの集積密
度はかなり低下する。半導体ロジック・チップでは、ラ
ッチはシリコン領域の大きな部分を表わす、統、計的に
は、 ＣＭＯＳゲート・アレイ内のシリコン領域の２０
〜５０％、平均しておよそ４０％がラッチによって用い
られる。
（２）ラッチの外に、多くの他の基本的なロジック機能
１例えばＩＮＶ（反転）、ＮＡＮＯ（否定積）、Ｎ０Ｒ
（否定和）ゲート等が半導体ロジック・チップに集積さ
れる。信号トランジスタで立上り及び立下り遅延を平衡
させる（対称的にする）ように、これらの全ての機能の
最適化が望ましいことがよくある。
１例えばＩＮＶ（反転）、ＮＡＮＯ（否定積）、Ｎ０Ｒ
（否定和）ゲート等が半導体ロジック・チップに集積さ
れる。信号トランジスタで立上り及び立下り遅延を平衡
させる（対称的にする）ように、これらの全ての機能の
最適化が望ましいことがよくある。
これはクリティカル・ロジック・パスでの均等なデータ
処理を保証する。一般的なゲート・アレイは一定の背景
（ＮＦＥＴのための１つの固定サイズ及びｒ’ＦＥＴの
ための１つの固定サイズ）を有するので、その点で１つ
のロジック機能しか最適化することができない。
処理を保証する。一般的なゲート・アレイは一定の背景
（ＮＦＥＴのための１つの固定サイズ及びｒ’ＦＥＴの
ための１つの固定サイズ）を有するので、その点で１つ
のロジック機能しか最適化することができない。
これらの問題はより汎用的なゲート・アレイの利用にと
って不利であるので、ここで更に詳細に論述する。
って不利であるので、ここで更に詳細に論述する。
第１の問題を説明するために、極性保持シフト・レジス
タ・ラッチ（ｐｏｓｎ＋、）、最も頻繁に使用されるラ
ッチ回路の１つ、が選択されている。
タ・ラッチ（ｐｏｓｎ＋、）、最も頻繁に使用されるラ
ッチ回路の１つ、が選択されている。
第２図に１通常のマスタ／スレーブＣＭＯ５高密度ＬＳ
ＳＤ ＰＨ５ＲＬラッチ回路１０の概略を示す、 ＬＳ
ＳＤはレベル・センシイティブ・スキャン・デザイン、
１９７０年代に［１，Ｅｉｃｈｅｌｂｅｒｇｅｒによっ
て創始された。
ＳＤ ＰＨ５ＲＬラッチ回路１０の概略を示す、 ＬＳ
ＳＤはレベル・センシイティブ・スキャン・デザイン、
１９７０年代に［１，Ｅｉｃｈｅｌｂｅｒｇｅｒによっ
て創始された。
組合せロジック回路の検査方法、を意味する。シングル
エンド・データ人力タイプの回路ｌＯは２つの部分から
成る。各々の部分は端子１１及び１２にＬｌ及びＬ２と
呼ばれる出力信号をそれぞれ供給する。
エンド・データ人力タイプの回路ｌＯは２つの部分から
成る。各々の部分は端子１１及び１２にＬｌ及びＬ２と
呼ばれる出力信号をそれぞれ供給する。
各々の部分の記憶セルＳＣは、２つの交差結合されたイ
ンバータ： ＦＥＴ ｐＨ，Ｎｉ１． ＰＩ３． Ｎ１
２から成る上部のＳＣＩ及びＦＥＴ １）１３、Ｎ１３
、ＰＩ４． Ｎ１４から成るＳＣ２で構成される。 Ｓ
ＣＩは端子１３に印加されるデータ人力ＤＯの一般的な
インバータＩｆにより、そしてクロックＣＯのパス・ト
ランジスタ （転送ゲート）により普通に駆動される。
ンバータ： ＦＥＴ ｐＨ，Ｎｉ１． ＰＩ３． Ｎ１
２から成る上部のＳＣＩ及びＦＥＴ １）１３、Ｎ１３
、ＰＩ４． Ｎ１４から成るＳＣ２で構成される。 Ｓ
ＣＩは端子１３に印加されるデータ人力ＤＯの一般的な
インバータＩｆにより、そしてクロックＣＯのパス・ト
ランジスタ （転送ゲート）により普通に駆動される。
スキャン・イン（ｓｃａｎｉｎ）信号ＩＯは端子１４．
インバータＩ２及びパス・トランジスタＮ１８を介して
ＳＣＩに印加され、クロックＡＯによって制御される。
インバータＩ２及びパス・トランジスタＮ１８を介して
ＳＣＩに印加され、クロックＡＯによって制御される。
更に、上部は、ＣｌＯ２ＦＥＴインバータから成り、端
子１１で出力信号Ｌ１を供給する出力バッファＢｌを含
む、同様な構成は下部にもあてはまる。 ＳＣ２はパス
・トランジスタＮ１７を介して、ＳＣＩの共有ノードに
存在する電位によって駆動される。記憶セル、バッファ
及びインバータは第１及び第２の電源電圧（Ｖｄｄ及び
Ｇｎｄ）の間にバイアスされる。クロックＣＯが高いレ
ベル（’１’）のとき、上部の’ＷＩＩＩＴＥ’（書込
み）動作はイネーブルされる。このケースでは、パス・
トランジスタＮＩ５はｌｏ、＋ （活動状態）になり、
ノード１６の電圧はデータＤＯに関してＩＩＦ又は３０
１に強制される。
子１１で出力信号Ｌ１を供給する出力バッファＢｌを含
む、同様な構成は下部にもあてはまる。 ＳＣ２はパス
・トランジスタＮ１７を介して、ＳＣＩの共有ノードに
存在する電位によって駆動される。記憶セル、バッファ
及びインバータは第１及び第２の電源電圧（Ｖｄｄ及び
Ｇｎｄ）の間にバイアスされる。クロックＣＯが高いレ
ベル（’１’）のとき、上部の’ＷＩＩＩＴＥ’（書込
み）動作はイネーブルされる。このケースでは、パス・
トランジスタＮＩ５はｌｏ、＋ （活動状態）になり、
ノード１６の電圧はデータＤＯに関してＩＩＦ又は３０
１に強制される。
クロックＣＯが低いレベルのとき’ＷＲＩＴＥ’動作は
完了しており、データはラッチされる。
完了しており、データはラッチされる。
クロックが活動化されるときの第２図の回路の切替えは
、交差結合インバータ間の非対称性が必要であり、さも
なければ、このようなシングルエンド・データ入力回路
が用いられるとき記憶セルは決して切替えしない、 Ｆ
ＥＴ ｐＨ，旧１．Ｐ１２、Ｎ１２が適切な相互コンダ
クタンス（Ｖ／Ｌ比）を有する場合にのみ前記動作は正
しく行うことができる。一般ｉ：、ＦＥＴ ＰＩ３及び
Ｎ１２ （７）Ｗ／Ｌ比はＦＥＴ ｐＨ及びＮｌｌのＷ
／Ｌ比よりもずっと小さい、同様な要求は下部にもあて
はまる。 ＦＥＴのサイズは随意に調整することができ
るので、第２図のラッチ回路は一般的なセルで容易に実
現することができる。それに対し、 ＣＭＯＳアレイで
は、２つの固定ＦＥＴ幅しか使用できないので問題は異
なる。その結果、第２図のラッチ回路は、使用するＦＥ
Ｔの数は最小であるが１機能的ではない在来のゲート・
アレイ・セルによって用いることはできない、一般にラ
ッチに必要な非対称性は、後で第３図に関連して説明す
るように、クロック制御のパス・トランジスタを記憶セ
ルのフィードバック・ループに導入することによって得
られる。同様な問題はゲート・アレイでアナログ回路の
実現を必要とするときにも存在する。アナログ回路では
１種々のサイズのＦＥＴを有することが望ましいことが
よくある。これを実現するために、従来のゲート・アレ
イでは。
、交差結合インバータ間の非対称性が必要であり、さも
なければ、このようなシングルエンド・データ入力回路
が用いられるとき記憶セルは決して切替えしない、 Ｆ
ＥＴ ｐＨ，旧１．Ｐ１２、Ｎ１２が適切な相互コンダ
クタンス（Ｖ／Ｌ比）を有する場合にのみ前記動作は正
しく行うことができる。一般ｉ：、ＦＥＴ ＰＩ３及び
Ｎ１２ （７）Ｗ／Ｌ比はＦＥＴ ｐＨ及びＮｌｌのＷ
／Ｌ比よりもずっと小さい、同様な要求は下部にもあて
はまる。 ＦＥＴのサイズは随意に調整することができ
るので、第２図のラッチ回路は一般的なセルで容易に実
現することができる。それに対し、 ＣＭＯＳアレイで
は、２つの固定ＦＥＴ幅しか使用できないので問題は異
なる。その結果、第２図のラッチ回路は、使用するＦＥ
Ｔの数は最小であるが１機能的ではない在来のゲート・
アレイ・セルによって用いることはできない、一般にラ
ッチに必要な非対称性は、後で第３図に関連して説明す
るように、クロック制御のパス・トランジスタを記憶セ
ルのフィードバック・ループに導入することによって得
られる。同様な問題はゲート・アレイでアナログ回路の
実現を必要とするときにも存在する。アナログ回路では
１種々のサイズのＦＥＴを有することが望ましいことが
よくある。これを実現するために、従来のゲート・アレ
イでは。
同じＦＥＴを直列又は並列に接続することが可能かも知
れない、しかしながら、後者のケースでは。
れない、しかしながら、後者のケースでは。
該回路を実現するのに必要な領域は大きすぎることがあ
る。
る。
第３図はゲート・アレイ環境での動作に適合した第２図
のシングルエンド出力ラッチを示す、対応する素子は同
じ参照番号を持っている。第３図のＬＳＳＤ ＰＩＩＳ
ＲＩ、回路１７は記憶セルのフィードバック・ループに
導入されたパス・トランジスタを制御する１“（及び反
転クロック （例えば、 ＡＯ及びＡＮ）を必要とする
。それゆえ、３個の追加のインバータ１３、１４．１５
が必要になる。更に、全電圧スイングを保証するために
、３個のパス・トランジスタＮ１５、Ｎ１６． Ｎ１７
が倍加され、相補形装置に並列接続されている。最後に
、相補形パス・トランジスタ対重８７Ｐ１８、Ｎ１９／
Ｉ”１９． Ｎ２０／Ｐ２０がクロック・フィードバッ
ク・ループに必要になる。その結果、 ＦＥＴの合計数
は１回路１０ （第１図）では１５になるのに対し１回
路１７（第３１川）では３０になる。
のシングルエンド出力ラッチを示す、対応する素子は同
じ参照番号を持っている。第３図のＬＳＳＤ ＰＩＩＳ
ＲＩ、回路１７は記憶セルのフィードバック・ループに
導入されたパス・トランジスタを制御する１“（及び反
転クロック （例えば、 ＡＯ及びＡＮ）を必要とする
。それゆえ、３個の追加のインバータ１３、１４．１５
が必要になる。更に、全電圧スイングを保証するために
、３個のパス・トランジスタＮ１５、Ｎ１６． Ｎ１７
が倍加され、相補形装置に並列接続されている。最後に
、相補形パス・トランジスタ対重８７Ｐ１８、Ｎ１９／
Ｉ”１９． Ｎ２０／Ｐ２０がクロック・フィードバッ
ク・ループに必要になる。その結果、 ＦＥＴの合計数
は１回路１０ （第１図）では１５になるのに対し１回
路１７（第３１川）では３０になる。
所望の非対称性を保証する他の解法は下記を含む：
（１）対称的なコマンドＤＯ及びＯＮを記憶セルの両側
に同時に印加することによりラッチの切替えを可能にす
るダブルエンド・データ人力構造を用いる。これは論文
Ｒ，ｌ！ｏｒｎｕｎＨ外、 ｒｃＭＯ９技術の高速シフ
ト・レジスタ・ラッチ （Ｆａｓｔ ５ｈｉｆｔ ｒｅ
ｇｉｓｔｅｒｉｎ ＣＭＯ５ｔｅｃｈｎｏｌｏｇｙ）
Ｊ、ＩＢＭ ＴＤＢ、Ｖｏｌ、２７．Ｎｏ、７Ａ、１
９８４年１２月、 ｐＰ、 ３８９４−３８９６に記載
されている。
に同時に印加することによりラッチの切替えを可能にす
るダブルエンド・データ人力構造を用いる。これは論文
Ｒ，ｌ！ｏｒｎｕｎＨ外、 ｒｃＭＯ９技術の高速シフ
ト・レジスタ・ラッチ （Ｆａｓｔ ５ｈｉｆｔ ｒｅ
ｇｉｓｔｅｒｉｎ ＣＭＯ５ｔｅｃｈｎｏｌｏｇｙ）
Ｊ、ＩＢＭ ＴＤＢ、Ｖｏｌ、２７．Ｎｏ、７Ａ、１
９８４年１２月、 ｐＰ、 ３８９４−３８９６に記載
されている。
（２）１本のレグ（ｌｅｇ）のインピーダンスを低くす
るために交差結合されたインバータで直列に装置を付加
する。これは欧州特許出願公開Ｅｌ’第２７３０８２号
に記載されている。
るために交差結合されたインバータで直列に装置を付加
する。これは欧州特許出願公開Ｅｌ’第２７３０８２号
に記載されている。
これらの全ての回路は類似の性能を有し、それらの間の
有効な比較を可能にする。異なるサイズ”ＦＥＴが望ま
しいときはいつでも、個々のＦＥＴはりｙ１望の装置を
形成するように直列又は並列に接続されなければならな
い、それによって、集積の密度は必ず低下する。バッフ
ァ内のＦＥＴの数を除外すると、第３図の回路内のＦＥ
Ｔの数は３０になり。
有効な比較を可能にする。異なるサイズ”ＦＥＴが望ま
しいときはいつでも、個々のＦＥＴはりｙ１望の装置を
形成するように直列又は並列に接続されなければならな
い、それによって、集積の密度は必ず低下する。バッフ
ァ内のＦＥＴの数を除外すると、第３図の回路内のＦＥ
Ｔの数は３０になり。
前記論文に記載された回路では２６になり、前記欧州特
許出願による回路では３０になる。これらの数字は本明
細書の第２図の回路のＦＥＴの数１５と比較する必要が
ある。
許出願による回路では３０になる。これらの数字は本明
細書の第２図の回路のＦＥＴの数１５と比較する必要が
ある。
ここで平衡遅延の問題について説明する。非平衡回路に
よって最小平均遅延に達し、場合によっては、補償はパ
ス・レベルでランダムに行うことができるので、平衡遅
延を有する回路はチップ上では広範囲には用いられない
、しかしながら、平衡遅延はこれらのロジック・パス、
例えばクリティカル・ロジック・パス及びクロック分散
トリーを最適化するキーであり、クロック生成のために
等しい立上り及び立下り遅延を必要とする。クリティカ
ル・ロジック・パスでは、より速い遷移はチップ・サイ
クル・タイムに影響しないが、必要以上に高いノイズが
電力パスに発生する。クロック分散トリーでは、平衡遅
延を生じる回路は４６号の正しい伝播、即ちパルス収縮
がないこと、及びクロック間の一定の非オーバラツプ・
タイムを保証する。基本的な対を形成するＰＦＥＴ及び
Ｎ Ｉ／ Ｅ Ｔのそれぞれの幅の比ＷＰ／ＷＮは遅延
が平衡しているがどうかを決定する。一定の背景のため
、一般的なゲート・アレイのＷＰ／ＷＮ比は一定である
ので、遅延はチップに埋込まれた全てのロジック回路に
ついて平衡させることはできない、しかしながら、ＦＥ
Ｔを並列に接続することにより、２つの列に３つの可能
な組合ｆ ： ＭＰ／ＷＮ、 ２ＷＰハＮ、 ＷＰ／２
ＷＮが提供される０例えば、 ２１Ｎは並列の２個のＮ
ＦＥＴで形成されたＦＥＴ装置に対応する幅である。し
かしながら、並列のＦＥＴはシリコン領域を節約するた
めに注意深く用いなければならない、その結果、従来の
ゲート・アレイでは、１つだけのロジック・ブック、例
えばＮＯＲ回路即ち機能が平衡遅延について最適化され
る。
よって最小平均遅延に達し、場合によっては、補償はパ
ス・レベルでランダムに行うことができるので、平衡遅
延を有する回路はチップ上では広範囲には用いられない
、しかしながら、平衡遅延はこれらのロジック・パス、
例えばクリティカル・ロジック・パス及びクロック分散
トリーを最適化するキーであり、クロック生成のために
等しい立上り及び立下り遅延を必要とする。クリティカ
ル・ロジック・パスでは、より速い遷移はチップ・サイ
クル・タイムに影響しないが、必要以上に高いノイズが
電力パスに発生する。クロック分散トリーでは、平衡遅
延を生じる回路は４６号の正しい伝播、即ちパルス収縮
がないこと、及びクロック間の一定の非オーバラツプ・
タイムを保証する。基本的な対を形成するＰＦＥＴ及び
Ｎ Ｉ／ Ｅ Ｔのそれぞれの幅の比ＷＰ／ＷＮは遅延
が平衡しているがどうかを決定する。一定の背景のため
、一般的なゲート・アレイのＷＰ／ＷＮ比は一定である
ので、遅延はチップに埋込まれた全てのロジック回路に
ついて平衡させることはできない、しかしながら、ＦＥ
Ｔを並列に接続することにより、２つの列に３つの可能
な組合ｆ ： ＭＰ／ＷＮ、 ２ＷＰハＮ、 ＷＰ／２
ＷＮが提供される０例えば、 ２１Ｎは並列の２個のＮ
ＦＥＴで形成されたＦＥＴ装置に対応する幅である。し
かしながら、並列のＦＥＴはシリコン領域を節約するた
めに注意深く用いなければならない、その結果、従来の
ゲート・アレイでは、１つだけのロジック・ブック、例
えばＮＯＲ回路即ち機能が平衡遅延について最適化され
る。
Ｃ０発明が解決しようとする課題
要するに、一般的なセル環境では、所望の電気的特性を
有する装置を提供するために、サイズが回路毎に！１１
！Ｉ！されているシリコン基板で異なるサイズのＦＥＴ
を用いて、所望の非対称性及び平衡遅延を取得すること
ができる。決められたロジック回路のため、 ＦＥＴの
幅（讐）及びチャネル長（１，）が主要な電気的特性：
（１）個々のＦＥＴ ９置のＷ／Ｌ比。
有する装置を提供するために、サイズが回路毎に！１１
！Ｉ！されているシリコン基板で異なるサイズのＦＥＴ
を用いて、所望の非対称性及び平衡遅延を取得すること
ができる。決められたロジック回路のため、 ＦＥＴの
幅（讐）及びチャネル長（１，）が主要な電気的特性：
（１）個々のＦＥＴ ９置のＷ／Ｌ比。
及び（２） ＣＭＯ５ＦＥＴの対における合計υＰ ＋
ＷＮ及び比ＶＰ／ＷＮ ＣｖＰ及びＷＮ４１ＰＦＥＴ
及びＮＦＥＴ（７）幅テアル）を決定する。このような
環境では、これらの比の値は随意に調整することができ
る。しかし、技術変更（ＥＣ）のために、処理時間が長
くなる。これは一定の背景のため、従来のゲート・アレ
イでは不可能である。最後に、チャネル長（Ｌ）は利用
可能な技術で提供される最短のものを選択する必要があ
る。
ＷＮ及び比ＶＰ／ＷＮ ＣｖＰ及びＷＮ４１ＰＦＥＴ
及びＮＦＥＴ（７）幅テアル）を決定する。このような
環境では、これらの比の値は随意に調整することができ
る。しかし、技術変更（ＥＣ）のために、処理時間が長
くなる。これは一定の背景のため、従来のゲート・アレ
イでは不可能である。最後に、チャネル長（Ｌ）は利用
可能な技術で提供される最短のものを選択する必要があ
る。
従って、一般的なセルの方法と同じ効率（性能及び密度
）を有するロジック回路の実現に適応するように最適化
された異なるサイズのＶ Ｅ Ｔを有し、しかも、技術
変更の場合に短い処理時間についてゲート・アレイ方法
の特定の利点をなお維持する改良されたゲート・アレイ
が真に必要である。
）を有するロジック回路の実現に適応するように最適化
された異なるサイズのＶ Ｅ Ｔを有し、しかも、技術
変更の場合に短い処理時間についてゲート・アレイ方法
の特定の利点をなお維持する改良されたゲート・アレイ
が真に必要である。
０１課題を解決するための手段
本発明の主たる目的はマスタ・スライス・タイプ・チッ
プ、特にゲート・アレイにロジック回路の全ライブラリ
を容易且つ効率的に実現する最適化された異なるサイズ
の４個のＦＥＴを含む改良されたコア・セルを提供する
ことである。
プ、特にゲート・アレイにロジック回路の全ライブラリ
を容易且つ効率的に実現する最適化された異なるサイズ
の４個のＦＥＴを含む改良されたコア・セルを提供する
ことである。
本発明の目的には密度及び性能について一般的なセルの
方法に比肩できるゲート・アレイに複雑なロジック回路
、例えばラッチを実現することを可能にする最適化され
た異なるサイズの４個のＦＥＴを持つ改良されたコア・
セルを提供することも含まれる。
方法に比肩できるゲート・アレイに複雑なロジック回路
、例えばラッチを実現することを可能にする最適化され
た異なるサイズの４個のＦＥＴを持つ改良されたコア・
セルを提供することも含まれる。
更に１本発明の目的にはゲート・アレイのクリティカル
・パスにおける均質なデータ処理のために、平衡された
立上り及び立下り遅延を有する回路を実現することを可
能にする最適化された異なるサイズの４個のＦＥＴを持
つ改良されたコア・セルを提供することも含まれる。
・パスにおける均質なデータ処理のために、平衡された
立上り及び立下り遅延を有する回路を実現することを可
能にする最適化された異なるサイズの４個のＦＥＴを持
つ改良されたコア・セルを提供することも含まれる。
更に１本発明の目的にはゲート・アレイ並びにロジック
回路でアナログ回路を実現することを可能にする最適化
された異なるサイズの４個のＦＥＴを持つ改良されたコ
ア・セルを提供することも含まれる。
回路でアナログ回路を実現することを可能にする最適化
された異なるサイズの４個のＦＥＴを持つ改良されたコ
ア・セルを提供することも含まれる。
これら及び他の目的は１本発明に従って１行方向に沿っ
て反復的に互いに隣接して配列された複数のコア・セル
を含む決められた高さ即ち距離の少なくとも１つのスト
ライプの形状の機能ゲート領域を含むゲート・アレイ・
タイプのマスタ・スライス集積回路チップにより達成さ
れる。前記回路の特徴は各々のコア・セルが４個の異な
るサイズのＦＥＴ ：第一に小さい第１の幅ＷＮＩのＮ
ＦＥＴ、次に大きい第２の幅−Ｎ２のＮＦＥＴ、第一に
小さい第１のｄＲｉＷＰＩのＰＦＥＴ、次に大きい第２
の幅ＷＰ２のＰ Ｆ Ｅ Ｔを列方向に含むことである
。更に、前記ＦＥＴ間の相対的な幅関係は、該チップで
実現された最大数のロジック回路についてラッチの機能
性及び平衡遅延をどちらも保証するように最適化される
０幅関係はある点では技術によって決まる。一般的なＣ
ＭＯＳ ＦＥＴ技術では、実験によれば、４個のＦＥＴ
の間の最適化された幅関係、たとえばＷＰ２／ＷＮ２／
Ｗ１３１ハＮ１は、およそ７／３．５／１．５／１であ
る。
て反復的に互いに隣接して配列された複数のコア・セル
を含む決められた高さ即ち距離の少なくとも１つのスト
ライプの形状の機能ゲート領域を含むゲート・アレイ・
タイプのマスタ・スライス集積回路チップにより達成さ
れる。前記回路の特徴は各々のコア・セルが４個の異な
るサイズのＦＥＴ ：第一に小さい第１の幅ＷＮＩのＮ
ＦＥＴ、次に大きい第２の幅−Ｎ２のＮＦＥＴ、第一に
小さい第１のｄＲｉＷＰＩのＰＦＥＴ、次に大きい第２
の幅ＷＰ２のＰ Ｆ Ｅ Ｔを列方向に含むことである
。更に、前記ＦＥＴ間の相対的な幅関係は、該チップで
実現された最大数のロジック回路についてラッチの機能
性及び平衡遅延をどちらも保証するように最適化される
０幅関係はある点では技術によって決まる。一般的なＣ
ＭＯＳ ＦＥＴ技術では、実験によれば、４個のＦＥＴ
の間の最適化された幅関係、たとえばＷＰ２／ＷＮ２／
Ｗ１３１ハＮ１は、およそ７／３．５／１．５／１であ
る。
Ｅ、実施例
ゲート・アレイ・チップの製造の基礎は欧州特許出願公
開ＥＰ−＾第１８６７２０号に記載されている。簡単に
述べれば、通常の （ゲート・アレイ方法による） Ｃ
ＭＯＳ ＦＥＴ又は （一般的なセル方法による）セル
のアレイで形成されたこのようなチップに複雑な機能を
実現する２つの階層レベルが定義される： ・基本的な組合せ即ち順次機能を実現するＦＥＴの相互
接続、これらの相互接続は”内部ワイヤリングと呼ばれ
る。
開ＥＰ−＾第１８６７２０号に記載されている。簡単に
述べれば、通常の （ゲート・アレイ方法による） Ｃ
ＭＯＳ ＦＥＴ又は （一般的なセル方法による）セル
のアレイで形成されたこのようなチップに複雑な機能を
実現する２つの階層レベルが定義される： ・基本的な組合せ即ち順次機能を実現するＦＥＴの相互
接続、これらの相互接続は”内部ワイヤリングと呼ばれ
る。
・これらの基本的な機能の相互接続、それらは”大域ワ
イヤリング”と呼ばれる。
イヤリング”と呼ばれる。
大域ワイヤリングは、ピッチがチップ全体にわたって一
定の、仮想グリッド上で行われる。このグリッドはワイ
ヤが走行できる水平又は垂直のトラックのみでつくられ
る。幾つかのワイヤリング・プレーン（ｐｌａｎｅ）の
技術が設計者に提供されている。一般に、結合容量を最
小にするために、ワイヤは上部及び下部のプレーンのワ
イヤと直交するように走行する。大抵の技術は（Ｍｌ、
８２、Ｎ３と呼ばれる）２又は３の金属レベルを提供し
、大部分の進んだ技術は短い接続にのみ用いられる下位
の金属レベル（ＭＯ）を特徴とする。
定の、仮想グリッド上で行われる。このグリッドはワイ
ヤが走行できる水平又は垂直のトラックのみでつくられ
る。幾つかのワイヤリング・プレーン（ｐｌａｎｅ）の
技術が設計者に提供されている。一般に、結合容量を最
小にするために、ワイヤは上部及び下部のプレーンのワ
イヤと直交するように走行する。大抵の技術は（Ｍｌ、
８２、Ｎ３と呼ばれる）２又は３の金属レベルを提供し
、大部分の進んだ技術は短い接続にのみ用いられる下位
の金属レベル（ＭＯ）を特徴とする。
これらの金属レベルは本明細書では下記のように用いら
れる： （１） ＮＯは垂直の拡散に対する拡散、即ち保護ダイ
オードを含む上部金属被ｇ （Ｍｌ〜ＣＡ）に対する拡
散にのみ用いられる。
れる： （１） ＮＯは垂直の拡散に対する拡散、即ち保護ダイ
オードを含む上部金属被ｇ （Ｍｌ〜ＣＡ）に対する拡
散にのみ用いられる。
（２）旧及びＣＡは（ホール・マスクを介して）垂直又
は水平のゲート対ゲート、拡散対拡散、即ちゲート接続
に対する拡散に用いられる。
は水平のゲート対ゲート、拡散対拡散、即ちゲート接続
に対する拡散に用いられる。
これらのレベルは基本機能の内部ワイヤリングを行い、
ブックの個人化を成し遂げる。
ブックの個人化を成し遂げる。
（３） Ｍｌ、 ８２． Ｎ３はノル木ロジック機能即
ちブックを相互接続するために用いられる。
ちブックを相互接続するために用いられる。
これらのレベルはチップの大域ワイヤリングを行う。
第１Ａ図は本発明の改良されたゲート・アレイ・コア・
セルの形状を示す。
セルの形状を示す。
第１Ａ図は互いに隣接して行方向に反復して配列された
コア・セルの連続するストライプの部分２０を示す１ｍ
単にするため、２つのコア・セル、ＣＥＬＬＩ及びＣＥ
ＬＬ２だけを示す、コア・セルは列方向に沿って決めら
れた高さＨの機能ゲート領域ｚｌ内に形成される０本発
明によれば、コア・セル。
コア・セルの連続するストライプの部分２０を示す１ｍ
単にするため、２つのコア・セル、ＣＥＬＬＩ及びＣＥ
ＬＬ２だけを示す、コア・セルは列方向に沿って決めら
れた高さＨの機能ゲート領域ｚｌ内に形成される０本発
明によれば、コア・セル。
例えばＣＥＬＬＩは、連続するストライプ形のソース／
ドレーン拡散領域から形成される４個のＦ Ｅ Ｔ即ち
装置：１個の小さいＮＦＥＴ Ｎ１．１．１個の大きい
ＮＦＥＴ Ｎ２．１，１個の小さいＰＦＥＴ Ｐｌ、１
、及び１個の大きいＰＦＥＴ Ｐｌ、１−それぞれの輻
−ＮＬ、νＮ２、ｖｐｔ、 ｖｐｚ ニ参照番号２２２
３２４２５がそれぞれ付与されいてる−を含む、よって
、コア・セル。
ドレーン拡散領域から形成される４個のＦ Ｅ Ｔ即ち
装置：１個の小さいＮＦＥＴ Ｎ１．１．１個の大きい
ＮＦＥＴ Ｎ２．１，１個の小さいＰＦＥＴ Ｐｌ、１
、及び１個の大きいＰＦＥＴ Ｐｌ、１−それぞれの輻
−ＮＬ、νＮ２、ｖｐｔ、 ｖｐｚ ニ参照番号２２２
３２４２５がそれぞれ付与されいてる−を含む、よって
、コア・セル。
例えばＣＥＬＬＩでは、Ｐ装置、Ｎ装置の数は２．２で
ある。これらのｌ” Ｅ Ｔの一般的な名前は、セル番
号とは無関係に、それぞれＮ１． Ｎ２． ｒ’ｌ及び
Ｐｌである。 ＮＦＥＴ及びＰＦＥＴはそれぞれ前記機
能ゲート領域の上部及び下部に配置される。小さい装置
は前記領域の境界の近くに配置されるが、大きい装置は
その中央部分に配置される。
ある。これらのｌ” Ｅ Ｔの一般的な名前は、セル番
号とは無関係に、それぞれＮ１． Ｎ２． ｒ’ｌ及び
Ｐｌである。 ＮＦＥＴ及びＰＦＥＴはそれぞれ前記機
能ゲート領域の上部及び下部に配置される。小さい装置
は前記領域の境界の近くに配置されるが、大きい装置は
その中央部分に配置される。
良好な実施例では、 ＮＦＥＴ Ｎ１．ｌ及びＮ２．
ｌは、もし望むなら、Ｐ、１で参照されるシングル（ｓ
ｉｎｇｌｅ）ＰＦＥＴを規定することができる共通ゲー
ト電極ＧＰＩを共有するＰＦＥＴ Ｐｌ、１及びＰｌ、
ｌと異なり、独立したゲート電極を有するので、独特の
装置である。
ｌは、もし望むなら、Ｐ、１で参照されるシングル（ｓ
ｉｎｇｌｅ）ＰＦＥＴを規定することができる共通ゲー
ト電極ＧＰＩを共有するＰＦＥＴ Ｐｌ、１及びＰｌ、
ｌと異なり、独立したゲート電極を有するので、独特の
装置である。
個々のシングルＰＦＥＴ（例えば、Ｐｌ、１）は他の（
例えば、 Ｐｌ、ｌの）ドレーン・ソース領域を短絡す
ることによって得ることができる。並列する装置は前述
のようなストライプの使用により容易に得られる。ゲー
ト電極はそれらの末端がドッグ・ボーン（ｄｏｇ−ｂｏ
ｎｅ）の形状であるので、どちらの端でも旧レベルでア
クセスすることができる。この形状には２つの利点があ
る： （１）セルの上部又は下部で２つの活動状態のゲートを
結合する１本のトラックが使用可能である。
例えば、 Ｐｌ、ｌの）ドレーン・ソース領域を短絡す
ることによって得ることができる。並列する装置は前述
のようなストライプの使用により容易に得られる。ゲー
ト電極はそれらの末端がドッグ・ボーン（ｄｏｇ−ｂｏ
ｎｅ）の形状であるので、どちらの端でも旧レベルでア
クセスすることができる。この形状には２つの利点があ
る： （１）セルの上部又は下部で２つの活動状態のゲートを
結合する１本のトラックが使用可能である。
（２）本発明の改良されたセルによって実現された回路
の人出力点、即ちロジック・サービス端子（ＬＳＴ）は
セルの上部、中間部又は下部に配置することができる。
の人出力点、即ちロジック・サービス端子（ＬＳＴ）は
セルの上部、中間部又は下部に配置することができる。
それゆえ、大域ワイヤリングの輻幀のなかには全回路領
域にわたって統計的にＬＳＴを広げることにより避けら
れるものがある。 ＬＳＴは入力及び出力信号（例えば
、第２図の回路ｌＯにおけるＩＯ，ＤＯｌｌｌ、及びＬ
Ｌｌ、１．）のアクセスを提供するために用いられる。
域にわたって統計的にＬＳＴを広げることにより避けら
れるものがある。 ＬＳＴは入力及び出力信号（例えば
、第２図の回路ｌＯにおけるＩＯ，ＤＯｌｌｌ、及びＬ
Ｌｌ、１．）のアクセスを提供するために用いられる。
Ｍｌレベルの２つの電力バス２６及び２７はそれぞれ
Ｐ装置及びＮ装置にわたって配置され、正の電源電圧Ｖ
ｄｄ及びグランドＧＮＤを供給する。
Ｐ装置及びＮ装置にわたって配置され、正の電源電圧Ｖ
ｄｄ及びグランドＧＮＤを供給する。
Ｍｌレベルの２つの電力レール（ｒａｉｌ）２ｇ及び２
９はセルの上部及び下部にわたって配置され、それぞれ
接点２８．１．、、、及び２９．１．、、、でＰ基板及
びＮウェル３０をそれぞれバイアスする。正の電源電圧
Ｖｄｄ及びグランドＧＮＤの拡散領域をバイアスするこ
とは接点だけが必要であるので１回路内部のワイヤリン
グに対して透明である。ウェーハ処理中に静電気の放電
のため起きることがあるゲート・ブレークダウンを避け
るために保護ダイオード旧及びＤ２が必要である（簡略
化のため第５Ｃ図及び第６図に示す形状には表示されな
い）。
９はセルの上部及び下部にわたって配置され、それぞれ
接点２８．１．、、、及び２９．１．、、、でＰ基板及
びＮウェル３０をそれぞれバイアスする。正の電源電圧
Ｖｄｄ及びグランドＧＮＤの拡散領域をバイアスするこ
とは接点だけが必要であるので１回路内部のワイヤリン
グに対して透明である。ウェーハ処理中に静電気の放電
のため起きることがあるゲート・ブレークダウンを避け
るために保護ダイオード旧及びＤ２が必要である（簡略
化のため第５Ｃ図及び第６図に示す形状には表示されな
い）。
第１Ｂ図は第１Δ図に示された２つのコア・セルＣＥＬ
ＬＩ及びＣＥＬＬ２から成る部分２０の等価電気回路図
２０゛ を示す。
ＬＩ及びＣＥＬＬ２から成る部分２０の等価電気回路図
２０゛ を示す。
４個のＦＥＴのそれぞれの幅は異なる要求に基づいて決
定する。ラッチの機能性は、小さい相補形ＦＥＴの対（
例えばＰｌ２、Ｎ１２）と大きいＦＥＴの対（例えばＰ
ｌｌ、Ｎ１１）を、各々の記憶セル（例えば５ｅｔ）に
必要とする。もう１つの一般的な要求はＮＦＥＴの幅よ
りもＰＦＥＴの幅を広くシ、前記ＰＦＥＴのあまり良く
ないキャリヤ移動度を補償することである。これらの要
求は下記の一組のＦＥＴ幅の間の関係にまとめることが
できる： ＷＦ２＞＞ＷＰＩ、 ＷＮ２＞＞ＶＮｌ、 ＷＰＩ＞Ｗ
ＮＩ及びＷＦ２＞ｖＮ２最後に、明確な最適化は平ｆ％
ｉ！ｉ延要求によって与えられるが、それでもなお技術
の基本原則を考慮している。
定する。ラッチの機能性は、小さい相補形ＦＥＴの対（
例えばＰｌ２、Ｎ１２）と大きいＦＥＴの対（例えばＰ
ｌｌ、Ｎ１１）を、各々の記憶セル（例えば５ｅｔ）に
必要とする。もう１つの一般的な要求はＮＦＥＴの幅よ
りもＰＦＥＴの幅を広くシ、前記ＰＦＥＴのあまり良く
ないキャリヤ移動度を補償することである。これらの要
求は下記の一組のＦＥＴ幅の間の関係にまとめることが
できる： ＷＦ２＞＞ＷＰＩ、 ＷＮ２＞＞ＶＮｌ、 ＷＰＩ＞Ｗ
ＮＩ及びＷＦ２＞ｖＮ２最後に、明確な最適化は平ｆ％
ｉ！ｉ延要求によって与えられるが、それでもなお技術
の基本原則を考慮している。
第４図は平衡遅延要求の理解を深めるのに役立つ、第４
図は一般的な技術の幾つかの基本ロジック回路：例えば
ＩＮＶ、 ＮＡＮＤ、ＮＯＲ，ＡＯｌ、、、（７）遅延
結果対−ＰハＮ比を図示する。各々の回路は三角形で示
す、各々の三角形の右側の頂点は立上り遅延Ｒｄが立下
り遅延Ｆｄに等しい場合の平均比を示す。
図は一般的な技術の幾つかの基本ロジック回路：例えば
ＩＮＶ、 ＮＡＮＤ、ＮＯＲ，ＡＯｌ、、、（７）遅延
結果対−ＰハＮ比を図示する。各々の回路は三角形で示
す、各々の三角形の右側の頂点は立上り遅延Ｒｄが立下
り遅延Ｆｄに等しい場合の平均比を示す。
前記頂点に対する底辺の部分の上部の点は立上り（又は
立下り）遅延を示し下部の点は立下り（立上り）遅延を
示す、この部分の中間点は最小平均遅延である。三角形
３１． ：１２．３３．３４．３５．３６及び３７ハソ
れぞれ４ ’７ ｘ イＮＡＮＤ、 ２ウェイＮＡＮＤ
、ＩＮＶ、２ウェイＮＯＲ，ＡＯＩ・２２．０ＡＩ ２
２及び３ウ工イＮＯＲ回路を表わす、第４図の表示は、
場合によっては平均遅延は１０％まで大きくすることが
できるので、平衡遅延は必ずしも望ましい最小平均遅延
ではないことも示す、これは第４図のカーブ３７から明
白である４点３７Ｂ（平衡遅延）は点３７Ａ（最小平均
遅延）よりも僅かに上である。平衡遅延が要求されない
ときは、ＷＰ／ＷＮ比２が選択される。この解法は最良
の密度（１列のＦＥＴだけが用いられる）と性能（１列
の幅の合計が最大化される）の間の折衷案を提供する。
立下り）遅延を示し下部の点は立下り（立上り）遅延を
示す、この部分の中間点は最小平均遅延である。三角形
３１． ：１２．３３．３４．３５．３６及び３７ハソ
れぞれ４ ’７ ｘ イＮＡＮＤ、 ２ウェイＮＡＮＤ
、ＩＮＶ、２ウェイＮＯＲ，ＡＯＩ・２２．０ＡＩ ２
２及び３ウ工イＮＯＲ回路を表わす、第４図の表示は、
場合によっては平均遅延は１０％まで大きくすることが
できるので、平衡遅延は必ずしも望ましい最小平均遅延
ではないことも示す、これは第４図のカーブ３７から明
白である４点３７Ｂ（平衡遅延）は点３７Ａ（最小平均
遅延）よりも僅かに上である。平衡遅延が要求されない
ときは、ＷＰ／ＷＮ比２が選択される。この解法は最良
の密度（１列のＦＥＴだけが用いられる）と性能（１列
の幅の合計が最大化される）の間の折衷案を提供する。
よって、第４図はロジック回路の最大の平衡遅延を得る
ために要求される最適の装置幅を決めるのに非常に役立
つ。
ために要求される最適の装置幅を決めるのに非常に役立
つ。
本発明で提案されたコア・セルは１列内に異なるサイズ
の４個のＦＥＴを提供するので、理論的には９組の異な
る比が可能であるが、８２実には、前述の関係により２
回路設計者は４組の可能な比：ＷＰ１＋ＷＰ２／ＷＮ１
＋ＷＮ２、ＷＰ１＋ＷＰ２／ＶＮ２、ＷＰ２／ＷＮＩ＋
υＮ２、ＶＰ２／ｖＮ２だけに関心がある。他の比はあ
まり違わない。
の４個のＦＥＴを提供するので、理論的には９組の異な
る比が可能であるが、８２実には、前述の関係により２
回路設計者は４組の可能な比：ＷＰ１＋ＷＰ２／ＷＮ１
＋ＷＮ２、ＷＰ１＋ＷＰ２／ＶＮ２、ＷＰ２／ＷＮＩ＋
υＮ２、ＶＰ２／ｖＮ２だけに関心がある。他の比はあ
まり違わない。
その結果、明確に最適化されたＷＮＩ、 ＷＮ２． Ｗ
ＰＩ及びＷＰ２の値は前記から導き出され、決定される
。
ＰＩ及びＷＰ２の値は前記から導き出され、決定される
。
例えば、一般的なＣＭＯ３ＦＥＴ技術では、下記の値：
ＶＮｔ ＝ ３μｍ、 ＷＮ２ ＝ １０μｍ、 Ｗ
ＰＩ ＝ ４．４ｐｔｓ及びＷｌ）２ ＝ ２１．６μ
ｍが決定されている０幅の間のサイズ関係： ＷＰ２／
ＷＮ２／ＷＰＩ／ＷＮＩは７／３．５／１．５／ｌにな
る。
ＶＮｔ ＝ ３μｍ、 ＷＮ２ ＝ １０μｍ、 Ｗ
ＰＩ ＝ ４．４ｐｔｓ及びＷｌ）２ ＝ ２１．６μ
ｍが決定されている０幅の間のサイズ関係： ＷＰ２／
ＷＮ２／ＷＰＩ／ＷＮＩは７／３．５／１．５／ｌにな
る。
これらの値により、次の比が後で示す回路と同じものを
組み立てるのに適切であるニ ー ＶＰ１＋ＷＰ２／ＷＮ１＋ＷＮ２ ＝ ２ （
ＩＮＶに使用）−Ｍｌ）１＋ＷＰ２／ＶＮ２ ＝
２．６ （ＡＯＩ ２２．２ウエイＮＯＲに使用） ・％１ｌＰ２／ｌｉ！Ｎ１＋ＷＮ２ ＝１．７
（２ウエイＮＡＮＤに使用）Ｖ Ｉ） ｌ ＋ Ｗ Ｐ
２ハ旧＋ＷＮ２（即ちＷＰ、ｌ／ＷＮ１＋ＷＮ２）は
例えば、インバータ回路ＩＮＶは： （１） ＰＩ ＦＥＴ及びＰｌ ＦＥＴ （例えば、前
述のＰ、１装置と等価である）を並列にすることにより
形成されるＰＦＥＴ装置、及び （２）個々のＮＩ ＦＥＴ及びＮ２ ＮＦＩシＴを並列
にすることにより形成される装置 によって１つのコア・セル°で実現されることを意味す
る。
組み立てるのに適切であるニ ー ＶＰ１＋ＷＰ２／ＷＮ１＋ＷＮ２ ＝ ２ （
ＩＮＶに使用）−Ｍｌ）１＋ＷＰ２／ＶＮ２ ＝
２．６ （ＡＯＩ ２２．２ウエイＮＯＲに使用） ・％１ｌＰ２／ｌｉ！Ｎ１＋ＷＮ２ ＝１．７
（２ウエイＮＡＮＤに使用）Ｖ Ｉ） ｌ ＋ Ｗ Ｐ
２ハ旧＋ＷＮ２（即ちＷＰ、ｌ／ＷＮ１＋ＷＮ２）は
例えば、インバータ回路ＩＮＶは： （１） ＰＩ ＦＥＴ及びＰｌ ＦＥＴ （例えば、前
述のＰ、１装置と等価である）を並列にすることにより
形成されるＰＦＥＴ装置、及び （２）個々のＮＩ ＦＥＴ及びＮ２ ＮＦＩシＴを並列
にすることにより形成される装置 によって１つのコア・セル°で実現されることを意味す
る。
Ｐ装置及びＮ装置が２つのコア・セルのＰ ＦＥＴ及び
Ｎ ＦＥＴで構成されるとき、近似は更に改善すること
ができる１例えば、興味のある次の比を前記の比に付加
することができる。
Ｎ ＦＥＴで構成されるとき、近似は更に改善すること
ができる１例えば、興味のある次の比を前記の比に付加
することができる。
・２ＷＰ２ ／ＷＮ１＋ＷＮ２ ＝ ３．３ （３
ウェイＮＯＲ，０ＡＩ２２に使用） −ＷＰ１＋ＷＰ２／２ＷＮ２ ＝１．３ （４つｘ
イＮＡＮＤニ使用）これらの全ての数字は技術によっ
て決まるが。
ウェイＮＯＲ，０ＡＩ２２に使用） −ＷＰ１＋ＷＰ２／２ＷＮ２ ＝１．３ （４つｘ
イＮＡＮＤニ使用）これらの全ての数字は技術によっ
て決まるが。
あまり変化はしない。
結論として、第４図は、１つのコア・セルによって提供
される３つの異なる比により、−組の簡単なブックにつ
いて（理想的な数字と比較して）かなりよい平衡遅延を
簡単な得ることが１１）能であることを示す、装置が２
つのコア・セル、例えば２つの列でＦＥＴから構成され
るとき、これはがなり改善することができる。
される３つの異なる比により、−組の簡単なブックにつ
いて（理想的な数字と比較して）かなりよい平衡遅延を
簡単な得ることが１１）能であることを示す、装置が２
つのコア・セル、例えば２つの列でＦＥＴから構成され
るとき、これはがなり改善することができる。
第５Ａ図は、ＣＭＯ５ＦＥＴ ＱＮｌ、 ＱＮ２ 及び
Ｑ［’１． ＱＰ２の２つの対を用いる、一般的な２ウ
工イ〜０１？ロジツク回路３９の電気回路図を示す、各
々の対、例えばＱＰｌ、ＱＮＩは列内のコア・セルから
形成される。
Ｑ［’１． ＱＰ２の２つの対を用いる、一般的な２ウ
工イ〜０１？ロジツク回路３９の電気回路図を示す、各
々の対、例えばＱＰｌ、ＱＮＩは列内のコア・セルから
形成される。
理想的な比２．８（第４図のカーブ３４参照）に近づく
ために、小及び大のコア・セルのＰＦＥＴは並列にされ
るが、小のＮＦＥＴはもはや用いられない、換言すれば
、ＰＦＥＴ装置、例えばＱＰｌは、ＦＥＴ Ｐｌ、ｌ及
びＰｌ、１を並列にすることにより形成されるＰ、１で
ある。 ＮＦＥＴ装置、例えばＱＮＩはＦＥＴ Ｎ２．
１によって形成される。同様な構成は他の対ＱＰ２、Ｑ
Ｎ２にもあてはまる。その結果２回路３９内の装置対の
υＰ／ＷＮ比はｖＰｌ＋シＰ２ハＮ２で付与されるタイ
プであり１例えば、およそ２．６である。第５Ｂ図は本
発明のコア・セルによって実現されたときの等価電気回
路３９″を示す１本発明の改良されたコア・セルによる
ゲート・アレイで物理的に実現されるときの、第５Ｂ図
の回路の現実の形状は第５Ｃ図の形状３９″に示す、２
ウエイＮＯＲブツクを完成するには３つのセルが必要で
ある。ロジック回路を実現するのに２つのコア・セル、
例えばＣＥＬＬＩ及びＣＥＬＬ２が用いられる。第３の
コア・セル、例えばＣＥＬＬ３は右側の次のブック（図
示せず）との絶縁のために必要である。第４のコア・セ
ル、例えばＣＥＬＬＯはブツクの左側に示されるが、前
のブックに属する。
ために、小及び大のコア・セルのＰＦＥＴは並列にされ
るが、小のＮＦＥＴはもはや用いられない、換言すれば
、ＰＦＥＴ装置、例えばＱＰｌは、ＦＥＴ Ｐｌ、ｌ及
びＰｌ、１を並列にすることにより形成されるＰ、１で
ある。 ＮＦＥＴ装置、例えばＱＮＩはＦＥＴ Ｎ２．
１によって形成される。同様な構成は他の対ＱＰ２、Ｑ
Ｎ２にもあてはまる。その結果２回路３９内の装置対の
υＰ／ＷＮ比はｖＰｌ＋シＰ２ハＮ２で付与されるタイ
プであり１例えば、およそ２．６である。第５Ｂ図は本
発明のコア・セルによって実現されたときの等価電気回
路３９″を示す１本発明の改良されたコア・セルによる
ゲート・アレイで物理的に実現されるときの、第５Ｂ図
の回路の現実の形状は第５Ｃ図の形状３９″に示す、２
ウエイＮＯＲブツクを完成するには３つのセルが必要で
ある。ロジック回路を実現するのに２つのコア・セル、
例えばＣＥＬＬＩ及びＣＥＬＬ２が用いられる。第３の
コア・セル、例えばＣＥＬＬ３は右側の次のブック（図
示せず）との絶縁のために必要である。第４のコア・セ
ル、例えばＣＥＬＬＯはブツクの左側に示されるが、前
のブックに属する。
ＣＥＬＬ３で、絶縁のためにＦＥＴが結合される。この
回路は平衡した立上り及び立下り遅延特性を得るように
設計されている。
回路は平衡した立上り及び立下り遅延特性を得るように
設計されている。
第５Ｄ図は入出力信号の波形、振幅対時間を示す、所与
の全スイング入力信号４０について、対応する出力信号
４１が示されている。第５Ｄ図から。
の全スイング入力信号４０について、対応する出力信号
４１が示されている。第５Ｄ図から。
回路３９は平衡遅延（Ｒｄ＝ Ｆｄ）を示すことが明白
である。
である。
第６図は、提案されたコア・セルによって実現された時
の第２図のラッチの物理的な実現、即ちレイアウトを示
す、１６のコア・セル、即ち１６対のＮＹ＆置（Ｎｌ及
びＮ２）並びにＰＶ＆置（ＰＩ及びＰｌ）が使用される
。実際、回路１０の上部で記憶セルＳＣ１の交差結合さ
れたインバータの第１のステージを実行するために用い
られるＦＥＴ Ｎｌｌ及びＰｌｌ（第２図参照）は大き
い装置Ｎ２及びＰｌによってそれぞれ実現される。一方
、第２のステージで、 ＦＥＴ Ｎ１２及びＰｌ２は、
コア・セルの上部及び下部にそれぞれ配置されている小
さい装′ｒ１Ｎ１及びＰｌによって実現される。交差結
合インバータＳＣＩ及びＳＣ２のワイヤリングの方法を
示すため、内部ノード旧（即ち１６）、 Ｒ２（又は１
５）、 Ｒ３及び、Ｒ４を第６図に示す。
の第２図のラッチの物理的な実現、即ちレイアウトを示
す、１６のコア・セル、即ち１６対のＮＹ＆置（Ｎｌ及
びＮ２）並びにＰＶ＆置（ＰＩ及びＰｌ）が使用される
。実際、回路１０の上部で記憶セルＳＣ１の交差結合さ
れたインバータの第１のステージを実行するために用い
られるＦＥＴ Ｎｌｌ及びＰｌｌ（第２図参照）は大き
い装置Ｎ２及びＰｌによってそれぞれ実現される。一方
、第２のステージで、 ＦＥＴ Ｎ１２及びＰｌ２は、
コア・セルの上部及び下部にそれぞれ配置されている小
さい装′ｒ１Ｎ１及びＰｌによって実現される。交差結
合インバータＳＣＩ及びＳＣ２のワイヤリングの方法を
示すため、内部ノード旧（即ち１６）、 Ｒ２（又は１
５）、 Ｒ３及び、Ｒ４を第６図に示す。
更に、バッファ、例えばＢｌを形成するＮＦＥＴ及びＰ
ＦＥＴは大きくなければならない、それらは、装置Ｎｌ
÷Ｎ２及びＰ１＋Ｐ２を並列にする際に少なくとも２回
実呪される。第６図のラッチ回路でクロックＡＯ１ＢＯ
，ＣＯは信号ＩＯ（第２図参照）の走査のように、旧レ
ベルに分散することができる。これは、セルの外側では
なく、セルの高さＨ内でクロックをワイヤリングさせる
興味ある特性である。その結果。
ＦＥＴは大きくなければならない、それらは、装置Ｎｌ
÷Ｎ２及びＰ１＋Ｐ２を並列にする際に少なくとも２回
実呪される。第６図のラッチ回路でクロックＡＯ１ＢＯ
，ＣＯは信号ＩＯ（第２図参照）の走査のように、旧レ
ベルに分散することができる。これは、セルの外側では
なく、セルの高さＨ内でクロックをワイヤリングさせる
興味ある特性である。その結果。
複数のＰＨ５ＲＬ回路から成るシフト・レジスタは容易
に実現することができる。
に実現することができる。
一般的に、提案されたコア・セルはマスク・スライス環
境で高密度の回路、特にラッチを実現する可能性を提供
する。提案された基本セルは、同じ密度及び性能の一般
的なセル環境の場合と同じ回路を用いる可能性を（小さ
いＮｌ及びＰ１装置のおかげで）提供する。その結果、
２つの大きい装置ＮＺ及びＰｌは全てのロジック回路で
全く対称的に用いられる。小さい装置は主としてラッチ
の機能性について所望の非対称性を保証するラッチ回路
で用いられる。
境で高密度の回路、特にラッチを実現する可能性を提供
する。提案された基本セルは、同じ密度及び性能の一般
的なセル環境の場合と同じ回路を用いる可能性を（小さ
いＮｌ及びＰ１装置のおかげで）提供する。その結果、
２つの大きい装置ＮＺ及びＰｌは全てのロジック回路で
全く対称的に用いられる。小さい装置は主としてラッチ
の機能性について所望の非対称性を保証するラッチ回路
で用いられる。
前述の欧州特許出願に記載された、１２のセル（２４の
装置対）を必要とする。従来のＰＩＩＳＲＬの回路図及
びレイアウトと比較して、もし２つの同じ細分性が維持
されるならば、提案された基本セルは装置数を３３％減
少させる。典型的なゲート・アレイ・ロジック・チップ
の場合、およそ４０％の内部セルがラッチに用いられる
ので、基本セルはチップ・レベルの密度にかなりの利得
（およそ１３％）を提供する。一般的な技術によって、
ｓｏｏ、ｏｏｏ個までの背景セルを適度のチップ・サイ
ズ（１４，７Ｘ １４．７ｓ園）番こ配置することがで
きる。″大量のゲート”構造は、３レベルの金属相互接
続（Ｍｌ、 Ｎ２． Ｎ３）によって用いられ、最大数
のワイヤリング可能な回路を完成する。前記集積にによ
る密度について言えば、２つの異なる局面：（１）回路
レベルの密度、及び（２）チップ・レベルの密度（完成
したワイヤリング可能な回路の数）を考慮することが必
要である。
装置対）を必要とする。従来のＰＩＩＳＲＬの回路図及
びレイアウトと比較して、もし２つの同じ細分性が維持
されるならば、提案された基本セルは装置数を３３％減
少させる。典型的なゲート・アレイ・ロジック・チップ
の場合、およそ４０％の内部セルがラッチに用いられる
ので、基本セルはチップ・レベルの密度にかなりの利得
（およそ１３％）を提供する。一般的な技術によって、
ｓｏｏ、ｏｏｏ個までの背景セルを適度のチップ・サイ
ズ（１４，７Ｘ １４．７ｓ園）番こ配置することがで
きる。″大量のゲート”構造は、３レベルの金属相互接
続（Ｍｌ、 Ｎ２． Ｎ３）によって用いられ、最大数
のワイヤリング可能な回路を完成する。前記集積にによ
る密度について言えば、２つの異なる局面：（１）回路
レベルの密度、及び（２）チップ・レベルの密度（完成
したワイヤリング可能な回路の数）を考慮することが必
要である。
第１の点については、ラッチを除く全ての基本回路のゲ
ート・アレイ及び一般的なセルの間に等しい密度を得る
のは慣れており、それによって。
ート・アレイ及び一般的なセルの間に等しい密度を得る
のは慣れており、それによって。
一般に機能のおよそ１５％まで典型的な部分に寄与する
ことは事実である。（ゲート・アレイでは。
ことは事実である。（ゲート・アレイでは。
これは全体のセルの４０％までである）１組合せ回路に
ついては、２つの方法の電気回路図が同一であるので１
等しい密度が説明されることがある。
ついては、２つの方法の電気回路図が同一であるので１
等しい密度が説明されることがある。
相違はゲート・アレイについては同ピツチのトランジス
タから、一般的なセルについてはｌｌ０Ｘ（凹形酸化物
）破断の代りにトランジスタによる分離から起きるだけ
である。これらの相違は重要ではない、ラッチについて
は、提案されたゲート・アレイは密度の問題を解決する
。それゆえ、全体のライブラリについて回路レベルで同
じ密度を考えることができる。
タから、一般的なセルについてはｌｌ０Ｘ（凹形酸化物
）破断の代りにトランジスタによる分離から起きるだけ
である。これらの相違は重要ではない、ラッチについて
は、提案されたゲート・アレイは密度の問題を解決する
。それゆえ、全体のライブラリについて回路レベルで同
じ密度を考えることができる。
第２の点については１例えばチップ・レベルで、大証の
ゲート構造及び３つの金属レベル（２つは水平、１つは
垂直）を考慮すると、相違は主に旧レベルの回路の多孔
度から来る。実際に、このワイヤリング・レベルはブッ
ク個人化及び大域ワイヤリングの両者に用いられる。ゲ
ート・アレイでの一定の背景のため、ブック個人化は制
約が多く大域ワイヤリングのトラックは一般的なセル回
路の場合よりも少ししか生じない。
ゲート構造及び３つの金属レベル（２つは水平、１つは
垂直）を考慮すると、相違は主に旧レベルの回路の多孔
度から来る。実際に、このワイヤリング・レベルはブッ
ク個人化及び大域ワイヤリングの両者に用いられる。ゲ
ート・アレイでの一定の背景のため、ブック個人化は制
約が多く大域ワイヤリングのトラックは一般的なセル回
路の場合よりも少ししか生じない。
最後に、提案された（より柔軟性を可能にするＭＯレベ
ルよる）ゲート・アレイにより５本のワイヤリング・ト
ラックが使用可能である。もしこれが一般的なセルによ
って得られるよりも少なくても、水平ワイヤリング・ト
ラック数は（考えられる大抵のチップ・サイズについて
）垂直方向の場合よりも大きくなるので十分である。お
おまかに、結果的に得られる密度は一般的なセルの密度
とほぼ同じである。
ルよる）ゲート・アレイにより５本のワイヤリング・ト
ラックが使用可能である。もしこれが一般的なセルによ
って得られるよりも少なくても、水平ワイヤリング・ト
ラック数は（考えられる大抵のチップ・サイズについて
）垂直方向の場合よりも大きくなるので十分である。お
おまかに、結果的に得られる密度は一般的なセルの密度
とほぼ同じである。
Ｆ０発明の効果
以上をまとめると、改良されたこのゲート・アレイ・セ
ルによって提供される主たる改善は下記のようになる： （１）ラッチの設計では、他のロジックの部分に影響を
及ぼさずに、一般的なセルの場合のように同じ密度及び
性能が得られる。その結果。
ルによって提供される主たる改善は下記のようになる： （１）ラッチの設計では、他のロジックの部分に影響を
及ぼさずに、一般的なセルの場合のように同じ密度及び
性能が得られる。その結果。
提案されたゲート・アレイ・コア・セルは＝（ａ）大域
ワイヤリングについて制約されずにシフト・レジスタの
容易な実現、及び （ｂ）ロジック・ブックの全セットについて同等の密度
及び同数のワイヤリング可能な回路／チップ を可能にする。従って、提案されたコア・セルは密度に
ついて一般的なセルに比肩する。
ワイヤリングについて制約されずにシフト・レジスタの
容易な実現、及び （ｂ）ロジック・ブックの全セットについて同等の密度
及び同数のワイヤリング可能な回路／チップ を可能にする。従って、提案されたコア・セルは密度に
ついて一般的なセルに比肩する。
（２）（主としてクロック分散トリー及びクリティカル
・ロジック・バスに必要な）基本ロジック・ブックの設
計で平衡した立上り及び立下り遅延を得る能力はロジッ
ク設計者にとって貴重である。
・ロジック・バスに必要な）基本ロジック・ブックの設
計で平衡した立上り及び立下り遅延を得る能力はロジッ
ク設計者にとって貴重である。
よって、本発明はゲート・アレイ能力を拡大し５それら
を将来のＡＳＩＣとして更に競争力のあるものにする。
を将来のＡＳＩＣとして更に競争力のあるものにする。
第１Ａ図及び第１Ｂ図はそれぞれ、最適化された異なる
輻及び同等の電気回路図を含む１本発明の２つの隣接す
るゲート・アレイ・コア・セルの形状を示す図である。 第２図は予め特性を付与された。即ち一般的なセル・タ
イプのチップで実現するのに適した従来のｔ、ｓ ｓ
ｏタイプのＰＩＩＳＲＬＨ路を示す図である。 第３図は予め拡散された。即ちゲート・アレイ・タイプ
のチップで実現するのに適した従来のＬＳＳＤタイプの
ＰＩＩＳＲＬｌｉ！ｌ路を示す図である。 第４図は種々の基本的なロジック機能／回路の立上り及
び立下り遅延対ＷＥ）／ＷＮ比を示す図である。 第５Ａ図、第５Ｂ図、第５Ｃ図及び第５Ｄ図はそれぞれ
２ウ工イＮＯＲロジツク回路、その等価電気回路、本発
明のゲート・アレイ・コア・セルによってゲート・アレ
イ・チップで実現された時のその形状、及び取得される
平衡した立上り／立下り遅延を有する入出力信号の波形
の概要を示す図である。 第６図は本発明のゲート・アレイ・コア・セルによって
ゲート・アレイ・チップで実現された時の第２図のＰＨ
５ＲＬ回路を示す図である。 １０・・・・マスタ／スレーブＣＭＯ５高密度ＬＳＳＤ
ＰＩＩＳＲＬラッチ回路、１７・・・・ＬＳＳＤ Ｐ
ＩＩＳＲＬ回路、３９・・・・２ウ工イＮ０ＩＩロジツ
ク回路・ 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 頓 宮 孝 −（外１名） ＷＥ２図 Ｇｎｄ Ｇｎｄ ｉ［３図 砺３ 一！？Ｉれ１ セＬフ 」 ０図 第５Ｄ図
輻及び同等の電気回路図を含む１本発明の２つの隣接す
るゲート・アレイ・コア・セルの形状を示す図である。 第２図は予め特性を付与された。即ち一般的なセル・タ
イプのチップで実現するのに適した従来のｔ、ｓ ｓ
ｏタイプのＰＩＩＳＲＬＨ路を示す図である。 第３図は予め拡散された。即ちゲート・アレイ・タイプ
のチップで実現するのに適した従来のＬＳＳＤタイプの
ＰＩＩＳＲＬｌｉ！ｌ路を示す図である。 第４図は種々の基本的なロジック機能／回路の立上り及
び立下り遅延対ＷＥ）／ＷＮ比を示す図である。 第５Ａ図、第５Ｂ図、第５Ｃ図及び第５Ｄ図はそれぞれ
２ウ工イＮＯＲロジツク回路、その等価電気回路、本発
明のゲート・アレイ・コア・セルによってゲート・アレ
イ・チップで実現された時のその形状、及び取得される
平衡した立上り／立下り遅延を有する入出力信号の波形
の概要を示す図である。 第６図は本発明のゲート・アレイ・コア・セルによって
ゲート・アレイ・チップで実現された時の第２図のＰＨ
５ＲＬ回路を示す図である。 １０・・・・マスタ／スレーブＣＭＯ５高密度ＬＳＳＤ
ＰＩＩＳＲＬラッチ回路、１７・・・・ＬＳＳＤ Ｐ
ＩＩＳＲＬ回路、３９・・・・２ウ工イＮ０ＩＩロジツ
ク回路・ 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 頓 宮 孝 −（外１名） ＷＥ２図 Ｇｎｄ Ｇｎｄ ｉ［３図 砺３ 一！？Ｉれ１ セＬフ 」 ０図 第５Ｄ図
Claims (1)
- 【特許請求の範囲】 ロジック半導体チップで実現されるゲート・アレイ・タ
イプのマスタ・スライス集積回路であって、 行方向に互いに隣接し反復して配列された複数のコア・
セルを含む所定の距離の少なくとも１つのストライプの
形状の機能ゲート領域を含み、各々のコア・セルは列方
向に配列された異なるサイズの４個の装置である、 第１の幅の第一に小さいＮＦＥＴと、 第２の幅の次に大きいＮＦＥＴと、 第１の幅の第一に小さいＰＦＥＴと、 第２の幅の次に大きいＰＦＥＴと、 を含むことを特徴とするマスタ・スライス集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP89480071A EP0394598B1 (en) | 1989-04-28 | 1989-04-28 | An improved gate array cell having FETS of different and optimized sizes |
| EP89480071.3 | 1989-04-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02303066A true JPH02303066A (ja) | 1990-12-17 |
| JPH0785501B2 JPH0785501B2 (ja) | 1995-09-13 |
Family
ID=8203059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2097816A Expired - Fee Related JPH0785501B2 (ja) | 1989-04-28 | 1990-04-16 | マスタ・スライス集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5038192A (ja) |
| EP (1) | EP0394598B1 (ja) |
| JP (1) | JPH0785501B2 (ja) |
| DE (1) | DE68925897T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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