JPH02303068A

JPH02303068A - 半導体積層構造及びこれを有する半導体素子

Info

Publication number: JPH02303068A
Application number: JP1125003A
Authority: JP
Inventors: Hidenori Shimawaki; 秀徳嶋脇
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-05-17
Filing date: 1989-05-17
Publication date: 1990-12-17
Anticipated expiration: 2013-07-30
Also published as: JP2780333B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はへテロ接合を有す２る半導体積層構造及びこれ
を用いた半導体素子に関する。

（従来の技術）化合物半導体及び混晶半導体は、電子移動度が大きい、
発光機能を有する、特有のエネルギー帯構造に起因する
新しい物理現象が認められる等、ＳｉやＧｅなどの単一
元素半導体にはみられない特徴を有していることから、
超高速演算素子用材料、超高周波発信素子用材料、オプ
トエレクトロニクス素子用材料として注目されている。

近年では、特にヘテロ接合を利用したバイポーラトラン
ジスタや電界効果トランジスタの研究開発が盛んに行わ
れている。

これらの半導体素子を作製するための半導体層は、通常
、分子線エビタキシー法（以降ＭＢＥ法と称す）や有機
金属気相成長法（以降ＭＯＶＰＥ法と称す）により形成
される。これらによりヘテロ接合を形成する場合、Ｇａ
ＡｓとＡＩＡｓやＡＩＧａＡｓのように、格子定数が元
々はぼ等しいため格子整合をあまり考える必要のない例
外的組合せを除けば、ミスフィツト転位の発生を防止す
るために格子定数を一致させる必要がある。そのために
、ＩｎＰとＩｎＧａＡｓ、成るいはＧａＡｓとＩｎＧａ
Ｐのような２元化合物半導体と３元混晶半導体の組合せ
、もしくはＡｌＩｎＡｓとＩｎＧａＡｓといった３元混
晶半導体と他の３元混晶半導体の組合せを用いることが
多い。

上記のへテロ接合界面を傾斜接合型とする場合には、格
子整合を保ちつつ結晶組成を徐々に変化させるために、
遷移領域（以降グレーデッド層と称する）が形成される
。−例として、第４図にＩｎＰとそれに格子整合する３
元混晶半導体であるＩｎｏ、５３Ｇａｏ、４７Ａｓが接
合された傾斜接合型へテロ接合の模式図を示す。第４図
において、ＩｎＰ層２３とＩｎ□、５３Ｇａ□、４７Ａ
ｓ層２５の間にはＩｎ１−ｘＧａｘＡｓｌ−ｙＰｙから
なるグレーデッド層２４が形成されている。このグレー
デッド層２４においては、ＩＩＩ族元素の原子面内にＩ
ｎとＧａが、またＶ族元素の原子面内にＰとＡｓが混在
しており、それらの原子数比が制御されることにより組
成制御がなされ、格子整合がとられている。実際にＭＢ
Ｅ法やＭＯＶＰＥ法により上記のようなグレーデッド層
を形成する、場合には、構成元素の分子線のフラックス
比、成るいは構成元素を含有する原料ガスの分圧比を制
御しつつ連続的に変化させる方法が用いられる。

（発明が解決しようとする課題）例えば２元化合物半導体と３元混晶半導体、もしくは３
元混晶半導体同士をヘテロ接合とした場合に形成される
グレーデッド層は４元混晶半導体となることが多い。従
って、格子整合をとりつつ結晶組成を連続的に変化させ
るためには、３種類のＩＩＩ族元素もしくは２種類ずつ
のＩＩＩ族及びＶ族元素を対象として、厳密な組成比の
制御を行わなければならず、このことが組成比の制御を
著しく困難なものとする一つの要因となっている。

また、半導体材料の組合せによっては成長層が層分離を
生じ、ミシビリティギャップを生じたり、成るいはたと
えはっきりした層分離を生じないまでも微視的には不均
一な分布や局所的に組成の異なる小集団（クラスター）
を生ずる場合がある。

このようなりラスターは当然、キャリアの輸送効率や走
行特性、寿命の低下を引き起こし、結晶の電気的特性や
光学的特性に悪影響を及ぼすことになる。そのため半導
体素子に用いられた場合には、これが素子の静特性や高
速・高周波特性を低下させる要因の一つとなっており、
またウェハー内における半導体素子間の特性の均一性を
低下させる要因の一つともなっている。

本発明の目的は、このような問題点が解決されて、格子
不整が低減され、組成制御性０組成均一性の向上された
傾斜接合型へテロ接合及びそれを実現するための形成方
法を提供することにある。

（課題を解決するための手段）本発明の半導体積層構造は、第１の半導体層と第２の半
導体層とがグレーデッド層を介して接合されたヘテロ接
合を有する半導体積層構造において、前記グレーデッド
層が前記第１の半導体層及び前記第２の半導体層との周
期的積層構造を有するとともに、前記周期的積層構造の
周期が変化してなるものである。

但し、第１の半導体層及び第２の半導体層は、２元化合
物半導体もしくは３元混晶半導体からなるものであって
もよい。

また、少なくとも一部に本発明の半導体積層構造を有す
る半導体素子では電気的特性や光学的特性に優れ、また
素子間での特性のばらつきを小さくできる。

また、このような本発明の半導体積層構造を実現するた
めの形成方法は、例えば第１の半導体層上に所定の層数
の第２半導体層を形成する第１の工程と、前記第２の半
導体層に所定の暦数の前記第１の半導体層を形成する第
２の工程と、前記第１の半導体層と前記第２の半導体層
の層数の比を変化させて前記第１の工程及び前記第２の
工程を少なくとも１回繰り返す第３の工程とを含んで構
成される。

（作用）一般に、原子層オーダーの半導体層を人為的に交互に積
層することにより形成した混晶半導体の基礎的物性は不
明な点が多いが、従来構造の混晶半導体のそれと必ずし
も同一であるとはいえない。しかしながら、結晶の基礎
的物性は広範囲にわたる周期的原子配列に起因するもの
であるから、多数の原子を含むある程度大きな体積を対
象として考える必要があり、従ってこれに関与するキャ
リアもまたある程度の広がり（ドブロイ波長）をもつこ
とになる。例えば、バンド端吸収や発光に関与する電子
のドブロイ波長は室温で数百オングストロームあり、こ
の中に含まれる原子数は１０６個程度である。つまり、
結晶が微視的には規則的な原子配列を有していたとして
も、通常、それらは充分に平均化されて巨視的な基礎的
物性に反映さ°れることになる。

第１図に本発明の詳細な説明するためにＩｎＰとＩｎｏ
、５Ｇａｏ、５Ａｓが接合された傾斜型へテロ接合の模
式図を示した。第４図に示した従来法と比較して、Ｉｎ
１−ｘＧａｘＡｓｌ−、Ｐｙからなるグレーデッド層が
ＩｎＰ層１とＩｎ□、５３Ｇａｏ、４７Ａｓ層２の積層
構造により形成されている点が重要な相違点である。ま
た、Ｖ族元素の原子面内にはＰもしくはＡｓのうちのい
ずれか１種類の原子しか存在しておらず、一方、ＩＩＩ
族元素の原子面についてはＩｎ原子だけの面と、Ｉｎ原
子及びＧａ原子が一定の比（０，５３：０．４７）で混
在している面とがある点も従来の構造と異なる点である
。

第１図において、結晶組成の制御はＩｎＰ層１とＩｎｏ
、５３Ｇａｏ、４７Ａｓ層２の層数の比を制御すること
によりなされており、その比を徐々に変化させることに
よりＩｎＰからＩｎｏ、５３Ｇａ□、４７Ａｓへ組成を
変化させたグレーデッド層が形成されている。つまり、
従来法ではＩｎ、　Ｇａ、　Ａｓ及びＰの原子数の比を
直接的に制御する（即ち４つの要素を制御する）必要が
あるのに対して、本発明の手法によればＩｎＰ層及びＩ
ｎｏ、５３Ｇａｇ、４７Ａｓ層の層数（即ち２つの要素
）だけを制御すればよいわけである。

第１図において、充分に平均化された組成に対応した従
来構造のへテロ接合が有する性質をもたせるためには、
構成単位となる半導体層の厚さを上述したドブロイ波長
に比較して充分に小さくする必要がある。数層程度に設
定してやればこの条件は充分に満足させることができる
。従って、例えばＩｎＦ３層、Ｉｎ□、５３Ｇａｏ、４
７Ａｓ２層を交互に積層することによりＩｎ０．８１Ｇ
ａ０．１９ＡＳ０．４Ｐ０．６、また、ＩｎＦ３層、Ｉ
ｎ□、５３Ｇａ□、４７Ａｓ４層を交互に積層すルコト
ニヨリＩｎ０．６２Ｇａ０．３８ＡＳ０．８Ｐ０．２に
対応した組成の４元混晶半導体層を形成することが可能
である。

第５図はＩｎＰに格子整合するＩｎ１−エＧａｘＡｓ１
−、Ｐｙ４元混晶半導体の結晶組成を示すための図であ
る。第５図を用いて本発明を説明する。第５図において
、ＩｎＰはＰ点、Ｉｎｏ、５３Ｇａ□、４７ＡｓはＱ点
に対応する。そして、ＩｎＰ層とＩｎ０．５３Ｇａ□、
４７Ａｓ層とが交互に積層され、その層数の比がａ□：
ｂ□であるような結晶をもって、Ｒ点の組成に対応した
Ｉｎ１−、ＧａｘＡｓｌ−ｙＰｙ４元混晶半導体を実現
することができる。従って、層数比ａｏ：ｂｏを徐々に
変化させることにより、図中の実線上の任意の組成をも
つ混晶を実現し、実線に沿って（即ち常にＩｎＰに格子
整合をとりながら）ＩｎＰからＩｎｏ、５３Ｇａ□、４
７Ａｓへ組成を変化させた傾斜接合型へテロ接合を形成
することができる。

このように本発明の手法を用いれば、本来、格子の整合
した半導体層同士（第１図ではＩｎＰとＩｎＯ，５３Ｇ
ａＯ，４７ＡＳ）の積層によりペテロ接合を形成してい
るため、グレーデッド層内において格子不整を生じるこ
とがない。これにより、グレーデッド層における結晶組
成の制御が著しく容易になる。また、上述したように制
御の対象となる要素が各半導体層の層数のみと少ないこ
とも組成制御を容易にする一因である。更に、常時Ｉｎ
ＰもしくはＩｎ□、５３Ｇａ□、４７Ａｓのうちのいず
れか一方からなる半導体層を形成すればよいため、ミシ
ビリティギャッ゛プの発生を抑制することができ、その
結果、組成均一性が向上する。

なお、第１図ではＩｎＰとＩｎＧａＡｓとが接合された
ベテロ接合について述べたが、これに限定されず、Ｇａ
ＡｓとＩｎＧａＰのような他の２元化合物半導体と３元
混晶半導体の組合せ、成るいはＩｎＡｌＡｓとＩｎＧａ
Ａｓのような３元混晶半導体同士の組合せに対しても本
発明の効果は得られる。また、ＧａＡｓとＡｌＡｓやＡ
ｌＧａＡｓの組合せはもちろんのこと、２元化合物半導
体同士の組合せに対しても適用可能である。

（実施例）次に本発明について図面を用いて説明する。

第２図は本発明の第１の実施例を説明するための成長結
晶の断面図であり、本発明をバッファ層に適用した場合
を示す。

第２図において、ＦｅドープＩｎＰからなる半絶縁性基
板３上には３０００人のアンドープ１−ＩｎＰ層４及び
約４００ＯＡのグレーデッド層が順次形成され、バッフ
ァ層を形成している。このバッファ層上には、更に５０
００人のＳドープｎ−Ｉｎ□、５３Ｇａｇ、４７Ａ錯１
１が形成されている。基板の面方位としては（１１１）
Ｂ面を用いた。グレーデッド層はアンドープ１−ＩｎＰ
層とアンドープ１−Ｉｎｏ、５３Ｇａｏ、４７Ａｓ層の
周期的積層により形成されており、それらの層数の比を
制御することにより６段階に組成を変化させた。下記に
このグレーデッド層の層構造を示す。

（以下余白）この場合、例えば１−Ｉｎｏ、ａＩＧａｏ、１９Ａｓｏ
、４Ｐｏ、ｓ層７は、ＩｎＦ３層−Ｉｎｏ、５３Ｇａ□
、４７Ａｓ２層が積層されたものを１構成単位とし、こ
の構成単位を４０個積層することにより形成した。

グレーデッド層を構成する各半導体層の形成は、ハイド
ライド気相成長装置を用い、原子層エピタキシー法（以
降ＡＬＥ法と称す）によって基板温度３７５°Ｃで行っ
た。この手法については、例えばエイ・ウスイ他（Ａ、
　Ｕｓｕｉ　ｅｔ　ａｌ、　）、ジャパニーズ・ジャー
ナル・オブ・アプライド・フィジックス（Ｊａｐａｎｅ
ｓｅ　Ｊｏｕｒｎａｌｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓ
ｉｃｓ）、２５巻、１９８６年、Ｌ２１２頁に報告され
ている。また、１−ＩｎＰ層４及びｎ−Ｉｎ□、５３Ｇ
ａ□、４７Ａｓ層工１は通常のハイドライド気相成長法
（以降ハイドライドＶＰＥ法と称す）により基板温度６
００°Ｃで形成した。

上記により得られたｎ−Ｉｎ□、５３Ｇａ□、４７Ａｓ
層１１は、従来法により得られたものと比較してミスフ
ィツト転位が減少し、表面状態も良好なものであった。

第３図は本発明の第２の実施例を説明するための半導体
チップの断面図であり、本発明をｐｎ接合の形成に適用
した場合を示す。

第３図においてＦｅドープＩｎＰからなる半絶縁性基板
１２上には上記第１の実施例に示したと同様の層構造を
もつバッファ層１３が形成されている。このバッファ層
１３上には５０００人のＺｎドープｐ−Ｉｎ□、５３Ｇ
ａ□、４７Ａｓ層１４、約６８０人のグレーデッド層及
び５０００人のＳドープｎ−ＩｎＰ層２２が順次形成さ
れており、１−Ｉｎｏ、７ｓＧａｏ、２４Ａｓｏ、５Ｐ
ｏ、ｓからなる約７０人のアンドープスペーサ一層１８
をはさんで、禁制帯幅の広いｎ影領域と禁制帯幅の狭い
ｐ影領域からなるヘテロ接合によりｐｎ接合が形成され
ている。なお、ｐ−Ｉｎ□、５３Ｇａｏ、４７Ａｓｉ　
１４及びｎ−ＩｎＰ層２２はハイドライドＶＰＥ法によ
り形成し、グレーデッド層はＡＬＥ法により形成した。

また、ｎ影領域及びｐ影領域のキャリア密度は、それぞ
れｎ＝３Ｘ１０１７ｃｍ−３およびｐ＝７Ｘ１０１８ｃ
ｍ＝とじた。

下記にグレーデッド層の層構造を示す。

上記により得られたｐｎ接合は、所定のパターンにエツ
チングした後１、ｐ−Ｉｎ０．５３０ａ０．４７Ａ８層
１４表面及びｎ−ＩｎＰ層２２表面にそれぞれＡｕＺｎ
Ｎｉ及びＡｕＧｅＮｉからなるオーミック電極を形成し
、２インチウエハニ上に多数のｐｎ接合ダイオードを作
製して評価したところ、従来法により得られたｐｎ接合
を用いたものと比較して、電流−電圧特性の均−性及び
逆方向耐圧が向上した。

なお、上記実施例においては、（１１１）Ｂ基板を用い
た場合について述べたが、本発明はこれに限定されず、
（１００）面、成るいはそれらから数度傾いた面方位を
はじめとして他の面方位を有する基板を用いてもよい。

また、各組成の半導体層を形成する際の構成単位は、上
記実施例に示したものに限定されず、例えばＩｎＯ，８
１Ｇａ０．１９ＡＳ０．４Ｐ０．６層を形成する場合、
ＩｎＦ３層−Ｉｎ。、５３Ｇａ□、４７Ａｓ１層−Ｉｎ
Ｐ１層−Ｉｎ□、５３Ｇａｏ、４７ＡＳ１層−ＩｎＰ１
層等、他の積層構造を用いて構成単位を形成してもよく
、同様に各組成の半導体層は上記実施例に示した積層構
造に限定されず、他の積層構造により形成してもよい。

また、上記実施例においては、本発明をＩｎＰとＩｎＧ
ａＡｓのへテロ接合の形成に適用した場合について述べ
たが、本発明はこれに限定されず、他の２元化合物半導
体もしくは３元混晶半導体が接合されたヘテロ接合に適
用可能であることは前に述べた通りである。

更に、上記実施例においては、本発明をバッファ層の形
成及びｐｎ接合の形成に用いた場合について示したが、
これに限定されず、他の半導体結晶、成るいははヘテロ
バイポーラトランジスタや電界効果トランジスタ等の半
導体素子に対しても適用可能であることはいうまでもな
い。

（発明の効果）以上説明したように本発明によれば、格子整合をとるた
めの組成制御が非常に容易になり、その結果、格子不整
が低減されるとともに組成均一性が向上された傾斜接合
型へテロ接合を容易に実現できるという効果がある。従
って、これにより、ヘテロ接合を用いた種々の半導体結
晶及び半導体素子の特性向上に大いに寄与するものであ
る。

図面の簡単な説明第１図は本発明の半導体積層構造を説明するための半導
体結晶の断面図、第２図は本発明を説明するための第１
の実施例の半導体結晶の断面図、第３図は本発明を説明
するための第２の実施例の半導体結晶の断面図、第４図
は従来のへテロ接合を説明するための半導体結晶の断面
図、第５図はＩｎＰに格子整合するＩｎ１４ＧａｚＡｓ
１ッＰ、の組成を示すための図である。

１、２３・ＩｎＰ層、２．２５＝Ｉｎｇ、５３Ｇａｇ、
４７Ａ４．３、１２・・・半絶縁性基板（ＩｎＰ）、４
．５・１−ＩｎＰ層、６°°−１−Ｉｎ□、ｇＩＧａ□
、□ｇＡｓＯ，２Ｐ□、Ｂ層亀７°＝ｉ−Ｉｎｏ、５ｔ
Ｇａｏ、ｘ９Ａｓｏ、４Ｐｏ、ａ層１１０・１−Ｉｎｏ
、５３Ｇａｏ、４７Ａｓ層、１ｌ−ｎ−Ｉｎ□、５３Ｇ
ａｏ、４７Ａｓ層、１３−・・バッファ層（ｉ−ＩｎＰ
層１−Ｉｎ１−ｘＧａｘＡｓｌ−、Ｐ、　：ｘＯ−＋０
．４７　。

ｙ：１→Ｏ）、１４．１５・・・ｐ−Ｉｎ□、５３Ｇａ
ｏ、４７Ａｓ層、１９＝ｎ−Ｉｎ□、ＢＩＧａ□、１ｇ
Ａｓ□、４ＰＯ１６層１２０＝ｎ−Ｉｎ□１ｇ１Ｇａ□
、ｇｇＡｓ□、２Ｐ□、８ＪｉｉｉＦ、２１．２２＝ｎ
−ＩｎＰ層、２４・・・グレーデッド層（Ｉｎｌ−ｘＧ
ａｘＡｓｌ−、Ｐ、　：　ｘ：０−＋０．４７゜Ｙ：１
→０）

Claims

【特許請求の範囲】

（１）第１の半導体層と第２の半導体層とがグレーデッ
ド層を介して接したヘテロ接合を有する半導体積層構造
において、前記グレーデッド層が前記第１の半導体層及
び前記第２の半導体層との周期的積層構造を有するとと
もに、前記周期的積層構造の周期が変化してなることを
特徴とする半導体積層構造。
（２）第１の半導体層及び第２の半導体層は、２元化合
物半導体もしくは３元混晶半導体からなることを特徴と
する前記特許請求の範囲第１項記載の半導体積層構造。
（３）少なくとも一部に前記特許請求の範囲第１項また
は第２項記載の半導体積層構造を有することを特徴とす
る半導体素子。