JPH02303165A - Ｍｏｓ型電界効果トランジスタの製造方法 - Google Patents
Ｍｏｓ型電界効果トランジスタの製造方法Info
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- JPH02303165A JPH02303165A JP12517489A JP12517489A JPH02303165A JP H02303165 A JPH02303165 A JP H02303165A JP 12517489 A JP12517489 A JP 12517489A JP 12517489 A JP12517489 A JP 12517489A JP H02303165 A JPH02303165 A JP H02303165A
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Landscapes
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ型電界効果トランジスタの製造方法、特
にＭＯＳ型電界効果トランジスタの微細ゲートパターン
形成法に関するものである。
にＭＯＳ型電界効果トランジスタの微細ゲートパターン
形成法に関するものである。
最近のＶＬＳ Ｉにおいてはその高集積化に伴い、微細
化が着実に進んでおり、４ＭビットＤＲＡＭでは、ゲー
ト長がサブｐｍであるＭＯＳ型電界効果トランジスタが
用いられようとしており、さらに、ゲート長が０．ｌｐ
ｍであるＭＯＳ型電界効果トランジスタが動作可能であ
ることがＩＢＭのＧ、Ａ、 Ｓａｉ −Ｈａｌａｓｚ氏
らによりＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ
ＬＥＴＴＥＲ３ＶＯＬ、ＥＤＬ−８Ｎｏ。
化が着実に進んでおり、４ＭビットＤＲＡＭでは、ゲー
ト長がサブｐｍであるＭＯＳ型電界効果トランジスタが
用いられようとしており、さらに、ゲート長が０．ｌｐ
ｍであるＭＯＳ型電界効果トランジスタが動作可能であ
ることがＩＢＭのＧ、Ａ、 Ｓａｉ −Ｈａｌａｓｚ氏
らによりＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ
ＬＥＴＴＥＲ３ＶＯＬ、ＥＤＬ−８Ｎｏ。
１０９ｐ、４６３−４６６に示されている。特にＭＯＳ
型電界効果トランジスタにおいては、ゲート長の微細化
がＭＯＳ型電界効果トランジスタの性能向上に不可欠で
ある。従来、ＩＩＬＩ１１程度のパターンを形成するた
めには、パターンの一括転写が可能である光学露光技術
が用いられていた。また、０．５ｐｍ以下のパターン形
成法としては、一括転写が可能であるＸ線露光技術や高
速描画が可能となりつつある電子ビーム露光技術が検討
されており、前記Ｇ、Ａ、 ５ａｉ−）１ａｌａｓｚ氏
らが微細パターンを形成するために用いたパターン露光
方法は電子ビーム露光技術であった。
型電界効果トランジスタにおいては、ゲート長の微細化
がＭＯＳ型電界効果トランジスタの性能向上に不可欠で
ある。従来、ＩＩＬＩ１１程度のパターンを形成するた
めには、パターンの一括転写が可能である光学露光技術
が用いられていた。また、０．５ｐｍ以下のパターン形
成法としては、一括転写が可能であるＸ線露光技術や高
速描画が可能となりつつある電子ビーム露光技術が検討
されており、前記Ｇ、Ａ、 ５ａｉ−）１ａｌａｓｚ氏
らが微細パターンを形成するために用いたパターン露光
方法は電子ビーム露光技術であった。
しかしながら、光学露光技術では使用する光の波長から
０．５μｍ程度が露光限界であると予想されている。従
って、０．５ｐｍ以下のパターンを形成するには、ビー
ム波長の観点から、Ｘ線露光技術や電子ビーム露光技術
が必要であるが、量産性、信頼性の点から、現段階では
問題点が多い。例えば、Ｘ線露光技術においては、一括
パターン転写が可能であるが、露光用マスク形成技術や
露光用Ｘ線源技術が信頼性の観点から問題が多い。また
、電子ビーム露光技術においては、一括パターン転写が
基本的に不可能であることから、高速描画が検討されて
いるものの、量産性の観点から見て、充分なスループッ
トが得られていない。特に、集積度の向上に伴い、描画
量が大幅に増えることが予想されるので、電子ビーム露
光技術においては将来より高速な描画が必要であると考
えられる。
０．５μｍ程度が露光限界であると予想されている。従
って、０．５ｐｍ以下のパターンを形成するには、ビー
ム波長の観点から、Ｘ線露光技術や電子ビーム露光技術
が必要であるが、量産性、信頼性の点から、現段階では
問題点が多い。例えば、Ｘ線露光技術においては、一括
パターン転写が可能であるが、露光用マスク形成技術や
露光用Ｘ線源技術が信頼性の観点から問題が多い。また
、電子ビーム露光技術においては、一括パターン転写が
基本的に不可能であることから、高速描画が検討されて
いるものの、量産性の観点から見て、充分なスループッ
トが得られていない。特に、集積度の向上に伴い、描画
量が大幅に増えることが予想されるので、電子ビーム露
光技術においては将来より高速な描画が必要であると考
えられる。
また、微細パターン形成法としてパターン側壁に堆積し
た薄膜を選択的に残すという方法がり、ＩＥ。
た薄膜を選択的に残すという方法がり、ＩＥ。
Ｐｒｏｂｅｒ氏らにより、Ａｐｐｌｉｅｄ Ｐｈｙｓｉ
ｃｓ Ｌｅｔｔｅｒｓ Ｖ。
ｃｓ Ｌｅｔｔｅｒｓ Ｖ。
１．３７ ｐｐ、９４以下に述べられているが、薄膜形
成法とマスクパターン材料の選択除去法との組合せが難
しく、マスクパターン材に対し、下地材料に充分な選択
性が得られない場合、第２図に示すようにマスク除去後
パターンの左右で非対称性が生じるために、ＭＯＳ型電
界効果トランジスタのゲートパターン形成に用いるのは
困難であった。第２図において、１はシリコン基板、２
は熱酸化膜、４はパターンを形成する多結晶シリコン膜
である。
成法とマスクパターン材料の選択除去法との組合せが難
しく、マスクパターン材に対し、下地材料に充分な選択
性が得られない場合、第２図に示すようにマスク除去後
パターンの左右で非対称性が生じるために、ＭＯＳ型電
界効果トランジスタのゲートパターン形成に用いるのは
困難であった。第２図において、１はシリコン基板、２
は熱酸化膜、４はパターンを形成する多結晶シリコン膜
である。
また、マスク材として有機レジスト膜を用いた場合には
マスク除去時の下地とのエツチング選択性は確保できる
ものの、有機レジスト膜の耐熱性が３００℃以下のよう
に低いために、ＣＶＤ法では段差被覆性のよい膜形成が
可能であるが、通常５００°Ｃ〜６００℃程度のチャン
バ一温度が必要であるために、ＣＶＤ法により有機レジ
スト膜上に膜堆積を行うことは不可能であった。
マスク除去時の下地とのエツチング選択性は確保できる
ものの、有機レジスト膜の耐熱性が３００℃以下のよう
に低いために、ＣＶＤ法では段差被覆性のよい膜形成が
可能であるが、通常５００°Ｃ〜６００℃程度のチャン
バ一温度が必要であるために、ＣＶＤ法により有機レジ
スト膜上に膜堆積を行うことは不可能であった。
本発明の目的はこのような従来の問題点を解消しつるＭ
ＯＳ型電界効果トランジスタの製造方法、特にＭＯＳ型
電界効果トランジスタの微細ゲートパターン形成法を提
供することにある。
ＯＳ型電界効果トランジスタの製造方法、特にＭＯＳ型
電界効果トランジスタの微細ゲートパターン形成法を提
供することにある。
〔課題を解決するための手段］
上記目的を達成するため、本発明によるＭＯＳ型電界効
果トランジスタの製造方法においては、半導体基板上に
、少なくとも活性領域を横切る形状での有機レジスト膜
パターンを形成する工程と、バイアススパッタ法を用い
てゲート導体膜をゲート長と等しい膜厚だけ堆積する工
程と、側壁上のゲート導体膜のみを残してゲート導体膜
を除去する工程と、有機レジスト膜パターンを選択的に
除去する工程とを含むものである。
果トランジスタの製造方法においては、半導体基板上に
、少なくとも活性領域を横切る形状での有機レジスト膜
パターンを形成する工程と、バイアススパッタ法を用い
てゲート導体膜をゲート長と等しい膜厚だけ堆積する工
程と、側壁上のゲート導体膜のみを残してゲート導体膜
を除去する工程と、有機レジスト膜パターンを選択的に
除去する工程とを含むものである。
［作用］
本発明においてはマスク除去時の下地材料との選択性を
考慮してマスク材として有機レジスト膜を用いた。有機
レジスト膜は酸素プラズマを用いたドライエツチング法
により、下地シリコン酸化膜及びゲートシリコン膜との
高い選択性を確保した状態で完全に除去できる。さらに
、ゲート膜形成法としてバイアススパッタ法を用いた。
考慮してマスク材として有機レジスト膜を用いた。有機
レジスト膜は酸素プラズマを用いたドライエツチング法
により、下地シリコン酸化膜及びゲートシリコン膜との
高い選択性を確保した状態で完全に除去できる。さらに
、ゲート膜形成法としてバイアススパッタ法を用いた。
バイアススパッタ法を用いることにより、室温に近い基
板温度で垂直な側壁を有するマスクパターン上に段差被
覆性のよい薄膜を形成できる。従って、マスクとして有
機レジスト膜を用いても、そのマスク上に段差被覆性の
よい導体膜を形成できた。
板温度で垂直な側壁を有するマスクパターン上に段差被
覆性のよい薄膜を形成できる。従って、マスクとして有
機レジスト膜を用いても、そのマスク上に段差被覆性の
よい導体膜を形成できた。
以下、本発明の実施例を図面を参照して説明する。
第１図（ａ）〜（ｄ）は本発明の一実施例を示した模式
的断面図である。
的断面図である。
第１図（ａ）においては、まず、ＬＯＣＯ３法により活
性領域以外に厚さｌｐｍの熱酸化膜２を形成したシリコ
ン基板１上に、約Ｌｐｍ厚の光露光用有機レジスト膜３
を通常の紫外線露光法によりパターニングする。次に第
１図（ｂ）のように基板全面に厚さＱ、 ｌｐｍの多結
晶シリコン膜４をバイアススパッタ法により、アルゴン
圧： ３ｍＴｏｒｒ、ターゲット電力密度： ５．７Ｗ
／ｃｍ、バイアス電圧ニー４００Ｖのスパッタ条件で堆
積する。本堆積方法は段差被覆性がよいので、パターニ
ングされた有機レジスト膜３の側壁にも、Ｏ，ｌＩＩｍ
のシリコン膜４が堆積される。次いで、第１図（Ｃ）の
ように塩素ガスを用いた異方性ドライエツチング法によ
り、平坦面上の多結晶シリコン膜４のみをエツチング除
去する。次いで、酸素ガスを用いた等方性ドライエツチ
ング法により、前記有機レジスト膜３を下地シリコンの
熱酸化膜２及びゲート多結晶シリコン膜４に対し、高い
選択性を確保したまま、エツチング除去して第１図（ｄ
）に示すパターンを得る。
性領域以外に厚さｌｐｍの熱酸化膜２を形成したシリコ
ン基板１上に、約Ｌｐｍ厚の光露光用有機レジスト膜３
を通常の紫外線露光法によりパターニングする。次に第
１図（ｂ）のように基板全面に厚さＱ、 ｌｐｍの多結
晶シリコン膜４をバイアススパッタ法により、アルゴン
圧： ３ｍＴｏｒｒ、ターゲット電力密度： ５．７Ｗ
／ｃｍ、バイアス電圧ニー４００Ｖのスパッタ条件で堆
積する。本堆積方法は段差被覆性がよいので、パターニ
ングされた有機レジスト膜３の側壁にも、Ｏ，ｌＩＩｍ
のシリコン膜４が堆積される。次いで、第１図（Ｃ）の
ように塩素ガスを用いた異方性ドライエツチング法によ
り、平坦面上の多結晶シリコン膜４のみをエツチング除
去する。次いで、酸素ガスを用いた等方性ドライエツチ
ング法により、前記有機レジスト膜３を下地シリコンの
熱酸化膜２及びゲート多結晶シリコン膜４に対し、高い
選択性を確保したまま、エツチング除去して第１図（ｄ
）に示すパターンを得る。
以上実施例においては、ゲート膜として多結晶シリコン
膜を用いたが、これに限る必要はなく、タングステン膜
等の高融点金属や高融点金属シリサイドも用いることが
できる。
膜を用いたが、これに限る必要はなく、タングステン膜
等の高融点金属や高融点金属シリサイドも用いることが
できる。
以上説明したように、本発明によれば、従来のＭＯ３型
電界効果トランジスタの製造方法におけるパターン形成
法とは異なり、露光技術に依存しない微細パターンを形
成できる。従来のＭＯ５型電界効果トランジスタの製造
方法における微細ゲートパターン形成法では、形成でき
るパターン幅は使用する露光技術により制限されたが、
本発明では有機レジスト膜側壁に堆積する導体膜を利用
し、微細ゲートパターンを形成するものであり、形成す
る微細パターンのパターン幅を堆積する薄膜の膜厚で決
めることが可能である。
電界効果トランジスタの製造方法におけるパターン形成
法とは異なり、露光技術に依存しない微細パターンを形
成できる。従来のＭＯ５型電界効果トランジスタの製造
方法における微細ゲートパターン形成法では、形成でき
るパターン幅は使用する露光技術により制限されたが、
本発明では有機レジスト膜側壁に堆積する導体膜を利用
し、微細ゲートパターンを形成するものであり、形成す
る微細パターンのパターン幅を堆積する薄膜の膜厚で決
めることが可能である。
第１図（ａ）〜（ｄ）は本発明の一実施例を示した模式
的断面図、第２図はマスクパターン材に対し、下地材料
に十分な選択性が得られない場合にマスク側壁を利用し
て形成した微細パターン部の断面図である。 １・・・シリコン基板 ２・・・熱酸化膜３・・
・有機レジスト膜 ４・・・多結晶シリコン膜特許
出願人 日本電気株式会社 第１ 図
的断面図、第２図はマスクパターン材に対し、下地材料
に十分な選択性が得られない場合にマスク側壁を利用し
て形成した微細パターン部の断面図である。 １・・・シリコン基板 ２・・・熱酸化膜３・・
・有機レジスト膜 ４・・・多結晶シリコン膜特許
出願人 日本電気株式会社 第１ 図
Claims (1)
- （１）半導体基板上に、少なくとも活性領域を横切る形
状での有機レジスト膜パターンを形成する工程と、バイ
アススパッタ法を用いてゲート導体膜をゲート長と等し
い膜厚だけ堆積する工程と、側壁上のゲート導体膜のみ
を残してゲート導体膜を除去する工程と、有機レジスト
膜パターンを選択的に除去する工程とを含むことを特徴
とするＭＯＳ型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12517489A JPH02303165A (ja) | 1989-05-18 | 1989-05-18 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12517489A JPH02303165A (ja) | 1989-05-18 | 1989-05-18 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02303165A true JPH02303165A (ja) | 1990-12-17 |
Family
ID=14903725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12517489A Pending JPH02303165A (ja) | 1989-05-18 | 1989-05-18 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02303165A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5773334A (en) * | 1994-09-26 | 1998-06-30 | Toyota Jidosha Kabushiki Kaisha | Method of manufacturing a semiconductor device |
| US5994728A (en) * | 1995-11-15 | 1999-11-30 | Matsushita Electronics Corporation | Field effect transistor and method for producing the same |
-
1989
- 1989-05-18 JP JP12517489A patent/JPH02303165A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5773334A (en) * | 1994-09-26 | 1998-06-30 | Toyota Jidosha Kabushiki Kaisha | Method of manufacturing a semiconductor device |
| US5994725A (en) * | 1994-09-26 | 1999-11-30 | Toyota Jidosha Kabushiki Kaisha | MOSFET having Schottky gate and bipolar device |
| US5994728A (en) * | 1995-11-15 | 1999-11-30 | Matsushita Electronics Corporation | Field effect transistor and method for producing the same |
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