JPH0230509B2 - - Google Patents

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JPH0230509B2
JPH0230509B2 JP56084366A JP8436681A JPH0230509B2 JP H0230509 B2 JPH0230509 B2 JP H0230509B2 JP 56084366 A JP56084366 A JP 56084366A JP 8436681 A JP8436681 A JP 8436681A JP H0230509 B2 JPH0230509 B2 JP H0230509B2
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electrodes
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N3/00—Scanning details of television systems; Combination thereof with generation of supply voltages
    • H04N3/10—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical
    • H04N3/12—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by switched stationary formation of lamps, photocells or light relays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
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    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
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    • G09G3/3622—Control of matrices with row and column drivers using a passive matrix
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Description

【発明の詳細な説明】 本発明はマトリクス表示装置に係り、特にその
駆動回路に関する。
マトリクス表示装置において多数の画素をコン
トラストの良好な状態で表示するために、多重マ
トリクス方式あるいは反転多重マトリクス方式と
呼ぶ方式が既に公知である（特開昭54−106189）。
一般的な２重マトリクス方式表示装置の構成と
動作波形を第１図及び第２図に示す。
第１図に於いて、１００は、画像データ供給回
路であり、AD変換器２、タイミング制御回路３
より構成される。列電極駆動回路４，５はそれぞ
れラインメモリ４１，５１、ラツチレジスタ４
２，５２、及び変調器４３，５３により構成され
る。６は行電極駆動回路である。
マトリクス表示パネル７は２枚の基板８，９の
間に液晶、プラズマ、エレクトロルミネツセンス
材料等の電気光学効果を有する表示体が封入され
ている。一方の基板８には本の行電極X1〜X〓
が形成されており、他方の基板９にはＪ本のＡ列
電極YA1〜YAJとＪ本のＢ列電極YB1〜YBJが存在
し、列電極は電気的に２つのグループに分割さ
れ、Ｊ列の表示列Y1〜YJを形成する。従つて行
電極と列電極が交叉する部分に形成される画素
は、21行、Ｊ列形成され、第ｉ行目の行電極X1
（ｉ＝１，２，…）は第2i―１行目の画素と第
2i番目の画素に接続している。また、第ｊ番目の
表示列Yj（ｊ＝１，２，…Ｊ）のＡ列電極YAJは
奇数行目（2i―１行目）に存在する画素に接続
し、Ｂ列電極YBJは偶数行目（2i行目）に存在す
る画素に接続されている。
第２図に於いて画像信号VDの部分の丸印内に
記入した数値は画像信号の走査線の行数を示して
いる。
画像信号入力端子１には第２図に示すごとき画
像信号VDが加えられ、AD変換器２は画像信号
VDとサンプリングクロツクCP0を受取り、CP0
に同期してVDの値をデジタル信号SDに変換す
る。タイミング制御回路３では画像信号VDより
同期信号を抽出し、表示装置を制御するサンプリ
ングクロツクCP0、書込クロツクCP1、エネーブ
ル信号ENA，ENBストローブパルスSTB等のタ
イミング信号を発生して他の部分に供給する。こ
こで、エネーブル信号ENAは走査線の奇数行目の
期間に発生し、ENBは走査線の偶数行目の期間に
発生する。
ラインメモリ４１はデジタル画像信号SDと、
書込みクロツクCP1と、走査線の奇数行目の期間
に発生するエネーブ信号ENAを入力し、ENAが発
生している間にCP1に同期して走査線の１行分の
画像データを順次記憶する。またラインメモリ５
１はデジタル画像信号SDと、書込クロツクCP1
と、走査線の偶数行目の期間に発生するエネーブ
ル信号ENBを入力し、ENBが発生している間に
CP1に同期して走査線の１行分の画像データを記
憶する。従つて、ラインメモリ４１には常に走査
線の奇数行目の画像データが、ラインメモリ５１
には常に走査線の偶数行目の画像データがそれぞ
れ書込まれる。第２図に示す如く、例えば１画面
の最初の部分に於いては、まずラインメモリ４１
には走査線の１行目の画像データが書込まれ、次
にラインメモリ５１に走査線の２行目の画像デー
タが書込まれる。
ストローブパルスSTBは走査線の偶数行目の
画像データをラインメモリ５１へ書込み終つた時
点で発生する。ラツチレジスタ４２，５２はライ
ンメモリ４１，５１に記憶された全画像データと
ストローブパルスSTBを入力し、STBに同期し
てラインメモリ４１，５１中の全画像データを一
斉にラツチする。
変換器４３にはラツチレジスタ４２にラツチさ
れた走査線の奇数行目の画像データを入力し、各
画素の輝度を変調する列電極駆動信号VYAj（ｊ＝
１，２，…Ｊ）を発生し列電極YAjに供給し、同
様に変調器５３はラツチレジスタ５２にラツチさ
れた走査線の偶数行目の画像データを入力して列
電極駆動信号VYBjを発生し、列電極YBjに供給す
る。
行電極駆動回路６はストローブパルスSTBを
入力して行電極駆動信号VXi（ｉ＝１，２，…）
を発生して行電極Xiに供給する。行電極駆動信
号VXiは行電極Xiの１行のみが選択状態になり、
残りの行電極は非選択状態になり、かつ選択状態
である行電極XiがストローブパルスSTBに同期
して順次移動するものである。
尚、行電極駆動信号VXi及び列電極駆動信号
VYAj，VYBjの具体的波形は表示パネルに用いる表
示体によつて異なる。
画像信号VDの走査線の第１行目と第２行目で
それぞれラインメモリ４１，５１に書込まれた画
像データは前述の如く走査線の第２行目の終りの
ストローブパルスSTBの発生によつてラツチレ
ジスタ４２，５２に転送され、変調器４３，５３
で列電極駆動信号VYAj，VYBjに変換され、列電極
YAj，YBjにはそれぞれ第１行目と第２行目の画像
データが出力される。この間にラインメモリ４
１，５１にはそれぞれ次の画像データとして映像
信号VDの走査線の第３行目と第４行目の画像デ
ータが書込まれる。このとき、行電極駆動回路６
は行電極の第１行目X1を選択状態とする行電極
駆動信号VX1を発生し、表示例Y1の第１行目と第
２行目の画像が表示される。
画像信号VDの走査線の第４行目の終りに再び
ストローブパルスSTBが発生し、列電極駆動信
号VYAj，VYBjは、それぞれ画像信号VDの第３行
目と第４行目に対応した駆動信号となり、また行
電極駆動信号VX2は行電極の第22行目X2を選択状
態とするので、表示例Yiの第３行目と第４行目の
画素が表示される。以下同様の動作を繰り返して
画素表示が行なわれる。
第１図に示す様に、異なる列電極YAj，YBjの端
子をマトリクス表示パネル７の同一側に引き出す
場合、列電極YAj，YBjの各端子と列電極駆動回路
４，５との信号接続線は交叉するために、フラツ
トケーブルで一括接続することはできなく多層配
線となり、製造コストが高くなるという欠点があ
る。
本発明の目的は上記欠点を除去し、列電極と列
電極駆動回路との接続線が交叉せずに、容易に接
続作業が行なえるマトリクス表示装置を提供する
ことにある。
上記目的を達成する本発明マトリクス表示装置
の特徴とするところは、マトリクス表示パネルの
マトリクス状の画素の一列に対応する列電極が各
列毎に一定の規則性を持つて電気的に複数のグル
ープに分割され、複数のグループに分割された列
電極のうち少なくとも２つのグループの列電極の
端子が同一側に引出され、同一側に引出された少
なくとも２つのグループの列電極を列電極駆動回
路に接続し、列電極駆動回路に於いて画像データ
供給回路の出力信号である制御信号によつて画像
データ配列順序と、マトリクス表示パネルの同一
側に引出された少なくとも２つのグループの列電
極の端子の配列順序とを一致させた点にある。
ここでいう列電極を電気的に複数のグループに
分けるための一定の規則性とは、例えば列電極を
行電極数の４倍に分割し、各行電極に対向して４
行の画素を形成するようにし、４つのグループ
ａ，ｂ，ｃ，ｄに分ける場合、列電極のグループ
分けは、第１行目から順次ａ，ｂ，ｃ，ｄ，ａ，
ｂ，ｃ，ｄ，…となる多重方式、ａ，ｂ，ｃ，
ｄ，ｄ，ｃ，ｂ，ａ，ａ，ｂ，ｃ，ｄ，…となる
反転多重方式等のように配列順序が規則正しく繰
返された配列となつていることを意味する。
更に、列電極駆動回路に於いて画像データ供給
回路の出力信号である制御信号によつて画像デー
タの配列順序とマトリクス表示パネルの同一側に
引出された少なくとも２つのグループの列電極の
端子の配列順序とを一致させるとは、例えば列電
極を４重方式でグループに分け、列電極の端子を
総てマトリクス表示パネルの同一側に引出し、そ
の配列順序を第１列から順次ａ，ｂ，ｃ，ｄ（以
上第１列）、ａ，ｂ，ｃ，ｄ（以上第２列）、…と
する場合に、列電極駆動回路のランダムアクセス
メモリに書込む画像データの配列順序ａ，
ｂ，ｃ，ｄ（以上第１列）、ａ，ｂ，
ｃ，ｄ（以上第２列）、…とることを意味する。
本発明の第１の実施例を第３図から第５図を用
いて説明する。第３図は本発明の第１の実施例、
第４図は第３図の列電極駆動回路１０の具体的実
施例、第５図は第３図、第４図の動作波形を示す
図である。第３図から第５図に於いて第１図、第
２図と同一符号は同一部分を示す。
第３図に於いて、タイミング制御回路３はサン
プリングクロツクCP0、書込みクロツクCP1、ス
トローブパルスSTBの他に、リセツト信号RST、
アドレス信号A1を発生して他の部分に供給する。
列電極駆動回路１０はランダムアクセスメモリ
（以下RAMと称す）１０１、ラツチレジスタ１
０２、変調器１０３、アドレスカウンタ１０４、
ゲート１０５より形成される１個の集積回路であ
り、単独でＡ列電極YAjとＢ列電極YBjの両方を駆
動できるように、出力数は2Jとなつている。
ここでは、40本の出力端子を持つ。列電極駆動
回路が多くなつた場合は、第４図に示す様に別の
列電極駆動集積回路１０′を追加しても良いし、
これに限らず出力数を増やしても良い。
ゲート１０５はエネーブル信号ENが“１”で
かつアドレスカウンタ１０４のキヤリー信号CR
が“０”のとき書込クロツクCP1を書込クロツク
Ｗとして出力し、RAM１０１とアドレスカウン
タ１０４に供給する。
アドレスカウンタ１０４は上記書込みクロツク
Ｗとリセツト信号RSTを入力し、キヤリー信号
CRとアドレス信号A2〜A5を出力信号として
RAM１０１にに供給する。水平同期信号と同一
時に発生するリセツト信号RSTによりアドレス
カウンタ１０４はリセツトされ、アドレス信号
A2〜A5及びキヤリー信号が“０”になる。この
状態ではゲート１０５は書込クロツクCP1を書込
クロツクＷとして出力するので、この後、キヤリ
ー信号CRが“１”になるまでアドレスカウンタ
１０４は書込クロツクＷをカウントしてその内容
を“１”ずつ増し、２進数としてアドレス信号
A2〜A5を出力する。
RAM１０１は、アドレス信号としてタイミン
グ制御回路３の出力信号A1、アドレスカウンタ
１０４の出力信号A2〜A5を入力し、データとし
てデジタル画像信号SDを入力し、書込みクロツ
クＷに同期してSDをアドレス（A5A4A3A2A1）
で指定されるメモリセルに書込む。
列電極駆動回路の入力信号のうちデジタル画像
信号SD、ストローブパルスSTB、書込クロツク
CP1は第１図の従来例と同じである。エネーブル
信号入力端子ENには常に論理値“１”に相当す
る電圧VCCを印加する。ただし、第４図に示す追
加された列電極駆動回路１０′ではエネーブル入
力端子ENにはその直前の列電極駆動回路１０の
キヤリー信号CRを入力する。リセツト信号RST
は画像信号VDの水平同期信号と同一時に発生
し、アドレス信号A1は走査線第２行目に発生し
以後１行毎に交互に論理値“１”，“０”を繰り返
す信号である。
さて、走査線の第１行目に於いては、タイミン
グ制御回路３からのアドレス信号A1は“０”で
あり、アドレスカウンタ１０４からのアドレス信
号A2〜A5は、クロツクパルスCP1に同期して、
“１”ずつ増すので、アドレス（A5A4A3A2A1）
は、クロツクパルスCP1に同期しながら
（00000），（00010），（00100），（00110）、…とな
り、走査線の第１行目のデジタル画像データSD
は順次、指定されたアドレスのRAM１０１に書
込まれる。上記アドレスは２進数で０，２，４，
６，…を表しており、書込まれたデータはRAM
の出力M1，M3，M5，…に出力される。
なお、本実施例に於けるアドレスカウンタ１０
４は20進カウンタであり、クロツクパルスCP1を
20までカウントし、20番目までのデータをRAM
１０１に書込み終るとキヤリー信号CRを発生す
る。これ以後はゲート１０５より書込クロツクＷ
が発生しなくなるので、RAM１０１への書込み
は行なわれない。キヤリー信号CRは追加された
列電極駆動回路１０′はエネーブル入力端子EN
に入力されるので20番目以後の画像データは列電
極駆動回路１０′のRAMに書込まれる。
次に走査線の第２行目に於いては、タイミング
制御回路３からのアドレス信号A1は“１”であ
るから、アドレス（A5A4A3A2A1）は、クロツク
パルスCP1に同期しながら、（00001），（00011），
（00101），（00111）…となり、走査線の第２行目
のデジタル画像信号SDは順次、指定されたアド
レスのRAM１０１に書込まれる上記アドレスは
２進数で１，３，５，７，…を表わしており、書
込まれたデータはRAMの出力M2，M4，M6，…
に出力される。
従つて、RAM１０１には走査線の第１行目の
画像データと走査線の第２行目の画像データは走
査線の第１行目の画像データが先になるように交
互に並ぶことになる。この配列順序はマトリクス
表示パネル７における列電極の列電極駆動回路１
０との接続順序がYA1，YB1，…のごとくＡ側が
先に並んでいることに対応するものである。
RAM１０１では総てのメモリセルの内容が常
時出力されており（M1，M2，…，M40）、ラツ
チレジスタ１０２に入力される。ラツチレジスタ
１０２では、走査線の偶数行目の終りに発生する
ストローブパルスSTBに同期して該信号M1〜
M40をラツチし、変調器１０３に出力信号DY1〜
DY40を供給する。変調器１０３では該出力信号
DY1〜DY40を受け、列電極駆動信号VYAj，VYBj
（ｊ＝１，…20）に変換する。走査線の第３行目
と第４行目の期間に行電極X1が選択状態になり、
列電極YAj，YBjには走査線の第１行目と第２行目
に対応した列電極駆動信号VYAj，VYBjが印加され
る。このときＡ列電極YAjには走査線の第１行
目、Ｂ列電極YBjには走査線の第２行目の画像デ
ータに対応した列電極駆動信号VYAj，VYBjが与え
られる。
走査線の第３行目以下の画像データの表示動作
は走査線の第１行目、第２行目の表示動作の繰り
返しとなる。
以上のごとき構成においては、前述のとおりに
RAM１０１には走査線の奇数行目の画像データ
と偶数行目の画像データを交互に書込んでいるの
で、Ａ列電極の各列YAjにはすべて走査線の奇数
行目に対応する駆動信号VYAjが印加され、Ｂ列電
極の各列YBjにはすべて走査線の偶数行目に対応
する駆動信号VYBjが印加され、列電極YAj及びYBj
と列電極駆動回路１０との接続線は交叉しなく、
表示装置の構成が容易で安価にできる。
また、RAM１０１、ラツチレジスタ１０２、
変調器１０３、アドレスカウンタ１０４、ゲート
１０５が一つのLSIに集積化されているので、装
置全体の小型化を図ることができる。
さらに、RAMとカウンタを用いることによつ
て画像データの配列順序を一つのLSIの中で変換
できるので、特別に画像データの配列順序を変換
する回路を必要としなく、かつ、消費電力が少な
いので表示装置の構成が容易で安価となる。
以上の実施例は表示列の奇数行目の画素に接続
する列電極と偶数行目の画素に接続する列電極が
交互に並んでいたので、RAMへ画像データを書
込む順序も走査線の奇数行目の画像データを偶数
行目の画像データを交互にしたものである。
第６図は本発明の第２の実施例で反転２重マト
リクス方式表示パネルの一例を示している。
同図において画素数は第１図及び第３図と同じ
く21行×Ｊ列であり、一方の基板８とその面上に
形成された行電極も従来と同一である。行電極は
本あり、各々はX1，X2…X〓と符号をつかて区
別し、１本の行電極Xiは画像画素2i―１行目と2i
行目の両方に接続することも第１図及び第３図を
同一である。
また他方の基板９にはＪ本のＡ列電極とＪ本の
Ｂ列電極が構成され、各々にYA1，YA2，…，YAJ
及びYB1，YB2，…，YBJと符号をつけることも第
４図と同じである。
しかし、列電極が各画素と接続する方法は第１
図及び第３図と異なつている。すなわち、Ａ列電
極YAjは奇数番目の行電極X2n-1（ｍ＝１，２，…
／２）と対向する所では表示列Yjの奇数行目
の画素と接続しており、偶数番目の行電極X2n
（ｍ＝１，２，…／２）と対向する所では表示
列Yjの偶数行目の画素と接続している。例えば
Ａ列電極YA1は行電極X1と対向する所では第１行
目の画素に接続しており、行電極X2と対向する
所では第４行目の画素に接続している。
またＢ列電極YBjは奇数番目の行電極X2n-1（ｍ
＝１，２，…／２）に対向する所では表示列
Yjの偶数行目の画素に接続しており、偶数番目
の行電極X2n（ｍ＝１，２，…／２）に対向す
る所では表示列Yjの奇数行目の画素に接続して
いる。例えばYBiはX1と対向する所で第２行目の
画素に接続し、X2と対向する所で第３行目の画
素と接続している。
すなわち、Ａ列電極YAj及びＢ列電極YBjはいず
れも表示列Yjの奇数行の画素に接続する所と偶
数行の画素に接続する所がある。本発明はこのよ
うな場合に用いることも可能である。そのため
に、装置の構成を変更する必要はなく、本実施例
の構成はマトリクス表示パネルの部分を第６図に
示したものとする以外は第３図と同一である。
本実施例と第３図の実施例の差は、タイミング
制御回路３からのアドレス信号A1である。
第６図に示す第２の実施例の動作波形を第７図
に示す。
第７図に於いて、タイミング制御回路３からの
タイミング信号A1は走査線の第２行目に発生し、
以後走査線の２行毎に論理値“１”，“０”を交互
に繰り返す信号である。
走査線の第１行目と第２行目の画像データの表
示動作は第３図から第５図に示した第１の実施例
と同じである。
走査線の第３行目に於いては、タイミング制御
回路３からのアドレス信号A1は“１”であり、
走査線の第４行目に於いてはアドレス信号A1は
“０”である。第３行目の画素がＢ行電極YBj、第
４行目の画素がＡ列電極YAjに対応するので
RAM１０１には走査線の第３行目と第４行目の
画像データが、走査線の第４行目の画像データが
先になるように交互に並ぶことになる。これらの
画像データは、走査線の第５行目と第６行目の期
間に列電極駆動信号VYAj，VYBjに変換されて列電
極YAj，YBjに印加される。このとき第２番目の行
電極X2が選択状態であり、Ａ列電極YAjには走査
線の第４行目、Ｂ列電極YBjには走査線の第３行
目の画像データに対応した列電極駆動信号VYAj，
VYBjが印加される。
走査線の第５行目以下の画像データの表示動作
は、上述した第１行目から第４行目までの表示動
作の繰り返しとなる。
従つて、第６図のマトリクス表示パネルの構成
に対応させると、第ｉ番目の行電極Xiが選択状態
にあるときに、表示列Yjの第2i―１行目の画素に
は、走査線の第2i―１行目に対応する表示が行な
われ、表示列Yjの第2i行目の画素には走査線の第
2i行目に対応する表示が行なわれることがわか
る。
本実施例の要点はRAM１０１に画像データを
書込む順序を行電極と列電極の対向状態に対応し
て走査線ごとに変更している点にある。
本第２の実施例によれば、第１の実施例の効果
の他に列電極の画素に対応する部分の大きさが従
来の２倍になり、個数が半分になつているので、
電極の製作が従来に比較して容易となる。
さらに、基板８と基板９に少々の位置ずれがあ
つても、単に表示される画素の大きさが増減する
のみであり、第１図に示す従来例のように位置ず
れがあるときに目的外の輝度が表示されることが
ない。このため、組立時に位置合わせは容易とな
り、作業能率が向上する。
第８図及び第９図は本発明の反転４重マトリク
ス方式表示装置に適用した第３の実施例であり、
両図に於いて、第１図〜第７図と同一記号のもの
は同一物及び相当物を示す。
反転４重マトリクス方式に於いては任意の行電
極Xi（ｉ＝１，２，…）に対向して４行の画素
が存在する。１表示列Yj（ｊ＝１，２，…Ｊ）の
列電極は４つのグループに分割され、それぞれＡ
列電極は４つのグループに分割され、それぞれＡ
列電極YAj、Ｂ列電極YBj、Ｃ列電極YCj、Ｄ列電
極YDjを形成する。第８図に於いて、任意の隣り
合う行電極、例えばX1とX2に対向する画素の接
続にあたり、Ａ列電極YAj（ｊ＝１，２，…Ｊ）
は、X1に対向する最初の行を構成する（即ち第
１行目の）画素とX2に対向する最後の行を構成
する（即ち第８行目の）画素とを接続し、またＢ
列電極YBjは、X1に対向する２番目の行を構成す
る（即ち第２行目の）画素とX2に対向する最後
から２番目の行を構成する（即ち第７行目の）画
素とを接続し、以下同様にＣ列電極YCjは、第３
行目、第６行目の画素、Ｄ列電極YDjは、第４行
目、第５行目の画素を接続する。上記の様な構成
によれば４重マトリクス方式に於いて画素間の接
続（行電極）を立体交叉させたり、迂回させる必
要がない。
本実施例のマトリクス表示パネル７に於いて
は、画素は、４行、Ｊ列で形成される。
Ａ列電極YAjとＢ列電極YBjはマトリクス表示パ
ネル７の一方の基板９の一方側にその端子を引出
し、Ａ，Ｂ列電極駆動回路１０と接続され、Ｃ列
電極YCjとＤ列電極YDjは一方の基板９の他方側に
その端子を引出し、Ｃ，Ｄ列電極駆動回路２０と
接続される。AB列電極駆動回路１０CD列電極
駆動回路２０は、前述と同様に、それぞれRAM
１０１，２０１、ラツチレジスタ１０２，２０
２、変調器１０３，２０３、アドレスカウンタ１
０４，２０４、ゲート１０５，２０５より形成さ
れる。また、AB列電極駆動回路１０とCD列電
極駆動回路２０のエネーブル信号入力端子ENに
は、タイミング制御回路３からのエネーブル信号
ENAB，ENCDがそれぞれ入力され、どちらか一方
の列電極駆動回路のRAMに画像データが書込ま
れる。第８図におけるその他の部分の構成は第３
図及び第６図と同様である。
第９図は第８図に示される本発明の第３の実施
例の動作波形を示す図であり、これを用いて走査
線の第１行目から第８行目までの画像データの表
示動作を説明する。走査線の第９行目以下の画像
データの表示は、第１行目から第８行目までの繰
り返しとなる。
エネーブル信号ENABは、走査線の第１行目、
第２行目、第７行目、第８行目の期間では“１”
で、ENCDは走査線の第３行目から第６行目まで
の期間で“１”である。また、タイミング制御回
路３からのアドレス信号A1は走査線の第２行目、
第４行目、第５行目、第７行目の期間で“１”と
なる。
走査線の第１行目と第２行目に於いては、エネ
ーブル信号ENABが“１”、ENCDが“０”である
ので、画像データはAB列電極駆動回路１０の
RAM１０１に書込まれる。走査線第１行目に於
いてはタイミング制御回路３からのアドレス信号
A1は“０”であり、走査線の第２行目に於いて
はアドレス信号A1は“１”であるから、RAM１
０１には走査線の第１行目と第２行目の画像デー
タが、第１行目の画像データが先になるように交
互に並ぶ。
走査線の第３行目と第４行目に於いては、エネ
ーブル信号ENABが“０”、ENCDが“１”である
ので、画像データはCD列電極駆動回路２０の
RAM２０１に書込まれる。走査線の第３行目に
於いてはアドレス信号A1は“０”であり、走査
線の第４行目に於いてはアドレス信号A1は“１”
であるので、RAM２０１には走査線の第３行目
と第４行目の画像データが、第３行目の画像デー
タが先になるように並ぶ。
ストローブパルスSTBは本第３の実施例に於
いては、走査線の第１行目から第４行目の画像デ
ータをRAM１０１，２０１へ書込み終えた時に
発生し、上記画像データがラツチされ、走査線の
第５行目から第８行目の期間で第１番目の行電極
X1が選択状態になる。変調器１０３，２０３に
よつて上記画像データは列電極駆動信号VYAj，
VYBj，VYCj，VYDjに変換され、Ａ列電極YAjには
走査線の第１行目の画像データに対応した列電極
駆動信号VYAjが、Ｂ列電極YBjには走査線の第２
行目の画像データに対応した列電極駆動信号VYBj
が、Ｃ列電極YCjには走査線の第３行目の画像デ
ータに対応した列電極駆動信号VYCjが、Ｄ列電極
YDjには第４行目の画像データに対応した列電極
駆動信号VYDjがそれぞれ印加される。従つて、第
８図のマトリクス表示パネル７の画素の構成と対
応して表示列Yjの第１行目から第４行目までの
画素の正しい画像データが表示される。
第１番目の行電極X1が選択され、表示列Yjの
第１行目から第４行目までの画素の画像データが
表示される走査線の第５行目から第８行目の期間
に、次の画像データである走査線の第５行目から
第８行目までの画像データが列電極駆動回路１
０，２０に入力される。
走査線の第５行目と第６行目に於いては、
ENABが“０”、ENCDが“１”であり、走査線の
第５行目ではアドレス信号A1が“１”、走査線の
第６行目ではアドレス信号A1が“０”である。
従つて、CD列電極駆動回路２０のRAM２０１
には走査線の第５行目と第６行目の画像データ
が、第６行目の画像データが先になるように書込
まれる。
走査線の第７行目と第８行目に於いては、
ENABが“１”、ENCDが“０”であり、アドレス
信号A1は、走査線の第７行目では“１”、走査線
の第８行目では“０”である。従つて、AB列電
極駆動回路１０のRAM１０１には走査線の第７
行目と第８行目の画像データが、第８行目の画像
データが先になるように書込まれる。
前記と同様に、走査線の第５行目から第８行目
の画像データをRAM１０１，２０１へ書込み終
えた時にストローブパルスSTBが発生し、上記
画像データがラツチされ、走査線の第９行目から
第12行目の期間で第２番目の行電極X2が選択状
態になる。上記画像データは変調器１０３，２０
３によつて列電極駆動信号VYAj，VYBj，VYCj，
VYDjに変換され、Ａ列電極YAjには走査線の第８
行目の画像データに対応する列電駆動信号VYAj
が、Ｂ列電極YBjには走査線の第７行目の画像デ
ータに対応する列電極駆動信号VYBjが、同様にＣ
列電極YCj及びＤ列電極YDjには走査線の第６行目
及び第５行目の画像データに対応する列電極駆動
信号VYCj及びVYDjが印加され、表示列Yjの第５行
目から第８行目の画素に、走査線の第５行目から
第８行目の画像データが正しい順序で表示される
ことがわかる。
第９行目以下の画素の表示は上記の動作の繰り
返しであることは容易にわかるであろう。
本第３の実施例に於いても、列電極YAj〜YDjと
列電極駆動回路１０，２０との信号接続線は交差
しないことは明らかである。
第１０図は本発明による第４の実施例であり、
第１図〜第８図と同一記号のものは同一物及び相
当物を示す。
第８図及び第９図に示した第３の実施例に於い
ては列電極をマトリクス表示パネル７の一方の基
板９の両端に引出していたが、第１０図に示す第
４の実施例では、反転４重マトリクス方式に於い
てすべての列電極YAj〜YDjを一方の基板９の同一
側に引出している。
第１０図に於いて、列電極駆動回路３０，３
０′は4J本の列電極YAj，YBj，YCj，YDjを駆動す
る。
第１１図に示す列電極駆動回路３０はRAM１
０１のアドレスの下位２ビツトであるアドレス信
号A1，A2をタイミング制御回路３から入力する。
アドレスカウンタ３０４は10進カウンタであり、
アドレス信号A3，A4，A5をRAM１０１に出力
する。
第１２図に第１０図及び第１１図の動作波形を
示す。
第１２図に於いて、タイミング制御回路３から
のアドレス信号A1は、走査線の第２行目、第４
行目、第５行目、第７行目で論理値“１”とな
り、タイミング制御回路３からのアドレス信号
A2は走査線の第３行目から第６行目までの期間
で、論理値“１”となる。走査線の第９行目以下
は、第１行目から第８行目までの繰り返しであ
る。アドレス信号A1，A2によつて定められるア
ドレスの下位２ビツトは、走査線の第１行目から
第８行目まで順次、（00），（01），（10），（11），
（11），（10），（01），（00）となる。
RAM１０１への書込み動作以後は、第３の実
施例と同じであるので省略する。
本実施例に於いても、列電極YAj〜YDjと列電極
駆動回路１０との信号接続線は交差ないことがわ
かる。
尚、以上説明した本発明の実施例では、２重、
反転２重、反転４重マトリクス方式を例にとつて
説明したが、１表示列の列電極が電気的に複数の
グループに分割され、かつ該複数のグループに分
割された列電極の内、少なくとも２つのグループ
の列電極の端子がマトリクス表示パネルの同一側
に設けられているものであれば、一般的な多重マ
トリクス方式、反転多重マトリクス方式の他に、
行電極も分割させたいわゆる多段マトリクス方式
等にも本発明は適用できうる。
また、上記の実施例では画像信号VDはAD変
換器２によつてデジタル画像信号SDに変換され
るものとしたが、中間調を必要としない文字表示
装置等に於いては、SDを単に白と黒を区別する
２値信号であつても良い。
また、画像信号VDの総ての走査線を表示に用
いるとしたが、ｋ行ごとの１行に間引して表示す
る場合に於いも本発明は適用できうる。
以上述べた様に、本発明によれば、列電極と列
電極駆動回路との信号接続線が交差することはな
く、列電極駆動回路の出力と列電極を１対１に単
純に接続すればよく、容易に接続作業が行なえる
マトリクス表示装置を得ることができる。
【図面の簡単な説明】
第１図は従来のマトリクス表示装置の構成を示
す図、第２図は第１図のマトリクス表示装置の表
示動作を説明するためのタイムチヤート、第３図
は本発明マトリクス表示装置の第１の実施例を示
す図、第４図は第３図に用いられる列電極駆動回
路１０の具体的な回路図、第５図は第３図及び第
４図のマトリクス表示装置の表示動作を説明する
ためのタイムチヤート、第６図は本発明マトリク
ス表示装置の第２の実施例を示す図、第７図は第
６図のマトリクス表示装置の表示動作を説明する
ためのタイムチヤート、第８図は本発明マトリク
ス表示装置の第３の実施例を示す図、第９図は第
８図のマトリクス表示装置の表示動作を説明する
ためのタイムチヤート、第１０図は本発明マトリ
クス表示装置の第４の実施例を示す図、第１１図
は第１０図に用いられる列電極駆動回路３０の具
体的な回路図、第１２図は第１０図及び第１１図
のマトリクス表示装置の表示動作を説明するため
のタイムチヤートである。 ７…マトリクス表示パネル、１０，２０，３０
…列電極駆動回路、１０１，２０１…RAM、１
０４，２０４，３０４…アドレスカウンタ。

Claims (1)

  1. 【特許請求の範囲】 １ 一方の基板および他方の基板上にそれぞれ形
    成された行電極および列電極と、上記行電極と上
    記列電極に挟まれた電気光学効果を有する材料と
    からなる画素が全体としてマトリスク状をなし、
    上記行電極と上記列電極に電圧を印加して表示を
    行うものにおいて、 上記マトリクス状の画素は画素グループに区分
    され、該画素グループの数は個であり、そのう
    ち１個の画素グループに含まれる画素は同じタイ
    ミングで走査され、且つそれぞれｎ行（ｎは２以
    上の整数）×Ｊ列（Ｊは自然数）をなし、 上記行電極は本設けられ、それぞれの行電極
    は上記個々のグループに含まれるｎ行×Ｊ列の画
    素を覆うように形成され、 上記列電極はｎ×Ｊ本設けられ、上記ｎ×Ｊ本
    のうちｋ×Ｊ本（ｋは２以上の整数）の上記例電
    極が上記他方基板の同一辺側に引き出されるよう
    に構成したマトリクス表示パネルと、 走査信号に基づいて、上記行電極に供給する行
    電極駆動信号を発生する行電極駆動回路と、 上記同一辺側に引出される上記列電極の端子の
    配列順序に対応させたアドレス制御信号と画像デ
    ータ信号とを出力する画像データ供給回路と、 アドレスカウンタに上記アドレス制御信号を入
    力することによつてアドレスが指定され、該アド
    レスに従つて上記同一辺側に引出される上記列電
    極の端子の配列順序に対応させた配列順序に上記
    画像データ信号を記憶する記憶装置と、 記憶された上記画像データ信号に基づき、上記
    対応する列電極に供給する列電極駆動信号を発生
    する列電極駆動回路と を具備することを特徴とするマトリクス表示装
    置。 ２ 特許請求の範囲第１項において、上記アドレ
    スカウンタからは、キヤリー信号が出力されるこ
    とを特徴とするマトリクス表示装置。
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