JPH0230536B2 - - Google Patents

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JPH0230536B2
JPH0230536B2 JP58033021A JP3302183A JPH0230536B2 JP H0230536 B2 JPH0230536 B2 JP H0230536B2 JP 58033021 A JP58033021 A JP 58033021A JP 3302183 A JP3302183 A JP 3302183A JP H0230536 B2 JPH0230536 B2 JP H0230536B2
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JP
Japan
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JP58033021A
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JPS58192160A (ja
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Reuerin Binsu Naijeru
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ESU TEII SHII INTERN KONPYUUTAAZU Ltd
Original Assignee
ESU TEII SHII INTERN KONPYUUTAAZU Ltd
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
    • G06F15/17337—Direct connection machines, e.g. completely connected computers, point to point communication networks

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Multi Processors (AREA)
  • Memory System (AREA)

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は２個あるいはそれ以上のデータ処理ユ
ニツト（以下処理ノードと呼ぶ）に共通の共有デ
ータへのアクセスを有する複数の処理ノードを有
する形式のデータ処理装置に関する。この発明は
これらノードが実質的に独立したコンピユータで
あるようなマルチコンピユータ方式およびこれら
ノードがプログラムの実行のために協働的に相互
作用を行いそして入力／出力装置のような共通の
リソースを分け合うようなマルチプロセサ方式の
双方に適用出来るものである。
〔発明の技術的背景とその問題点〕
従来のマルチプロセサ方式では共有データはす
べてのノードにアクセス可能な共通の記憶装置内
に保持される。各ノードはまたそのノードに配分
されないデータ列を保持するための独自の記憶装
置を有してもよい。そのような方式の問題点は、
それらノードが共有の記憶装置に同時にアクセス
を行う場合にノード間で争いが生じることであ
る。更にノードと共有の記憶装置との間に大きな
伝送遅れが生じる。その結果、共有データへのア
クセスが非常に低速となる。
米国特許第3889237号には各プロセサが独自の
記憶装置を有し、各記憶装置が共有データのコピ
ーを含むようになつたデユアルプロセサ方式が示
されている。二つのコピーを一致させておくに各
プロセサは共有データの新しい値を両記憶装置に
同時に書込むことが出来るように他方のプロセサ
の記憶装置への直接アクセスを有する。この従来
の方式の問題点は両方のプロセサが同時に同一の
記憶ユニツトをアクセスする場合にプロセサ間に
争いが生じ、そして各プロセサが処理を続ける前
に完了されるべき共有データへのすべての書込み
を待たねばならない。これによりこの方式の効率
が著しく低下する。更にこの従来方式では共有デ
ータは各記憶装置内に固定されたロケーシヨン群
内に保持されねばならず、このためこれらプロセ
サ内の記憶スペースの効率のよい割当てが出来な
い。これらの問題はこの従来方式を３個以上のプ
ロセサに拡張することを非常に困難なものにして
いる。
〔発明の目的〕
本発明の目的はこれら問題を解決することであ
る。
〔発明の概要〕
本発明によれば、データ処理装置は少くとも１
個のデータ伝送リンクにより相互に接続されそし
て夫々のノードが(イ)そのノードに固有のローカル
データ項目を保持すると共に少くとも１個の他の
ノードに保持されるコピーをつくる共有のデータ
項目を保持するデータ記憶装置と、(ロ)このデータ
記憶装置内のデータ項目を読取りそして更新する
ことの出来るデータプロセサを有する複数の処理
ノードを有し、(i)１個のノードの上記データプロ
セサが共有のデータ項目を更新するとそのノード
がその項目の更新された値およびそのアドレスを
含むメツセージを発生しそしてそのメツセージを
上記リンクを介して他の複数のノードに伝送し、
上記プロセサはこのメツセージが上記他のノード
に到達するのを待つことなくその処理を続けるこ
とが出来るようになつていること、および(ii)上記
メツセージが上記他のノードにより受け入れられ
るとそのメツセージがそれらノードの記憶装置に
保持される上記共有データ項目のコピーを更新す
るために用いられるようになつており、それによ
り上記共有のデータ項目のすべてのコピーが一致
して維持されるようになつている。
〔発明の効果〕
本発明においては１つのコピーが各ノードにロ
ーカル的に保持されそして各プロセサがそのノー
ド内の記憶装置にのみアクセスするから、共有の
データに対するアクセスが高速となる。同一記憶
装置をアクセスする場合に生じるプロセサ間の争
いの問題は、１つのノードが共有データの１つの
項目を更新するためのメツセージを伝送するとき
に処理を続けることは自由であり更新されるべき
他のノード内の共有項目のコピーのすべてを待つ
必要はないから回避される。
本発明の好適な実施例において、各メツセージ
内に含まれるアドレスはそのデータ項目の実効ア
ドレスであり、各ノードはこの実効アドレスによ
りその共有データ項目を確認する。
メツセージが実アドレスではなく実効アドレス
を含むという事実は異つたノードが異つたロケー
シヨンに共有データを記憶出来ることを意味す
る。これによりノード内の記憶装置の割当が容易
となる。
〔発明の実施例〕
以下図面に示す一実施例にもとづき本発明を詳
述する。
本発明の装置の構成 第１図において、図示のデータ処理装置は通信
リンク１１により相互に接続される複数の処理ノ
ード１０を有する。このリンクは各ノードに１個
づつの複数のカプラ１２を有し、これらカプラは
単方向性伝送路１３により一つのリングとして接
続される。
リンク１１はトークンと呼ばれる特殊なビツト
パターンが１つのカプラから次のカプラへとこの
リングを通されるようになつたトークンリングと
に構成される。１個のカプラが送るべきメツセー
ジを有する場合には常にトークンを受けるまで待
機し、リングからそれを除きそしてそのメツセー
ジを送る。このメツセージはそれを発生したカツ
プラにもどりつくまで各カプラを通りコピーされ
つつリングを回動する。このメツセージはもどり
ついたカプラにおいてリングから除去される。そ
のメツセージを送つた後にそのカプラは新しいト
ークンを発生し、それが次のカプラへと通され
る。従つて１個のトークンのみが存在しそれ故１
つのメツセージのみが１時にこのリング上に存在
しうる。
トークンリングは周知であり、従つてリンク１
１の詳細説明は不要である。そのようなリングは
例えば1978年11月のIEEEのプロシーデイングス
第1497−1516頁のクラーク他による「ローカルエ
リアネツトワークス入門（an introduction to
local area networks）」に示されている。
このリンクは各ノードが同一シーケンスでこの
リンクからメツセージを受けるという特性を有す
る。この特徴の重要な点は個々のノードが非同期
で動作していてもメツセージについて全体的に固
有代順的な順序をつくり出すことである。
処理ノード 第２図に示す各処理ノード１０はデータプロセ
サ１４と、ローカルデータ記憶装置１５と、アド
レス変換ユニツトATU１６と、データスレーブ
１７を有する。これらユニツトの夫々は周知のも
のであり詳述しない。
ローカル記憶装置１５はランダムアクセスメモ
リであつてそのノードに固有のローカルデータを
保持すると共に少くとも１個の他のノードに共通
する共有データを保持する。ノードに固有のデー
タは実効アドレスを実アドレスに変換するための
アドレス変換テーブルを含んでいる。
プロセサ１４はデータにもとづく処理操作行う
インストラクシヨンを実行するように構成されて
いる。これらインストラクシヨンのいくつかはデ
ータ項目がローカル記憶装置１５から読取られあ
るいはそれに書込まれるべきことを特定する読取
または書込インストラクシヨンである。夫々のそ
のようなインストラクシヨンは所望のデータ項目
のアイデンテイテイを特定する実効アドレスを発
生する。夫々のノードはこの実効アドレスにより
与えられたデータ項目を確認する。しかしながら
そのデータの物理的ロケーシヨンは異つたノード
において異ることが出来る。
１つのデータ項目にアクセスが行われる前にそ
の実効アドレスがATU１６により対応する実ア
ドレスに変換されねばならない。このATUはす
ぐ前に使用された変換テーブルエントリのコピー
を保持するところの、アドレス変換スレーブと呼
ばれる小さい関連メモリ（図示せず）を含んでい
る。このスレーブはほとんどの場合に高速アドレ
ス変換を与える。所望のアドレス変換テーブルエ
ントリがアドレススレーブにはない場合にはイン
タラプト信号が発生されてプロセサ１４が中断さ
れる。これにより、ローカル記憶装置１５内のア
ドレス変換テーブルに問合せそして変換スレーブ
に所望のエントリを入れる特殊なルーチンを開始
する。このアドレス変換処置は周知であり、詳述
しない。
本発明の装置では各アドレス変換テーブルエン
トリは、対応するデータ項目が２個以上のノード
間で共有される場合にセツトされるエクストラフ
ラグビツトSD（共有データ）を含む。このフラグ
は実効アドレスが変換されるときにアドレス変換
ユニツト１６から読取られる。
データスレーブ１７は最も最近に使用されたデ
ータ項目のコピーをそれらの実効アドレスに従つ
て保持するため、ローカル記憶装置よりも高速の
アクセス時間を有する小さい関連メモリを有す
る。このスレーブはほとんどの場合にデータ項目
への高速アクセスを与える。
ノード１０はリンクを介して伝送を待つている
更新メツセージ群を保持することの出来る出力バ
ツフア１８をも含んでいる。各メツセージは (a) 共有データ項目の更新された値 (b) その項目の実効アドレスVA (c) ノードに固有の結線によるアイデンテイテイ
数を含むアイデンテイテイレジスタ１９から得
られるアイデンテイテイタグID を含んでいる。
このメツセージはそれら項目が可変長である場
合にデータ項目内のバイトの数を示すSIZEフイ
ールドをも含んでいる。
メツセージはまたトークンが関連するカプラ１
２により受入れられて伝送の開示が許されるまで
バツフア１８内に保持される。このバツフア１８
内のこれらメツセージはフアーストインフアース
トアウト方式で順次（すなわちはじめにバツフア
に入つたものがはじめに出されるごとくに）伝送
される。
ノードによりリンク１１を介して受け入れられ
る各メツセージ（それ自体から生じるメツセージ
を含む）は入力バツフア２０へとコピーされる。
このバツフアは１個のメツセージを保持するに充
分な大きさのものでよい。バツフア２０内のメツ
セージのアイデンテイテイタブIDはコンパレー
タ２１内で、２個のアイデンテイテイが等しい場
に真となる制御信号TN（このノード）を発生す
るべくアイデンテイテイレジスタ１９の内容と比
較される。云換えるとTN＝１はバツフア２０内
のメツセージがこのノードで発生されることを意
味する。
マルチプレクサ２２はデータスレーブ１７のデ
ータ入力に与えるために次の入力の内の１個を選
択する。
（０）：ローカル記憶装置１５からのデータ (1)：プロセサ１４からのデータ (2)：バツフア２０からのデータ 他のマルチプレクサ２３はATU１７とデータ
スレーブ１７のアドレス入力に与えるために次の
入力の内の１個を選択する。
（０）および(1)：プロセサ１４からの実効アドレ
スVA (2)：バツフア２０からの実効アドレス 第３図を参照するに、ノード１０はカウンタ２
４を有し、このカウンタは１つづつの増加のため
の制御入力CU（加算）と１つづつの減算のための
他の入力CD（減算）を有する。後述のようにカウ
ンタ２４はノード内の現在のメツセージ、すなわ
ちそのノードで発生されたがバツフア２０にまだ
もどされていないメツセージの数の記録を与え
る。カウンタ２４の出力はNORゲート２５に送
られ、そしてこのゲートがそのカウントのオール
ゼロ状態を検出して信号CZ（カウンタゼロ）を発
生する。かくしてCZ＝１はそのノードにメツセ
ージがないことを示す。
オペレーシヨン (1) 読取インストラクシヨン プロセサ１４が読取インストラクシヨンを実
行するとき、それはマルチプレクサ２２，２３
を０マークの入力にスイツチさせる。このプロ
セサ１４からの実効アドレスはそれ故データス
レーブ１７とATU１６に与えられる。所望の
データ項目がデータスレーブにあればそれが直
ちに読取られてプロセサにもどされる。所望の
データ項目がスレーブにない場合には実効アド
レスは変換され、その結果の実アドレスがロー
カル記憶装置１５に与えられる。所望のデータ
項目は次にそのローカル記憶装置から読取られ
そしてプロセサにもどされる。これと同時にこ
のデータ項目はその実効アドレスに添つてデー
タスレーブ１７にコピーされる。この読取イン
ストラクシヨンの作用は従来通りであり、それ
に関連した制御回路等については説明しない。
(2) 書込インストラクシヨン プロセサ１４が書込インストラクシヨンを実
行するときはマルチプレクサ２２，２３を１マ
ークの入力にスイツチする。このプロセサから
の実効アドレスはそれ故データスレーブ１７と
ATU１６に与えられ、そして書込まれるべき
データ項目はデータスレーブに与えられる。こ
のデータ項目は次にそのスレーブに書込まれ
る。これと同時にその実効アドレスが変換さ
れ、ローカル記憶装置１５がアドレスづけされ
てそのデータ項目がスレーブからローカル記憶
装置へとコピーされる。これによりローカル記
憶装置はスレーブと一致する。以上のようにこ
の書込インストラクシヨンは従来のごとくであ
り、関連する制御回路については説明しない。
第３図にもどると、この書込インストラクシ
ヨンはまたANDゲート２６の一方の入力を附
勢するものであり、このグートの他方の入力は
ATU１６から共有データフラグSDを受ける。
従つて、ANDゲート２６は書込インストラク
シヨンにより更新されるデータ項目が共有デー
タ項目である場合に開かれる。ゲート２６の出
力は制御信号LB（ロートバツフア）を発生し、
これが出力バツフア１８に加えられてメツセー
ジをそれに入れさせる。このメツセージは次に
他のノードに送られて共有データ項目の他のコ
ピーのすべてを更新する。ゲート２６のこの出
力はカウンタ２４の加算入力CUにも加えられ
る。これは現在のメツセージの数のカウンタ２
４内の記録を更新させる。
(3) メツセージ受入れ メツセージが入力バツフア２０に入るときに
マルチプレクサ２２，２３は２マークの入力に
スイツチされそして４個のANDゲート２７，
２８，２９，３０の夫々の１つの入力を附勢す
る。
ゲート２７の他方の入力は信号TNを受け
る。従つてゲート２７はそのノードで発生した
メツセージが受け入れられると開かれる。ゲー
ト２７の出力はカウンタ２４の減算入力CDに
加えられて１だけそれを減算させ、現在のメツ
セージの１つが受入れられたことを示す。
ゲート２８は信号TNの逆を受ける。従つて
ゲート２８はバツフア２０内のメツセージが他
のノードから発生される場合に開く。ゲート２
８の出力はORゲート３１を動作可能にして信
号WDを発生させる。この信号によりバツフア
２０内のデータ項目はデータスレーブ１７およ
びローカル記憶装置１５に、あたかもそれが正
規の書込インストラクシヨンであるかのごとく
に書込まれる。しかしながら、データ項目のコ
ピーがこのノードに保持されない（共有データ
項目は必ずしもすべてのノードに保持されると
は限らない）場合、ATUはバツフア２０内の
実効アドレスを認識せず、そして書込みが行わ
れる。
項目をデータスレーブに書込むこの動作によ
り共有主記憶装置を有する従来の方式では通常
必要とされるアクセス前のデータスレーブの排
除の必要性はなくなる。
ノード自体で発生した更新メツセージは、問
題のデータ項目がメツセージの発生時点ですで
に更新されている（書込インストラクシヨンの
項を参照のこと）からリンクから受け入れられ
る時にはローカル記憶装置には通常書込まれな
い。
そのノードがまだ少くとも１個の更新メツセ
ージを有する間に他のノードから更新メツセー
ジを受けるならば、その受け取られたメツセー
ジは第１ノードによりそのメツセージを発生し
た時点ですでに更新されているデータ項目をオ
ーバー書込みすることになる。このデータ項目
はかくして順序的に前の値によりオーバー書込
されることになつてしまい、これは明らかに正
しくない。（更新の順序は更新メツセージがリ
ンクから入る順序できまる点に注意。）この状
況は信号CZとTNの逆を受けるANDゲート２
９により検出される。ゲート２９の出力は双安
定装置３２をセツトさせてプロセサ１４の動作
を中断させるサスペンド信号SUSPを発生す
る。次にこのプロセサはカウンタ２４が０にも
どりすべての現在のメツセージが受取られたこ
とを示すまで中断したままとなる。信号CZは
次に双安定装置３２をリセツトさせてこの
SUCP信号を除去する。
このプロセサが中断している間にもローカル
記憶装置はまだ入来メツセージにより更新され
うるのであり、そしてその場合には他のノード
からのものではないすべての入来メツセージに
より更新される。これにより、SUSP信号が除
去される時点でデータ項目のすべては完全に更
新されていることになる。これは信号SUSPに
より開くANDゲート３０により行われるもの
であり、ゲート３０の出力はORゲート３１に
加えられて信号WDを発生する。
【図面の簡単な説明】
第１図は本発明のデータ処理装置の全体ブロツ
ク図、第２図は１つの処理ノードのブロツク図、
第３図は１つのノード内の制御回路のブロツク図
である。 １０……ノード、１１……リンク、１２……カ
プラ、１４……データプロセサ、１５……ローカ
ルデータ記憶装置、１６……アドレス変換ユニツ
ト（ATU）、１７……データスレープ、１８……
出力バツフア、１９……アイデンテイテイレジス
タ、２０……入力バツフア、２１……コンパレー
タ、２２，２３……マルチプレクサ、２４……カ
ウンタ、２５……NORゲート、２６，２７，２
８，２９，３０……ANDゲート、３１……ORゲ
ート。

Claims (1)

  1. 【特許請求の範囲】 １ 少くとも１個のデータ伝送リンク１１により
    相互に接続されそして夫々のノードが(イ)そのノー
    ドに固有のローカルデータ項目を保持すると共に
    少くとも１個の他のノードに保持されるコピーを
    つくる共有のデータ項目を保持するデータ記憶装
    置１５と(ロ)このデータ記憶装置内のデータ項目を
    読取りそして更新することの出来るデータプロセ
    サ１４を有する複数の処理ノード１０を有し、(i)
    １個のノードの上記データプロセサ１４が共有の
    データ項目を更新するとそのノード１０がその項
    目の更新された値およびそのアドレスを含むメツ
    セージを発生しそしてそのメツセージを上記リン
    ク１１を介して他の複数のノード１０に伝送し、
    上記プロセサはこのメツセージが上記他のノード
    に到達するのを待つことなくその処理を続けるこ
    とが出来るようになつていること、および(ii)上記
    メツセージが上記他のノードにより受け入れられ
    ると、このメツセージがそれらのノードの記憶装
    置１５に保持される上記共有データ項目のコピー
    を更新するために用いられるようになつており、
    それにより共有のデータ項目のすべてのコピーが
    一致して維持されるようにすること、を特徴とす
    るデータ処理装置。 ２ 前記各ノードが前記リンクを介しての伝送に
    待機しているメツセージ列を保持するためのフア
    ーストイン、フアーストアウトバツフアを含むこ
    とを特徴とする特許請求の範囲第１項記載のデー
    タ処理装置。 ３ 前記各ノードが発生されたがまだ伝送されて
    いないメツセージの数を計数するための装置と上
    記数が０より大であるとき１個のメツセージが他
    の１個のノードから入る時にそのノードの動作を
    一時的に停止するための装置とを含むことを特徴
    とする特許請求の範囲第２項記載のデータ処理装
    置。 ４ 前記データ伝送リンクはリング回路網を有
    し、前記メツセージの数を計数するための装置が
    １個のメツセージが前記バツフアに置かれるごと
    に１だけ増加し、同一ノードで発生し上記リング
    を完全にまわつたメツセージを受けるたびに１だ
    け減少するカウンタを含むことを特徴とする特許
    請求の範囲第３項記載のデータ処理装置。 ５ 前記伝送リンクはすべてのノードが同一シー
    ケンスをもつてそこからメツセージを受け入れる
    ようになつていることを特徴とする特許請求の範
    囲第１項乃至第４項の１に記載するデータ処理装
    置。 ６ 前記伝送リンクはリング回路網を有し、１時
    に１個がそのリンクに存在するようになつたこと
    を特徴とする特許請求の範囲第５項記載のデータ
    処理装置。 ７ 前記各メツセージに含まれるアドレスはその
    データ項目の実効アドレスであり、各ノードがそ
    の実効アドレスによりそれへの共有のデータ項目
    を確認するごとくなつたことを特徴とする特許請
    求の範囲第１項乃至第６項の１に記載するデータ
    処理装置。 ８ 前記各ノードが前記実効アドレスを前記デー
    タ記憶装置内のデータ項目の物理的なロケーシヨ
    ンを確認する実アドレスに変換するためのアドレ
    ス変換ユニツトを含むことを特徴とする特許請求
    の範囲第７項記載のデータ処理装置。 ９ 前記アドレス変換ユニツトは、１つのデータ
    項目の実効アドレスを変換するときにそのデータ
    項目が共有のデータ項目であるかどうかを示す信
    号をも発生することを特徴とする特許請求の範囲
    第８項記載のデータ処理装置。 １０ 前記共有のデータは複数の独立したエリア
    からなりそして前記ノードは上記エリア毎に１個
    の複数のデータ伝送リンクにより相互に接続され
    ることを特徴とする特許請求の範囲第１項乃至第
    ９項の１に記載するデータ処理装置。
JP58033021A 1982-04-28 1983-03-02 デ−タ処理装置 Granted JPS58192160A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB8212262 1982-04-28
GB8212262 1982-04-28

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JPS58192160A JPS58192160A (ja) 1983-11-09
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ID=10530021

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JP58033021A Granted JPS58192160A (ja) 1982-04-28 1983-03-02 デ−タ処理装置

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Country Link
US (1) US4562539A (ja)
EP (1) EP0092895B1 (ja)
JP (1) JPS58192160A (ja)
AU (1) AU554263B2 (ja)
DE (1) DE3376590D1 (ja)
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