JPH02306498A - 半導体記憶装置用のインターフェイス回路 - Google Patents
半導体記憶装置用のインターフェイス回路Info
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- JPH02306498A JPH02306498A JP1127106A JP12710689A JPH02306498A JP H02306498 A JPH02306498 A JP H02306498A JP 1127106 A JP1127106 A JP 1127106A JP 12710689 A JP12710689 A JP 12710689A JP H02306498 A JPH02306498 A JP H02306498A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置と着脱自在に接続されるメモリ
カードの様な半導体記憶装置と接続されるデータ処理装
置内のインターフェイス回路に関する。
カードの様な半導体記憶装置と接続されるデータ処理装
置内のインターフェイス回路に関する。
第３図はメモリカード１及びインターフェイス回路１０
０の構成を示す回路構成図である。
０の構成を示す回路構成図である。
インターフェイス回路１００を駆動する電池電源は電池
電源ｖＡ１９に接続されていて、トランジスタ２７及び
カード給電線１３を通してメモリカード１に給電する。
電源ｖＡ１９に接続されていて、トランジスタ２７及び
カード給電線１３を通してメモリカード１に給電する。
メモリカード１への給電を制御する電源制御信号ＶＣは
、抵抗を介してトランジスタ２７のベースに与えられる
。すなわち電源制御信号ＶＣが″″Ｌ″Ｌ″レベルトラ
ンジスタ２７がオンしてメモリカード１に給電する。デ
ータ処理装置のＣＰＵ（図示せず）が出力するチップイ
ネーブル信号ｍは、３ステート単方向バツフア３０へ入
力され、その出力がカードチップイネーブル信号線１６
を通じてメモリカード１へ与えられる。ＣＰＵが出力す
るアドレス信号へＤＤ、アウトプットイネーブル信号面
及びライトイネーブル信号寵は３ステート単方向バツフ
ア３０へ入力され、その出力がカード信号バス１７を通
じてメモリカード１へ与えられる。ＣＰＵが出力するゲ
ート制御信号ＧＣは、３ステート単方向バソフプ３０と
３ステート双方向バツフア３１との各ゲート端子（Ｇ）
へ与えられる。ゲート制御信号ＧＣが“Ｈ″レベル又は
”Ｌ”レベル）のとき、３ステート単方向バツフア３０
及び３ステー１・双方向バッファ３１はイネーブル状態
（又はディセーブル状態）となる。データ信号１）ＡＴ
Ａは書込動作のときは、０２口から３ステート双方向バ
ソフプ３１及びカードデータバス１８を通じてメモリカ
ード１に与えられ、読み出し動作のときはメモリカード
１からカードデータバス１日及び３ステート双方向ハソ
フア３１を通じてＣＰＵへ与えられる。ＣＰＩ＋が出力
するメモリ選択信号ＭＳは、３ステート双方向バツフア
３１のアウトプットイネーブル端子−０ｂ−に与えられ
る。データ方向制御信号ＤＣは、データ信号ＤＡＴへの
伝播方向を決定するものであり、３ステート双方向ハソ
フア３１の方向制御端子（ＤＩＲ）に与えられる。前記
データ方向制御信号ＤＣは、続出時には”Ｌ″レベルな
り、書込時には“Ｈ”レベルとなる。
、抵抗を介してトランジスタ２７のベースに与えられる
。すなわち電源制御信号ＶＣが″″Ｌ″Ｌ″レベルトラ
ンジスタ２７がオンしてメモリカード１に給電する。デ
ータ処理装置のＣＰＵ（図示せず）が出力するチップイ
ネーブル信号ｍは、３ステート単方向バツフア３０へ入
力され、その出力がカードチップイネーブル信号線１６
を通じてメモリカード１へ与えられる。ＣＰＵが出力す
るアドレス信号へＤＤ、アウトプットイネーブル信号面
及びライトイネーブル信号寵は３ステート単方向バツフ
ア３０へ入力され、その出力がカード信号バス１７を通
じてメモリカード１へ与えられる。ＣＰＵが出力するゲ
ート制御信号ＧＣは、３ステート単方向バソフプ３０と
３ステート双方向バツフア３１との各ゲート端子（Ｇ）
へ与えられる。ゲート制御信号ＧＣが“Ｈ″レベル又は
”Ｌ”レベル）のとき、３ステート単方向バツフア３０
及び３ステー１・双方向バッファ３１はイネーブル状態
（又はディセーブル状態）となる。データ信号１）ＡＴ
Ａは書込動作のときは、０２口から３ステート双方向バ
ソフプ３１及びカードデータバス１８を通じてメモリカ
ード１に与えられ、読み出し動作のときはメモリカード
１からカードデータバス１日及び３ステート双方向ハソ
フア３１を通じてＣＰＵへ与えられる。ＣＰＩ＋が出力
するメモリ選択信号ＭＳは、３ステート双方向バツフア
３１のアウトプットイネーブル端子−０ｂ−に与えられ
る。データ方向制御信号ＤＣは、データ信号ＤＡＴへの
伝播方向を決定するものであり、３ステート双方向ハソ
フア３１の方向制御端子（ＤＩＲ）に与えられる。前記
データ方向制御信号ＤＣは、続出時には”Ｌ″レベルな
り、書込時には“Ｈ”レベルとなる。
トランジスタ２７のベース、エミッタ間には、ブリーダ
抵抗２８が介装してあり、トランジスタ２７が遮断のと
きは、すなわち電源制御信号ＶＣが“Ｈ”レベルのとき
、前記ブリーダ抵抗２８は、トランジスタ２７のベース
電位をエミッタ電位に引き上げる。
抵抗２８が介装してあり、トランジスタ２７が遮断のと
きは、すなわち電源制御信号ＶＣが“Ｈ”レベルのとき
、前記ブリーダ抵抗２８は、トランジスタ２７のベース
電位をエミッタ電位に引き上げる。
次にメモリとしてスタティックＲＡＭ ２を備えたメモ
リカード１０回路構成について説明する。
リカード１０回路構成について説明する。
メモリカード１は、カード給電線１３．カードチップイ
ネーブル信号線１６．カード信号バス１７及びデータバ
ス１８を介してインターフェース回路１００と接続され
ている。
ネーブル信号線１６．カード信号バス１７及びデータバ
ス１８を介してインターフェース回路１００と接続され
ている。
メモリカード１がデータ処理装置に接続されているとき
には、スタティックＲＡＭ ２はカード給電線１３から
トランジスタ５を介して給電され、またメモリカード１
がデータ処理装置に接続されていないときには、スタテ
ィックＩＩＡＭ ２は抵抗８．逆流防止ダイオード９を
介してカード内蔵電池７から給電されるようになってい
る。
には、スタティックＲＡＭ ２はカード給電線１３から
トランジスタ５を介して給電され、またメモリカード１
がデータ処理装置に接続されていないときには、スタテ
ィックＩＩＡＭ ２は抵抗８．逆流防止ダイオード９を
介してカード内蔵電池７から給電されるようになってい
る。
カードチップイネーブル信号線１６を通じて伝播される
チップイネーブル信号■は３ステート単方向バツフア３
を介してスタティックＲＡＭ ２のチップイネーブル端
子面へ入力される。カード信号バス１７を通じて伝播さ
れるアドレス信号ＡＤＤ、 アウトプットイネーブル
信号面、ライトイネーブル信号籠は、３ステート単方向
バツフア３を介してスタティックＩＩＡＭ ２の各信号
入力端子（ＡＤＤ、 ＷＥ。
チップイネーブル信号■は３ステート単方向バツフア３
を介してスタティックＲＡＭ ２のチップイネーブル端
子面へ入力される。カード信号バス１７を通じて伝播さ
れるアドレス信号ＡＤＤ、 アウトプットイネーブル
信号面、ライトイネーブル信号籠は、３ステート単方向
バツフア３を介してスタティックＩＩＡＭ ２の各信号
入力端子（ＡＤＤ、 ＷＥ。
面）へ入力される。
データ信号ＤＡＴＡは書き込み動作のときはカードデー
タバス１８，３ステート双方向バツフア４を介してスタ
ティックＲＩＭ ２のデータ入力端子（ＤＡＴＡ）に与
えられ、読み出し動作のときにはスタティックＲＡＭ
２から３ステート双方向バツフア４を介して出力される
。スタティックＲＡＦ１２のチップイネーブル信号入力
端子（ＣＥ）は３ステート双方向バ・ノファ４のアウト
プットイネーブル端子π■と接続されていて、該３ステ
ート双方向バツフア４にチップイネーブル信号ｍが与え
られる。“Ｌ”レベルのチップイネーブル信号■が３ス
テート双方向バツフア４に与えられたとき３ステート双
方向バツフア４はイネーブル状態となる。
タバス１８，３ステート双方向バツフア４を介してスタ
ティックＲＩＭ ２のデータ入力端子（ＤＡＴＡ）に与
えられ、読み出し動作のときにはスタティックＲＡＭ
２から３ステート双方向バツフア４を介して出力される
。スタティックＲＡＦ１２のチップイネーブル信号入力
端子（ＣＥ）は３ステート双方向バ・ノファ４のアウト
プットイネーブル端子π■と接続されていて、該３ステ
ート双方向バツフア４にチップイネーブル信号ｍが与え
られる。“Ｌ”レベルのチップイネーブル信号■が３ス
テート双方向バツフア４に与えられたとき３ステート双
方向バツフア４はイネーブル状態となる。
３ステート単方向バツフア３の出力側のカード信号バス
１７中のアウトプットイネーブル信号面線は、３ステー
ト双方向バツフア４の方向制御端子（ＤＩＲ）に接続さ
れて読み出しの場合には３ステート双方向バツフア４に
チップイネーブル信号■及びアウトプットイネーブル信
号面が入力されて、データ信号ＤＡＴＡがスタティック
ＲＡＭ ２からデータ処理装置側へ伝播されるように制
御する。
１７中のアウトプットイネーブル信号面線は、３ステー
ト双方向バツフア４の方向制御端子（ＤＩＲ）に接続さ
れて読み出しの場合には３ステート双方向バツフア４に
チップイネーブル信号■及びアウトプットイネーブル信
号面が入力されて、データ信号ＤＡＴＡがスタティック
ＲＡＭ ２からデータ処理装置側へ伝播されるように制
御する。
トランジスタ５のコレクタ及びベースに接続している電
源制御回路６はバンクアップ信号線１５を介して３ステ
ー１・単方向バッファ３のゲート端子（Ｇ）に接続して
いる。
源制御回路６はバンクアップ信号線１５を介して３ステ
ー１・単方向バッファ３のゲート端子（Ｇ）に接続して
いる。
前記電源制御回路６は、カード給電線１３の電位が規定
値に達すると、トランジスタ５を導通させてバンクアン
プ信号線１５に“Ｈ”レベルの信号を送出し、３ステー
ト単方向バツフア３をイネープル状態にする。カード給
電線１３の電位が規定値以下のときはトランジスタ５を
遮断するのでバンク、アップ信号線１５はＬ”レベルと
なり、３ステート単方向バツフア３はディセーブル状態
になる。
値に達すると、トランジスタ５を導通させてバンクアン
プ信号線１５に“Ｈ”レベルの信号を送出し、３ステー
ト単方向バツフア３をイネープル状態にする。カード給
電線１３の電位が規定値以下のときはトランジスタ５を
遮断するのでバンク、アップ信号線１５はＬ”レベルと
なり、３ステート単方向バツフア３はディセーブル状態
になる。
カードチップイネーブル信号線１６及びカード信号バス
１７は、各プルアンプ抵抗１１及び１２ａを介してカー
ド給電線１３によりプルアップされている。
１７は、各プルアンプ抵抗１１及び１２ａを介してカー
ド給電線１３によりプルアップされている。
３ステート双方向バツフア４とスタティックＲＡＭ２の
データ端子とを接続しているカードデータバス１８は、
プルアップ抵抗１２ｃを介してカード給電線１３により
プルアップされている。カード給電線１３に一端を接続
している入力抵抗１０の他端は接地している。
データ端子とを接続しているカードデータバス１８は、
プルアップ抵抗１２ｃを介してカード給電線１３により
プルアップされている。カード給電線１３に一端を接続
している入力抵抗１０の他端は接地している。
スタティックＲＡＭ ２のチップイネーブル端子面はプ
ルアップ抵抗１２ｂを介してカード内蔵電池７によりプ
ルアップされている。
ルアップ抵抗１２ｂを介してカード内蔵電池７によりプ
ルアップされている。
カード給電線１３より給電されないときには、カード給
電線１３は入力抵抗１０によって接地電位となるために
、カードチップイネーブル信号ｗＡ１６ 、カード信号
バス１７及びスタティックＲＡＭ ２のデータ端子（Ｄ
ＡＴＡ）は接地電位にプルダウンされる。
電線１３は入力抵抗１０によって接地電位となるために
、カードチップイネーブル信号ｗＡ１６ 、カード信号
バス１７及びスタティックＲＡＭ ２のデータ端子（Ｄ
ＡＴＡ）は接地電位にプルダウンされる。
以上の様な構成を有するメモリカードを前述の従来のイ
ンターフェース回路１００に接続したときの動作につい
て説明する。
ンターフェース回路１００に接続したときの動作につい
て説明する。
データ処理装置がメモリカード１をアクセスするために
電源制御信号ＶＣを“Ｌ”レベルとしてトランジスタ２
７をオンする。トランジスタ２７がオンするとデータ処
理装置側の電池電源からカード給電線１３を通じてメモ
リカード１へ給電する。またデータ処理装置は“Ｈ”レ
ベルのゲート制御信号ＧＣを３ステート単方向バツフア
３０及び３ステート双方向バツフア３１へ入力して、こ
れらのバッファ３０、３１をイネーブル状態にする。イ
ネーブル状態の３ステート単方向バツフア３０にはチッ
プイネーブル信号面、アドレス信号ＡＤＤ 、アウトプ
ットイネーブル信号画及びライトイネーブル信号■が入
力される。そしてイネーブル状態の３ステート双方向バ
ツフア３１にメモリ選択信号ＭＳ及びデータ方向制御信
号ＤＣが入力されてデータ信号ＤＡＴＡを読み出し動作
のときにはメモリカード１からデータ処理装置へ、書き
込み動作のときにはデータ処理装置からメモリカード１
へ伝播する。
電源制御信号ＶＣを“Ｌ”レベルとしてトランジスタ２
７をオンする。トランジスタ２７がオンするとデータ処
理装置側の電池電源からカード給電線１３を通じてメモ
リカード１へ給電する。またデータ処理装置は“Ｈ”レ
ベルのゲート制御信号ＧＣを３ステート単方向バツフア
３０及び３ステート双方向バツフア３１へ入力して、こ
れらのバッファ３０、３１をイネーブル状態にする。イ
ネーブル状態の３ステート単方向バツフア３０にはチッ
プイネーブル信号面、アドレス信号ＡＤＤ 、アウトプ
ットイネーブル信号画及びライトイネーブル信号■が入
力される。そしてイネーブル状態の３ステート双方向バ
ツフア３１にメモリ選択信号ＭＳ及びデータ方向制御信
号ＤＣが入力されてデータ信号ＤＡＴＡを読み出し動作
のときにはメモリカード１からデータ処理装置へ、書き
込み動作のときにはデータ処理装置からメモリカード１
へ伝播する。
データ処理装置がメモリカード１をアクセスしない場合
は“Ｌ”レベルのゲート制御信号ＧＣを３ステート単方
向３０及び３ステート双方向バツフア３１へ入力して、
これらのバッファ３０．３１をディセーブル状態にする
。そして電源制御信号ＶＣを“Ｈ”レベルとしてトラン
ジスタ２７をオフし、メモリカード１への給電を遮断す
る。
は“Ｌ”レベルのゲート制御信号ＧＣを３ステート単方
向３０及び３ステート双方向バツフア３１へ入力して、
これらのバッファ３０．３１をディセーブル状態にする
。そして電源制御信号ＶＣを“Ｈ”レベルとしてトラン
ジスタ２７をオフし、メモリカード１への給電を遮断す
る。
（発明が解決しようとする課題〕
ところで、電池駆動式のデータ処理装置の場合、アクセ
ス動作を行っていないときのメモリカード１の電流値は
できる限り小さいことが望まれる。
ス動作を行っていないときのメモリカード１の電流値は
できる限り小さいことが望まれる。
メモリカード１における電流を低減するために、アクセ
スしない間データ処理装置はトランジスタ２７をオフす
ることによってカード給電線１３の給電を遮断し、カー
ド内蔵電池７からスタティックＲＩＩＭ ２及び３ステ
ート単方向バツフア３へ給電することも考えられるが、
その場合カード内蔵電池７は速く消耗してしまう。そし
てカード内蔵電池７の消耗は、スタティックＲＡＭ ２
の記憶データ保持に関する信頼性の低下という問題を惹
起する。従って一般にはメモリカードｌをアクセスしな
い場合であってもトランジスタ２７をオンして電池電源
線１９からカード給電線１３を介して、スタティックＲ
Ａ）１２ 。
スしない間データ処理装置はトランジスタ２７をオフす
ることによってカード給電線１３の給電を遮断し、カー
ド内蔵電池７からスタティックＲＩＩＭ ２及び３ステ
ート単方向バツフア３へ給電することも考えられるが、
その場合カード内蔵電池７は速く消耗してしまう。そし
てカード内蔵電池７の消耗は、スタティックＲＡＭ ２
の記憶データ保持に関する信頼性の低下という問題を惹
起する。従って一般にはメモリカードｌをアクセスしな
い場合であってもトランジスタ２７をオンして電池電源
線１９からカード給電線１３を介して、スタティックＲ
Ａ）１２ 。
３ステート単方向バツフア３へ給電している。
しかしながらスタティックＲＡＭ ２及び３ステート単
方向バツフア３へ給電するためには、トランジスタ２７
．５を導通させ、電源制御回路６を動作させる必要があ
るので、データ処理装置側の電源電池の寿命が短くなる
という問題がある。また電池を使用しない場合にも無駄
な電力を消費するという問題がある。
方向バツフア３へ給電するためには、トランジスタ２７
．５を導通させ、電源制御回路６を動作させる必要があ
るので、データ処理装置側の電源電池の寿命が短くなる
という問題がある。また電池を使用しない場合にも無駄
な電力を消費するという問題がある。
本発明はこのような問題を解決するためになされたもの
であって、データ処理装置側の電池電源からスタティッ
クＲＡＭ ２へ給電するにもかかわらず、データ処理装
置側の電池の消耗を非常に小さくできる構成を有するイ
ンターフェース回路の提供を目的とする。
であって、データ処理装置側の電池電源からスタティッ
クＲＡＭ ２へ給電するにもかかわらず、データ処理装
置側の電池の消耗を非常に小さくできる構成を有するイ
ンターフェース回路の提供を目的とする。
本発明の半導体記憶装置用のインターフェース回路は、
電源線におけるスイッチ素子の電源側端子が抵抗を介し
て信号線に接続されていて、前記半導体記憶装置をアク
セスしない場合は、該半導体記憶装置は前記抵抗及び前
記信号線を介して給電される構成としている。
電源線におけるスイッチ素子の電源側端子が抵抗を介し
て信号線に接続されていて、前記半導体記憶装置をアク
セスしない場合は、該半導体記憶装置は前記抵抗及び前
記信号線を介して給電される構成としている。
本発明の半導体記憶装置用のインターフェース回路は、
接続している半導体記憶装置をアクセスするときは電源
線に介装してあるスイッチ素子を導通させて電源線から
半導体記憶装置へ給電する。
接続している半導体記憶装置をアクセスするときは電源
線に介装してあるスイッチ素子を導通させて電源線から
半導体記憶装置へ給電する。
接続している半導体記憶装置をアクセスしないときは、
前記スイッチ素子を遮断して、抵抗及び信号線を介して
該半導体記憶装置へ給電する。スイッチ素子を導通させ
るための無駄な電力消費がなくなるのでインターフェー
ス回路駆動電源及び半導体記憶装置内の電池の消耗が低
減化される。
前記スイッチ素子を遮断して、抵抗及び信号線を介して
該半導体記憶装置へ給電する。スイッチ素子を導通させ
るための無駄な電力消費がなくなるのでインターフェー
ス回路駆動電源及び半導体記憶装置内の電池の消耗が低
減化される。
以下本発明をその一実施例を示す図面に基づいて説明す
る。
る。
第１図はメモリカード１を接続した本発明のインターフ
ェース回路１０１の構成を示す回路構成図である。図に
おいて、インターフェース回路１０１の電池電源線１９
は通電抵抗３２を介してカードチップイネーブル信号線
１６に接続している。他の回路構成については従来と全
く同様であって以下の如くである。
ェース回路１０１の構成を示す回路構成図である。図に
おいて、インターフェース回路１０１の電池電源線１９
は通電抵抗３２を介してカードチップイネーブル信号線
１６に接続している。他の回路構成については従来と全
く同様であって以下の如くである。
インターフェース回路１０１を駆動する電池電源は電池
電源線１９に接続されていて、トランジスタ２７及びカ
ード給電線１３を通じてメモリカード１に給電する。メ
モリカード１への給電を制御する電源制御信号ＶＣは、
抵抗を介してトランジスタ２７のベースに与えられる。
電源線１９に接続されていて、トランジスタ２７及びカ
ード給電線１３を通じてメモリカード１に給電する。メ
モリカード１への給電を制御する電源制御信号ＶＣは、
抵抗を介してトランジスタ２７のベースに与えられる。
すなわち電源制御信号ＶＣが″Ｌ″レベルのときトラン
ジスタ２７がオンしてメモリカード１に給電する。デー
タ処理装置のＣＰＵ（図示せず）が出力するチップイネ
ーブル信号面は、３ステート単方向バツフア３０へ入力
され、その出力がカードチップイネーブル信号線１６を
通じてメモリカード１へ与えられる。ＣＰＵが出力する
アドレス信号ＡＤＤ 、アウトプットイネーブル信号匝
及びライトイネーブル信号層は３ステート単方向バツフ
ア３０へ入力され、その出力がカード信号バス１７を通
じてメモリカード１へ与えられる。ＣＰＵが出力するゲ
ート制御信号ＧＣは、３ステート単方向バツフア３０と
３ステート双方向バンフア３１との各ゲート端子（Ｇ）
へ与えられる。ゲート制御信号ＧＣが″Ｈ″レベル（又
は″Ｌ″レベル）のとき、３ステート単方向バツフア３
０及び３ステート双方向バツフア３１はイネーブル状態
（又はディセーブル状態）となる。データ信号ＤＡＴＡ
は書込動作のときは、ＣＰＵから３ステート双方向バツ
フア３１及びカードデータバス１８を通じてメモリカー
ド１に与えられ、読み出し動作のときはメモリカード１
かもカードデータバス１８及び３ステート双方向バツフ
ア３１を通じてＣＰＵへ与えられる。ＣＰＵが出力する
メモリ選択信号ＭＳは、３ステート双方向バレフア３１
のアウトプットイネーブル端子（ＯＥ）に与えられる。
ジスタ２７がオンしてメモリカード１に給電する。デー
タ処理装置のＣＰＵ（図示せず）が出力するチップイネ
ーブル信号面は、３ステート単方向バツフア３０へ入力
され、その出力がカードチップイネーブル信号線１６を
通じてメモリカード１へ与えられる。ＣＰＵが出力する
アドレス信号ＡＤＤ 、アウトプットイネーブル信号匝
及びライトイネーブル信号層は３ステート単方向バツフ
ア３０へ入力され、その出力がカード信号バス１７を通
じてメモリカード１へ与えられる。ＣＰＵが出力するゲ
ート制御信号ＧＣは、３ステート単方向バツフア３０と
３ステート双方向バンフア３１との各ゲート端子（Ｇ）
へ与えられる。ゲート制御信号ＧＣが″Ｈ″レベル（又
は″Ｌ″レベル）のとき、３ステート単方向バツフア３
０及び３ステート双方向バツフア３１はイネーブル状態
（又はディセーブル状態）となる。データ信号ＤＡＴＡ
は書込動作のときは、ＣＰＵから３ステート双方向バツ
フア３１及びカードデータバス１８を通じてメモリカー
ド１に与えられ、読み出し動作のときはメモリカード１
かもカードデータバス１８及び３ステート双方向バツフ
ア３１を通じてＣＰＵへ与えられる。ＣＰＵが出力する
メモリ選択信号ＭＳは、３ステート双方向バレフア３１
のアウトプットイネーブル端子（ＯＥ）に与えられる。
データ方向側′ａ信号１）Ｃは、データ信号ＤＡＴＡの
伝播方向を決定するものであり、３ステート双方向バソ
フプ３１の方向制御端子（１）ＴＲ）に与えられる。前
記データ方向制御信号ＤＣは、続出時には“Ｌ”レベル
となり、書込時には”Ｈ″レベルなる。
伝播方向を決定するものであり、３ステート双方向バソ
フプ３１の方向制御端子（１）ＴＲ）に与えられる。前
記データ方向制御信号ＤＣは、続出時には“Ｌ”レベル
となり、書込時には”Ｈ″レベルなる。
トランジスタ２７のベース、エミッタ間には、プリーダ
抵抗２８が介装してあり、トランジスタ２７が遮断のと
き、すなわち電源制御信号ＶＣが“Ｈ”レベルのとき、
前記ブリーダ抵抗２８は、トランジスタ２７のベース電
位をエミッタ電位に引き上げる。
抵抗２８が介装してあり、トランジスタ２７が遮断のと
き、すなわち電源制御信号ＶＣが“Ｈ”レベルのとき、
前記ブリーダ抵抗２８は、トランジスタ２７のベース電
位をエミッタ電位に引き上げる。
以上の様な構成を有するインターフェース回路１０１に
メモリカード１を接続したときの動作について説明する
。
メモリカード１を接続したときの動作について説明する
。
データ処理装置がメモリカード１をアクセスするために
電源制御信号ＶＣを″Ｌ″レベルとしてトランジスタ２
７をオンする。トランジスタ２７がオンするとデータ処
理装置の電池電源側からカード給電線１３を通じてメモ
リカード１へ給電する。メモリカード１において、カー
ド給電線１３の電位が規定値に達すると電源制御回路６
がトランジスタ５をオンさせる。これにより前述した如
くにしてスタティックＲＡＭ ２に対するアクセスがお
こなわれデータ処理装置がメモリカード１をアクセスし
ない場合、３ステート単方向バツフア３０にチップイネ
ーブル信号面は入力されず、カードチップイネーブル信
号線１６は、電池電源線１９によって通電抵抗３２を介
してプルアップされて″Ｈ″レベルとなる。また、電源
制御信号ＶＣがトランジスタ２７のゲートに入力されな
いのでトランジスタ２７は遮断されている。このためメ
モリカード１において電源制御回路６が動作せず、トラ
ンジスタ５も遮断されたままとなる。
電源制御信号ＶＣを″Ｌ″レベルとしてトランジスタ２
７をオンする。トランジスタ２７がオンするとデータ処
理装置の電池電源側からカード給電線１３を通じてメモ
リカード１へ給電する。メモリカード１において、カー
ド給電線１３の電位が規定値に達すると電源制御回路６
がトランジスタ５をオンさせる。これにより前述した如
くにしてスタティックＲＡＭ ２に対するアクセスがお
こなわれデータ処理装置がメモリカード１をアクセスし
ない場合、３ステート単方向バツフア３０にチップイネ
ーブル信号面は入力されず、カードチップイネーブル信
号線１６は、電池電源線１９によって通電抵抗３２を介
してプルアップされて″Ｈ″レベルとなる。また、電源
制御信号ＶＣがトランジスタ２７のゲートに入力されな
いのでトランジスタ２７は遮断されている。このためメ
モリカード１において電源制御回路６が動作せず、トラ
ンジスタ５も遮断されたままとなる。
一方“Ｈ”レベルのカードチップイネーブル信号線１６
から３ステート単方向バッファ３．トランジスタ５と逆
流防止ダイオード９との接続線を通じてスタティックＲ
ＡＭ ２へ給電される。データ処理装置の電池電源から
３ステート単方向バツフア３に関わる電圧及び電流の関
係について第２図に基づいて説明する。
から３ステート単方向バッファ３．トランジスタ５と逆
流防止ダイオード９との接続線を通じてスタティックＲ
ＡＭ ２へ給電される。データ処理装置の電池電源から
３ステート単方向バツフア３に関わる電圧及び電流の関
係について第２図に基づいて説明する。
第２図はインターフェース回路１０１とメモリカード１
との要部を示す回路図である。
との要部を示す回路図である。
メモリカード１における３ステート単方向バツフア３に
はＭＯＳＩＣ又はＴＴＬＩＣが使用されるが、その入力
端側には静電気耐力の向上及びラッチアップ対策のため
に入力ダイオード３３ａ、 ３３ｂが接接されている。
はＭＯＳＩＣ又はＴＴＬＩＣが使用されるが、その入力
端側には静電気耐力の向上及びラッチアップ対策のため
に入力ダイオード３３ａ、 ３３ｂが接接されている。
カードチップイネーブル信号線１６は入力ダイオード３
３ａのアノード及び入力ダイオード３３ｂのカソードに
接続している。該入力ダイオード３３ａのカソードはト
ランジスタ５のコレクタに接続し、前記入力ダイオード
３３ｂのアノードは接地している。
３ａのアノード及び入力ダイオード３３ｂのカソードに
接続している。該入力ダイオード３３ａのカソードはト
ランジスタ５のコレクタに接続し、前記入力ダイオード
３３ｂのアノードは接地している。
図において、３ステート単方向バツフア３の印加電圧ｖ
８．データ処理装置の電池電圧をｖ３゜カードチップイ
ネーブル信号線１６の電圧をＶ、。
８．データ処理装置の電池電圧をｖ３゜カードチップイ
ネーブル信号線１６の電圧をＶ、。
プルアップ抵抗１１の抵抗値をＲ１＋入力抵抗１０の抵
抗値をＲ２１通電抵抗３２の抵抗値をＲ３，３ステート
単方向バツフア３を流れる電流をＩＳ＋ チップイネー
ブルプルアップ抵抗１１を流れる電流を■□とする。
抗値をＲ２１通電抵抗３２の抵抗値をＲ３，３ステート
単方向バツフア３を流れる電流をＩＳ＋ チップイネー
ブルプルアップ抵抗１１を流れる電流を■□とする。
今、３ステート単方向バツフア３の入力ダイオード３３
ａに電流■、が流れるときの電圧降下をＶ。
ａに電流■、が流れるときの電圧降下をＶ。
とすると、カード内蔵電池７からの通電を行わせないた
めにはｖＲ＞ｖＦ＋ＶＢでなければならない。このとき
の電流Ｉ、ｌはチップイネーブルプルアップ抵抗１１．
入力抵抗１０を介して接地へ流れるものであり、（１）
式で表される。
めにはｖＲ＞ｖＦ＋ＶＢでなければならない。このとき
の電流Ｉ、ｌはチップイネーブルプルアップ抵抗１１．
入力抵抗１０を介して接地へ流れるものであり、（１）
式で表される。
１ ｍ ＝ Ｖ＋＋ ／ （Ｒｔ ＋ Ｒｔ）
−１１１通電抵抗３２を介してカードチップイネーブル
信号線１６へ流れ込む電流はＩＳ＋Ｉ□となる。よって
カードチップイネーブル信号線１６の電圧ｖ、Ｉは（２
）式の如くとなる。
−１１１通電抵抗３２を介してカードチップイネーブル
信号線１６へ流れ込む電流はＩＳ＋Ｉ□となる。よって
カードチップイネーブル信号線１６の電圧ｖ、Ｉは（２
）式の如くとなる。
Ｖｉ ＝Ｖｓ Ｒ３（Ｉｓ ＋ ＩＲ） −（２１
今、Ｖｉ ＝２．７ Ｖ、 Ｖｒ ＝０．３ Ｖ （Ｉ
ｇ −１０μＡ）とするとＶＲ〉３■でなければならな
い。ＶＲ−３、ＯＶ、Ｉ＋＋ ＝２０＃ＡとするとＲ１
＋Ｒｚ ＝ Ｖ＋＋ ／ Ｉ ＊ ＝１５０にΩとなる
。またＲ３＝２０にΩとすると、Ｒ３の電圧降下は Ｒ３（Ｉｓ ＋ ＩＲ） ＝２０Ｘ１０” Ｘ （ＩＯ
ＸＩＯ−６２０Ｘ１０−’） ＝０．６ Ｖ となる。
今、Ｖｉ ＝２．７ Ｖ、 Ｖｒ ＝０．３ Ｖ （Ｉ
ｇ −１０μＡ）とするとＶＲ〉３■でなければならな
い。ＶＲ−３、ＯＶ、Ｉ＋＋ ＝２０＃ＡとするとＲ１
＋Ｒｚ ＝ Ｖ＋＋ ／ Ｉ ＊ ＝１５０にΩとなる
。またＲ３＝２０にΩとすると、Ｒ３の電圧降下は Ｒ３（Ｉｓ ＋ ＩＲ） ＝２０Ｘ１０” Ｘ （ＩＯ
ＸＩＯ−６２０Ｘ１０−’） ＝０．６ Ｖ となる。
従って、データ処理装置の電池電圧Ｖ、は（３）式より
３．６■以上 ＶＳ ＝Ｖ翼＋Ｒｓ （Ｉｓ ＋ ＩＲ）＝ ３ ＋
０．６ ＝３．６ Ｖ ・・・（３）必要と
なる。一般に電池駆動型のデータ処理装置を動作させる
場合は、充電可能な二次電池を３〜４個使用することが
多いので、前記３．６ｖは充分供給可能な電圧値である
。
３．６■以上 ＶＳ ＝Ｖ翼＋Ｒｓ （Ｉｓ ＋ ＩＲ）＝ ３ ＋
０．６ ＝３．６ Ｖ ・・・（３）必要と
なる。一般に電池駆動型のデータ処理装置を動作させる
場合は、充電可能な二次電池を３〜４個使用することが
多いので、前記３．６ｖは充分供給可能な電圧値である
。
以上の如く本発明のインターフェース回路１０１では、
スタティックＲＡＭ ２へのアクセス動作を行わないと
きには、トランジスタ２７，５をオフし、電源制御回路
６の動作を停止させて、データ処理装置側の電池からカ
ードチップイネーブル信号線１６．３ステート単方向バ
ッファ３．入力ダイオード３３ａを介してスタティック
ＲＡＭ ２に給電するので、データ処理装置側の電池の
消費電流は３０μＡとなる。従来のインターフェース回
路１００では、スタティックＲＡＭ ２へのアクセス動
作を行わないときでもトランジスタ２７．５をオンする
ために、１０ｍＡ程度の電流を消費している。よって本
発明のインターフェース回路１０１ではデータ処理装置
側の電池の消耗が３０μ八／１０ｍＡ ＃１／３３３と
大幅に低減できる。
スタティックＲＡＭ ２へのアクセス動作を行わないと
きには、トランジスタ２７，５をオフし、電源制御回路
６の動作を停止させて、データ処理装置側の電池からカ
ードチップイネーブル信号線１６．３ステート単方向バ
ッファ３．入力ダイオード３３ａを介してスタティック
ＲＡＭ ２に給電するので、データ処理装置側の電池の
消費電流は３０μＡとなる。従来のインターフェース回
路１００では、スタティックＲＡＭ ２へのアクセス動
作を行わないときでもトランジスタ２７．５をオンする
ために、１０ｍＡ程度の電流を消費している。よって本
発明のインターフェース回路１０１ではデータ処理装置
側の電池の消耗が３０μ八／１０ｍＡ ＃１／３３３と
大幅に低減できる。
また、この実施例においては、カードチップイネーブル
信号線１６を用いてスタティックＲＡＭ ２へ給電する
構成としたが、本発明はこれに限るものではなく、メモ
リカード１をアクセスしないときに＠Ｈ”レベルとなる
カードアウトプットイネーブル信号線、ゲートライトイ
ネーブル信号線又はアドレスバスを用いてスタティック
ＲＡＭ ２に給電する構成としてもよい。
信号線１６を用いてスタティックＲＡＭ ２へ給電する
構成としたが、本発明はこれに限るものではなく、メモ
リカード１をアクセスしないときに＠Ｈ”レベルとなる
カードアウトプットイネーブル信号線、ゲートライトイ
ネーブル信号線又はアドレスバスを用いてスタティック
ＲＡＭ ２に給電する構成としてもよい。
またこの実施例では、チップイネーブル信号面。
アドレス信号ＡＤＤ、 アウトプットイネーブル信号
面及びライトイネーブル信号面が共通入力される３ステ
ート単方向バヅフア３を備えたメモリカード１の場合に
ついて説明したが、本発明はこれに限るものではなく、
前記各信号面、 ＡＤＤ、 ＯＥ、 ＷＥについて個
別に３ステート単方向バツフアを備えているメモリカー
ドにも適用できる。ただし、この場合において、アクセ
スしないときにスタティックＲＡＭ ２への給電に利用
される信号線は、トランジスタ５のスタティックＲＡＭ
２接続点側に電源端子が接続されている３ステート単
方向バツフアに入力されているものでなければならない
。
面及びライトイネーブル信号面が共通入力される３ステ
ート単方向バヅフア３を備えたメモリカード１の場合に
ついて説明したが、本発明はこれに限るものではなく、
前記各信号面、 ＡＤＤ、 ＯＥ、 ＷＥについて個
別に３ステート単方向バツフアを備えているメモリカー
ドにも適用できる。ただし、この場合において、アクセ
スしないときにスタティックＲＡＭ ２への給電に利用
される信号線は、トランジスタ５のスタティックＲＡＭ
２接続点側に電源端子が接続されている３ステート単
方向バツフアに入力されているものでなければならない
。
以上説明したとおり、本発明の半導体記憶装置用のイン
ターフェース回路は、メモリへのアクセス動作を行って
いないときは、該メモリは記憶データ保持のために“Ｈ
”レベルの信号線を介してデータ処理装置を駆動させて
いる電池から給電されているので、メモリカードの内蔵
電池は消耗しない。更にデータ処理装置側を駆動してい
る電池に関しては、インターフェース回路及びメモリカ
ードの電源線に介在しているスイッチ素子を遮断したま
まで、メモリへの給電が可能な構成なので、該電池の消
耗は従来より大幅に低減されるという効果がある。
ターフェース回路は、メモリへのアクセス動作を行って
いないときは、該メモリは記憶データ保持のために“Ｈ
”レベルの信号線を介してデータ処理装置を駆動させて
いる電池から給電されているので、メモリカードの内蔵
電池は消耗しない。更にデータ処理装置側を駆動してい
る電池に関しては、インターフェース回路及びメモリカ
ードの電源線に介在しているスイッチ素子を遮断したま
まで、メモリへの給電が可能な構成なので、該電池の消
耗は従来より大幅に低減されるという効果がある。
また電源が電池である場合に限らず、他の電源であって
も本発明のインターフェース回路は節電に役立つという
効果がある。
も本発明のインターフェース回路は節電に役立つという
効果がある。
第１図はメモリカードが接続された本発明のインターフ
ェース回路の構成を示す回路構成図、第２図はメモリカ
ードと本発明のインターフェース回路の要部を示す回路
図、第３図はメモリカードが接続された従来のインター
フェース回路の構成を示す回路構成図である。 １・・・メモリカード １００．１０１・・・インター
フェース回路 ２・・・スタティックＲＡＭ ３．３
０・・・３ステート単方向バツフア ５．２７・・・ト
ランジスタ６・・・電源制御回路 ７・・・カード内蔵
電池 １１・・・チップイネーブルプルアップ抵抗 １
３・・・カード給電線 １６・・・カードチップイネー
ブル信号線 １９・・・電池電源線 ３２・・・通電抵
抗 なお、図中、同一符号は同一、又は相当部分を示す。
ェース回路の構成を示す回路構成図、第２図はメモリカ
ードと本発明のインターフェース回路の要部を示す回路
図、第３図はメモリカードが接続された従来のインター
フェース回路の構成を示す回路構成図である。 １・・・メモリカード １００．１０１・・・インター
フェース回路 ２・・・スタティックＲＡＭ ３．３
０・・・３ステート単方向バツフア ５．２７・・・ト
ランジスタ６・・・電源制御回路 ７・・・カード内蔵
電池 １１・・・チップイネーブルプルアップ抵抗 １
３・・・カード給電線 １６・・・カードチップイネー
ブル信号線 １９・・・電池電源線 ３２・・・通電抵
抗 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- （１）接続されるべき半導体記憶装置への電力の給断を
制御するスイッチ素子を介装してある電源線と、 前記半導体記憶装置をアクセスしないとき に“Ｈ”レベルとなる信号線と を備えた半導体記憶装置用のインターフェ イス回路において、 前記電源線における前記スイッチ素子の電 源側端子が抵抗を介して前記信号線に接続してあり、 前記半導体記憶装置をアクセスしていない ときには電力が前記抵抗及び前記信号線を介して前記半
導体記憶装置へ供給されるようになしてあることを特徴
とする半導体記憶装置用のインターフェイス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1127106A JPH02306498A (ja) | 1989-05-19 | 1989-05-19 | 半導体記憶装置用のインターフェイス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1127106A JPH02306498A (ja) | 1989-05-19 | 1989-05-19 | 半導体記憶装置用のインターフェイス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02306498A true JPH02306498A (ja) | 1990-12-19 |
Family
ID=14951752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1127106A Pending JPH02306498A (ja) | 1989-05-19 | 1989-05-19 | 半導体記憶装置用のインターフェイス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02306498A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2691832A1 (fr) * | 1992-06-01 | 1993-12-03 | Mitsubishi Electric Corp | Circuit de commande de mémoire pour une carte à mémoire. |
-
1989
- 1989-05-19 JP JP1127106A patent/JPH02306498A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2691832A1 (fr) * | 1992-06-01 | 1993-12-03 | Mitsubishi Electric Corp | Circuit de commande de mémoire pour une carte à mémoire. |
| US5490118A (en) * | 1992-06-01 | 1996-02-06 | Mitsubishi Denki Kabushiki Kaisha | Multiple power source memory control circuit for memory devices |
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