JPH02308499A - 連想メモリ - Google Patents

連想メモリ

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JPH02308499A
JPH02308499A JP1127770A JP12777089A JPH02308499A JP H02308499 A JPH02308499 A JP H02308499A JP 1127770 A JP1127770 A JP 1127770A JP 12777089 A JP12777089 A JP 12777089A JP H02308499 A JPH02308499 A JP H02308499A
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JP
Japan
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block
array
cell
line
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Pending
Application number
JP1127770A
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English (en)
Inventor
Kiyotaka Sasai
笹井　清隆
Toru Sasaki
徹 佐々木
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements

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  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、検索データの増加に対して高速動作を可能
とする連想メモリに関する。
（従来の技術） ＴＬＢ　（Ｔｒａｎｓｌａｔ　ｉ　ｏｎ　　Ｌ　ｏａＫ
ａｓｉｄｅＦ３　ｕｆｆｅｒ　）やＢ　Ｔ　Ｂ　（Ｂ　
ｒａｎｃｈ　　Ｔ　ａｒｇｅｔ３ｕｆｆｅｒ　）等の連
想機能を備えた連想メモリ（Ｃ’ｏｎｔｅｎｔ　　Ａ　
ｄｒｅｓｓａｂｌｅ　　Ｍ　ｅｍｏｒｙ　）のメモリセ
ルとしては、例えば第６図及び第７図に示すように構成
されたものがある。
第６図及び第７図において、連想メモリセルは、ワード
線によって選択されデータ線から与えられる情報を記憶
するセル部１と、セル部１の記憶内容と検索線から与え
られる検索データとを比較する排他的論理和（Ｘ　ＯＲ
、Ｅ　ｘｃｌｕｓｉｖｅＱ　Ｒ）部３とから構成されて
いる。
このような構成にあって、検索線から与えられた検索デ
ータは、セル部１の記憶内容とＸＯＲＯｓＯ４較されて
、検索データと記憶内容が一致したか否かが検索される
。検索結果はマツチ線（検索出力線）に与えられる。
連想メモリは、上記したような連想メモリセルが第８図
に示すようにマトリックス状に配列されて構成されてい
る。第８図に示す連想メモリは、メモリセル５を８列に
配置して、検索データを８ビツトとしたものである。す
なわち、同一のワード線に８個の連想メモリセル５が接
続されている。
このような配列構成にあって、マツチ線もワード線と同
様に、同一行の連想メモリセル５に対して共通になって
いる。すなわち、同一のワード線に接続された８ビツト
の連想メモリセル５での検索結果は、共通のマツチ線に
与えられる。
マツチ線は、連想メモリをダイナミックに動作させる場
合は、第８図の点線内に示すように、クロック信号（Ｃ
ＬＫ）に同期して導通制御されるプリチャージトランジ
スタ７によってプリチャージされる。一方、スタティッ
クに動作させる場合には、マツチ線は常時導通状態にあ
るロードトランジスタ９を介して電源に接続されている
。
このような構成にあって、検索データとそれぞれのワー
ド線の連想メモリセルの記憶内容との照合は、全フード
線同時に行われる。検索データと一致する記憶内容を記
憶する連想メモリセル群が存在すれば、そのセル群のマ
ツチ線のレベルはハイレベル状態に保持されて、一致検
索が成立したことが外部に出力される。
一方、検索データと異なる記憶内容が記憶されている連
想メモリセル５を含む同一ワード線のセル群は、そのマ
ツチ線のレベルがロウレベル状態となり、検索結果の不
一致が外部に出力される。
（発明が解決しようとする課題） 第８図に示した構成にあって、検索データのビット数が
増加すると、同一のワード線に接続される連想メモリセ
ルの個数も増加することになる。
このため、同一のマツチ線に接続される連想メモリセル
の個数が増加する。
マツチ線は、その負荷容重としてマツチ線に接続される
ＸＯＲＯｓＯ４ＥＴのドレイン容量がある。したがって
、マツチ線に接続される連想メモリセルの個数が増加す
ると、マツチ線に接続されるＦＥＴの個数が増加して、
マツチ線の容量が増大することになる。例えば、検索デ
ータのビット数が２倍になると、マツチ線の容量もほぼ
２倍に増加することになる。このため、検索時における
不一致の場合に、マツチ線のハイレベル状態からロウレ
ベル状態への変化に時間がかかることになる。したがっ
て、検索速度の低下を招き高速動作が困難であった。
そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、検索データが増加しても、
検索結果を高速に出力することが可能な連想メモリを提
供することにある。
［発明の構成〕 （課題を解決するための手段） 上記目的を達成するために、この発明は、複数の連想メ
モリセルブロックを列方向に配列してなる連想メモリセ
ルアレイと、前記連想メモリセルプロッタ内の同一ワー
ド線に接続された連想メモリセル群の検索結果が出力さ
れるブロックマツチ線と、同一のワード線に対応する前
記それぞれのブロックマツチ線に出力された検索結果が
出力されるアレイマツチ線と、前記ブロックマツチ線に
出力される検索結果を前記アレイマツチ線に伝達する伝
達手段とから構成される。
（作用） 上記構成において、この発明は、それぞれの連想メモリ
セルブロック毎に同時に検索を行い、それぞれの連想メ
モリセルブロックの検索結果を伝達手段を介してアレイ
マツチ線に出力して、セルアレイ全体としての検索結果
を得るようにしている。
（実施例）。
以下、図面を用いてこの発明の詳細な説明する。
第１図はこの発明の一実施例に係る連想メモリの構成を
示す図である。第１図に示す実施例は、連想メモリのセ
ルアレイをカラム方向に３つのブロックに分割して、そ
れぞれのブロック毎にマツチ線を設け、それぞれのブロ
ックのマツチ線の検索結果が与えられるマツチ線を設け
たことを特徴としている。
第１図において、連想メモリセル１１がアレイ状に配列
されてなる連想メモリセルアレイは、３つのセルブロッ
ク１３に分割されている。１つのセルブロック１３の検
索データのビット数は６ビツトであり、連想メモリ全体
としての検索データのピット数は１８ビツトである。そ
れぞれのセルブロック１３の同一行の連想メモリセル群
は、同一のワード線１５に接続されており、同一列の連
想メモリセル群は、同一のデータ線１７及び同一の検索
線１９に接続されている。
それぞれのセルブロック１３は、ブロック内の同一行の
６個の連想メモリセル１１のＸＯＲ部が共通のマツチ線
（以下「ブロックマツチ線」と呼ぶ）２１に接続されて
おり、このブロックマツチ線２１に６ビツト分の検索結
果が出力される。それぞれのブロックマツチ線２１は、
対応する伝達回路２９を介して、セルアレイ全体として
のマツチ線となるアレイマツチ線２５に接続されている
。
伝達回路２３は、それぞれのセルブロック１３のブロッ
クマツチ線２１に出力されるそれぞれのセルブロック１
３での検索結果を、アレイマツチＩ！２５に出力して、
３つのセルブロック１３を合わせたセルアレイ全体とし
ての検索結果をアレイマツチ線２５から得るための回路
である。
次に、伝達回路２３及びブロックマツチ線２１とアレイ
マツチ線２５の具体的な構成を説明する。
第２図はダイナミックに動作させる場合の具体的な一構
成例を示す図である。同図に示１′構成は、連想メモリ
セル１１のＸＯＲ部が例えば第６図あるいは第７図に示
したように、Ｎチャンネルのトランジスタからなる場合
を示したものである。
第２図において、伝達回路２３はＰチャネルの伝達トラ
ンジスタ２７で構成されている。それぞれの伝達トラン
ジスタ２７は、そのゲート端子が対応するブロックマツ
チ線２１に接続され、ソース端子が電源に接続されてお
り、ドレイン端子がアレイマツチ線２５に接続されてい
る。
それぞれのブロックマツチ線２１には、第１図に示した
ように全体のセルアレイを３分割したので、６個の連想
メモリセルのＸＯＲ部が接続されることになる。このた
め、従来構成のように、同一のワード線のすべて（この
実施例の場合には１８個）の連想メモリセルが１本のマ
ツチ線に接続される場合に比べて、１本のブロックマツ
チ線２１の負荷容１は、はぼ１／３程度に削減される。
それぞれのブロックマツチ線２１は、クロック信号に同
期して導通制御されるＰチャネルのプリチャージトラン
ジスタ２９によってハイレベル状態にプリチャージされ
ている。ブロックマツチ線２１は、ブロックマツチ線２
１に接続されている少なくとも１つの連想メモリセル１
１で検索不一致が成立した場合には、ロウレベル状態と
なる。
一方、すべての連想メモリセル１１で検索一致が成立し
た場合には、ブロックマツチ線２１はハイレベル状態に
保持された状態となる。
アレイマツチ線２５は、クロック信号と逆相の信号に同
期して導通制御されるＮチャネルのプリチャージトラン
ジスタ３１によってロウレベル状態にされている。アレ
イマツチ線２５は、少なくとも１本のブロックマツチ線
２１がロウレベル状態となり伝達トランジスタ２７が導
通状態になるとハイレベル状態となり、同一ワード線の
検索不一致を出力する。一方、すべてのブロックマツチ
線２１がハイレベル状態となり伝達トランジスタ２７が
すべて非導通状態にある場合には、アレイ７ツチ線２５
はロウレベル状態を保持した状態となり、同一ワード線
の検索一致を出力する。
それぞれのブロックマツチ線２１及びアレイマツチ線２
−５をスタティックに動作させる場合には、例えば第３
図に示すように構成される。
第３図に示す構成は、第２図に示したプリチャージトラ
ンジスタ２９．３１を常時導通状態にさせて、ロードト
ランジスタ３３．３５として機能させるようにしたもの
である。
第４図は第１図に示した連想メモリに対してマスク機能
を持たせるようにした構成を示す図である。第４図に示
す構成は、第２図に示した構成に対して、伝達トランジ
スタ２９と電源との間にそれぞれ異なるマスク信号によ
り導通制御されるＰチャネルのマスクトランジスタ３７
を挿入して伝達回路を構成したものである。マスクトラ
ンジスタ３７は、対応するマスク信号がハイレベル状態
になる非導通状態となり、伝達トランジスタの伝達を抑
止して、検索中に対応するブロックの検索機能をマスク
する。
従来の連想メモリのマスク機能は、検索線を制御するこ
とによって行われていたが、上記構成にあっては、伝達
トランジスタ２７にマスクトランジスタ３７を直列接続
するだけで簡単に実現することが可能となる。したがっ
て、マツチ線を分割する連想メモリでは、わずかな構成
の増加だけで容易にマスク償能を導入することができる
ようになる。
なお、第４図に示した構成にあって、伝達トランジスタ
２７を電源側にマスクトランジスタ３７をアレイマツチ
線２５側に入れ替えて接続する構成が考えられるが、第
４図に示す構成の方が伝達スピードの面で有利となる。
以上説明したように、この発明の一実施例は構成されて
おり、次にこの実施例の作用を第４図に示した構成で第
５図を参照して説明する。
この実施例では、第５図（Ａ）に示すように、セルブロ
ック２のマスクトランジスタ３７を非導通（ＯＦＦ）状
態にさせて、セルブロック２をマスクするものとする。
セルブロック２がマスクされて、それぞれのブロックマ
ツチ線２１がハイレベル（Ｈ″）状態にプリチャージさ
れ、アレイマツチ線２５がロウレベル（“Ｌ”）状態に
プリチャージされた状態において、同一ワード線の連想
メモリセルのうち例えばセルブロック○の１つのメモリ
セルのみが検索不一致で、他のセルでは検索が一致した
とする（第５図（△））。このような場合は、ブロック
マツチ線２１が１つのセルのみでロウレベル状態になり
、アレイマツチ線２５が１つの伝達トランジスタ２７の
みでハイレベル状態になるため、ブロックマツチ線２１
及びアレイマツチ線２５の駆動速度に対しては最悪なケ
ースとなる。
上記した場合には、第５図（Ｂ）に示すように、セルブ
ロックＯの１つの連想メモリセルにおけるＸＯＲ部のＮ
チャネルのトランジスタ４１が導通ｈ　９となる。これ
により、セルブロックＯのブロックマツチ線２１は、そ
のプリチャージ電荷がトランジスタ４１を介してグラン
ドに排出されて、ロウレベル状態となる。
この時に、ブロックマツチ線２１には６個の連想メモリ
セルしか接続されていないため、従来構成のように同一
ワード線の１８個の連想メモリセルが接続される場合に
比べて、ブロックマツチ線２１がハイレベル状態からロ
ウレベル状態になる速度は、前述したブロックマツチ線
２１の負荷容量の減少率からほぼ３倍程度に高速化され
る。
ブロックマツチ線２１がハイレベル状態からロウレベル
状態になると、第５図（Ｃ）に示すように、セルブロッ
ク○の伝達トランジスタ２７が導通状態となる。これに
より、アレイマツチ線２５はロウレベル状態からハイレ
ベル状態となり、検索の不一致がアレイマツチ線２５か
ら出力される。
この時に、アレイマツチ線２５がロウレベル状態からハ
イレベル状態に変化するまでの時間を要する。しかしな
がら、アレイマツチ線２５の主な負荷容量は、各セルブ
ロックの伝達トランジスタ２７及びアレイマツチ線２５
のプリチャージトランジスタ３１だけであるため、アレ
イマツチ線２５のロウレベル状態からハイレベル状態に
変化する遅延時間は、さほど大きな値とはならない。す
なわち、ブロックマツチ線２１での高速駆動性を打ち消
すようなことにはならない。したがって、従来の単一マ
ツチ線構造に比べて、検索結果を高速に出力することが
可能となる。
なお、この発、明は上記実施例に限定されることはない
。上記実施例にあっては、セルアレイを３分割したが、
分割数はブロックマツチ線からアレイマツチ線への情報
伝達の遅延時間及び伝達トランジスタの占有面積等を考
慮して、検索データのビット数に応じて最適となるよう
に設定すればよい。
さらに、連想メモリセルを構成するトランジスタ及び他
のトランジスタの極性を逆にしても、また、ブロックマ
ツチ線２１及びアレイマツチ線２５をスタティック動作
させるようにしても同様の効果を得ることができる。
［発明の効果１ 以上説明したように、この発明によれば、連想メモリセ
ルアレイを複数のセルブロックにより構成し、それぞれ
のセルブロック毎に検索を行い、それぞれのセルブロッ
クの検索結果からセルアレイ全体としての検索結果を得
るようにしたので、検索結果が出力されるマツチ線の負
荷を低減することが可能となる。これにより、検索ビッ
ト数が漕加しても、セルアレイ全体としての検索結果を
高速に出力することができるようになる。
【図面の簡単な説明】
第１図はこの発明の一実施例に係る連想メモリの全体構
成を示す図、第２図乃至第４図は第１図の要部構成を示
す図、第５図は第４図に示す構成の動作説明図、第６図
及び第７図は従来の連想メモリセルの回路構成を示す図
、第８図は従来の連想メモリの全体構成を示す図である
。 １１・・・連想メモリセル １３・・・セルブロック ２１・・・ブロックマツチ線 ２３・・・伝逼回路 ２５・・・アレイマツチ線 ２７．２９．３３．３７・・・Ｐチャネルのトランジス
タ

Claims (2)

    【特許請求の範囲】
  1. （１）複数の連想メモリセルブロックを列方向に配列し
    てなる連想メモリセルアレイと、 前記連想メモリセルブロック内の同一ワード線に接続さ
    れた連想メモリセル群の検索結果が出力されるブロック
    マッチ線と、 同一のワード線に対応する前記それぞれのブロックマッ
    チ線に出力された検索結果が出力されるアレイマッチ線
    と、 前記ブロックマッチ線に出力される検索結果を前記アレ
    イマッチ線に伝達する伝達手段と を有することを特徴とする連想メモリ。
  2. （２）前記伝達手段は、制御端子が前記ブロックマッチ
    線に接続され、高位電圧源あるいは低位電圧源と前記ア
    レイマッチ線との間に接続されたトランジスタであるこ
    とを特徴とする請求項１記載の連想メモリ。
JP1127770A 1989-05-23 1989-05-23 連想メモリ Pending JPH02308499A (ja)

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JP1127770A JPH02308499A (ja) 1989-05-23 1989-05-23 連想メモリ
US07/526,937 US5034919A (en) 1989-05-23 1990-05-22 Content addressable memory
KR1019900007609A KR930004172B1 (ko) 1989-05-23 1990-05-23 연상메모리

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