JPH02308540A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、低抵抗埋込領域を有する半導体装置の製造
方法に関する。

（従来の技術） 従来の低抵抗埋込領域を有する半導体装置としては、例
えば第４図に示すようなものがある（永田穣編［超高速
バイポーラデバイス」培風館、ｐ８、昭６０．　１１．
、　１．５）。同図中、１はｐ形基板であり、ｐ形基板
１にはｎ４埋込層２が拡散により形成され、その上にｎ
形エピタキシャル層３が形成されている。ｎ形エピタキ
シャル層３には、ｐ形基板１に達するようにｐ＋アイソ
レーション領域４が形成され、そのｎ形エピタキシャル
層３により、ｐ形基板１から接合分離されたｎ形の島領
域が形成されている。ｎ形の島領域には、当該ｎ形の島
領域をコレクタ領域として、ｐ形ベース領域５、ｎ＋エ
ミッタ領域６及びｎ“コレクタコンタクト領域７が形成
され、これらの各頭載によりバイポーラトランジスタが
形成されている。

そして、ｎ“埋込層２により、このバイポーラトランジ
スタのコレクタ抵抗が低減されている。

（発明が解決しようとする課題） 従来は、コレクタ領域の下部にｎ＋埋込層２を形成する
ため、そのプロセスにエピタキシャル成長法を必須とし
ていた。このため、工程数が増えて基板コストが上り、
チップコストの上昇を招いていた。

そこで、この発明は、エピタキシャル成長法を用いずに
、半導体基板中に低抵抗領域を形成することができてチ
ップコストを低減することのできる半導体装置の製造方
法を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） この発明は上記課題を解決するために、半導体基板の主
面にエツチングにより適宜間隔をおいて平行した複数の
溝を掘る第１の工程と、エツチングにより前記溝内を空
洞状に拡大する第２の工程と、前記空洞状部分の内面部
に前記半導体基板よりも高不純物濃度の拡散層を形成す
る第３の工程と、前記空洞状部分に多結晶又は非晶質の
半導体を埋込む第４の工程とを有することを要旨とする
。

（作用） 半導体基板の主面にエツチングにより適宜間隔をおいて
平行した複数の溝が掘られ、さらにエツチングにより各
溝内が空洞状に拡大される。次いて、この空洞状部分の
内面部に低抵抗領域となる高不純物濃度の拡散層が形成
され、さらに空洞状部分には多結晶又は非晶質の半導体
が埋込まれる。

而して、エピタキシャル成長法を用いずに半導体基板中
に低抵抗領域の形成が可能となる。

（実施例） 以下、この発明の実施例を図面に基づいて説明する。

第１図及び第２図は一実施例を示す図である。

この実施例は、バイポーラトランジスタの製造方法に適
用されている。

まず、第１図を用いてこの実施例の製造方法で実現され
る半導体装置の構成から説明する。第１図（ａ）は平面
図、第１図（ｂ）は同図（ａ）のＡ−Ａ線断面図である
。

同図中、１０１は半導体基板としてのｎ形Ｓｉ基板であ
り、ｎ形Ｓｉ基板１０１には、５ｉ０２膜からなる絶縁
膜１０４で誘電体分離されたｎ形の島領域１０２が形成
され、この島領域１０２における絶縁膜１０４との合面
部に、Ｓｔ基板１０１よりも高不純物濃度の０４″低抵
抗領域１０３が形成されている。ｎ“低抵抗領域１０３
はＳｉ基板１０１の表面まで達している。ｎ形の島領域
１０２には、当該ｎ形の島領域１０２をコレクタ領域と
してｐ形ベース領域１０５、ｎ＋エミッタ領域１０６及
びｎ＋コレクタコンタクト領域１０７が形成され、これ
らの各領域によりバイポーラトランジスタが形成されて
いる。１０８は多結晶Ｓｔ又は非晶質Ｓｔによる埋込領
域、１０９は表面絶縁膜である。

そして、ｎ“低抵抗領域１０３により、バイポーラトラ
ンジスタのコレクタ抵抗が低減されている。

次に、第２図を用いて、上述の半導体装置の製造方法を
説明する。なお、以下の説明において、（ａ）〜（ｄ）
の各項目記号は、第２図の（ａ）〜（ｄ）のそれぞれに
対応する。

（ａ）　　例えば（１００１面のｎ形Ｓｔ基板１０１を
使用し、その主面における島予定領域をＳ　ｉ０２−３
　ｉ３　Ｎ４−５　ｉ０２の多層絶縁膜でマスクし、反
応性イオンエツチングにより、平行した複数の溝２０１
を掘る。

（ｂ）　　溝２０１の内面をヒドラジン又はエチレンジ
アミン等のアルカリ系異方性エツチング液を用いてエツ
チングする。ｆｌ　１０１面及び＋１００１面の露出し
た溝２０１の内面をアルカリ系異方性エツチング液でエ
ツチングすると、ｆｌ　１０１　面及び（１００）面は
（１１１１面に比べて著しくエッチレートが速いため、
（１１１１面が露出したところでエツチングが止り、溝
２０１内には断面が菱形の空洞２０２が形成される。

（Ｃ）　　例、えばＰＯＣ（１３等により空洞２０２の
内面に高濃度にｎ形不純物をデポジションし、酸化性雰
囲気でドライブインすることにより、ｎ“低抵抗領域１
０３及び誘電体分離用の５ｉ０２膜からなる絶縁膜１０
４を形成する。このようにして島領域１０２を形成する
。

（ｄ）　　空洞２０２に多結晶Ｓｔ又は非晶質Ｓｔを埋
込み（酸化膜や例えばＰＩＱ等の有機物でもよい）、表
面を平坦化して、埋込領域１０８を形成し、さらに表面
を酸化して５ｆ０２からなる表面絶縁膜１０９を形成す
る。

この後、島領域１０２内に通常のバイポーラトランジス
タの形成プロセスに従い、ｐ形ベース領域１０５、ｎ１
エミツタ領域１０６及びｎ＋コレクタコンタクト領域を
形成し、さらに配線並びに表面保護プロセス等を行う。

上述したように、この実施例の半導体装置の製造方法に
よれば、エピタキシャル成長法を用いずに、誘電体分離
された島領域１０２の底部にコレクタ抵抗低減用のｎ＋
低抵抗領域１０３が形成される。

なお、上述の実施例では、島領域１０２を絶縁膜］０４
により誘電体分離したが、絶縁膜１０４の形成を省略し
て埋込領域１０８にｐ形のドープド多結晶８１等を使用
し、この埋込領域１０８を低電位とすることによりｐｎ
接合分離とすることもできる。

またここでは、第２図（ａ）に示すように＋１００１面
に溝を掘る例で説明したが、＋１００１面の代りにｆｌ
ｉ０１面基板を用いてもよいことは云うまでもない。

次いで、第３図には、この発明の他の実施例を示す。こ
の実施例は、ＭＯＳＦＥＴの製造方法に適用されている
。

この実施例は、島領域１０２の下部にｐ４低抵抗領域１
１０を形成し、埋込領域１１１はｐ４形のドープド多結
晶Ｓｉ又は非晶質Ｓｔが用いられている。そして島領域
１０２内にｐ＋ソース領域１１２、ｐ＋　ドレイン領域
１１３及びゲートｓ極１１４等によりＭＯＳＦＥＴが形
成されている。

この実施例では、ｐ＋低抵抗領域１１０及びｐ＋埋込領
域１１１により、他のＭＯＳＦＥＴ等との少数キャリヤ
によるインタラクションが除去されて耐圧等の特性向上
が実現される。そして、この実施例においても、上述の
ような機能を有するｐ“低抵抗領域１１０をエピタキシ
ャル成長法を用いずに形成することができる。

なお、上述の各実施例では、空洞２０２の形成に際し異
方性エツチングを用いたが、これに代えて等方性エツチ
ングを使用し、断面が円形状の空洞を形成するようにし
てもよい。

［発明の効果］ 以上説明したように、この発明によれば、半導体基板の
主面にエツチングにより適宜間隔をおいて平行した複数
の溝を掘り、さらにエツチングにより各溝内を空洞状に
拡大し、次いでこの空洞状部分の内面部に半導体基板よ
りも高不純物濃度の拡散層を形成し、空洞状部分には多
結晶又は非晶質の半導体を埋込むようにしたため、エピ
タキシャル成長法を用いずに半導体基板中に例えばコレ
クタ抵抗低減用等の低抵抗領域を形成することができて
基板コストが下り、従ってチップコストを低減すること
ができるという利点がある。

【図面の簡単な説明】

第１図はこの発明に係る半導体装置の製造方法の一実施
例によって製造された半導体装置を示す図、第２図はこ
の発明の一実施例に係る半導体装置の製造方法を示す工
程図、第３図はこの発明の他の実施例によって製造され
た半導体装置を示す縦断面図、第４図は従来の半導体装
置を示す縦断面図である。 １０１　：　ｎ形Ｓｉ基板（半導体基板）、１０２：島
領域、 １０３．１１０；低抵抗領域（半導体基板よりも高不純
物濃度の拡散層）、 １０８．１１１・多結晶又は非晶質の半導体の埋込領域
。 代理人　　弁理士　　三　好　　秀　和Ｐ 第１図（ａ） 第１ｆ！！（ｂ） 第２図（ａ） 第２図（ｂ） 第２図（Ｃ） 第２図（ｄ） 第３図

Claims (1)

【特許請求の範囲】
1. 半導体基板の主面にエッチングにより適宜間隔をおいて
   平行した複数の溝を掘る第１の工程と、エッチングによ
   り前記溝内を空洞状に拡大する第２の工程と、前記空洞
   状部分の内面部に前記半導体基板よりも高不純物濃度の
   拡散層を形成する第３の工程と、前記空洞状部分に多結
   晶又は非晶質の半導体を埋込む第４の工程とを有するこ
   とを特徴とする半導体装置の製造方法。