JPH02308572A - 半導体記憶装置のプログラム方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体記憶装置のプログラム方法に関するも
のである。

（従来の技術） 従来の半導体記憶装置のプログラム方法について、図面
を参照して説明する。第５図は浮遊ゲート型のＭＯＳＦ
ＥＴをメモリセルに用いたＥＥＦＲＯＭの平面図である
。

ｐ型半導体基板１０上に、ｎ型不純物層から成る複数の
ドレイン１がそれぞれ配列され、その相互間にはフィー
ルド反転防止層としてのｐ型不純物層１４が設けられて
いる。そしてその上方にはセレクトゲート５が設けられ
ている。またドレイン１とソース２との間には、フロー
ティングゲート３（ドツトが打たれている部分）及びそ
の上方にコントロールゲート４（ハツチングが施されて
いる部分）が設けられており、このＡ−Ａ断面を第６図
に示す。ドレイン１とソース２との間にｎ型不純物層６
が形成され、この不純物層６の上方に層間絶縁１１７を
介してコントロールゲート４が設けられている。さらに
この層間絶縁膜７の内部にフローティングゲート３が埋
設されている。層間絶縁膜７にはトンネル窓３ａが設け
られているが、これはフローティングゲート３と不純物
層６との間に薄い絶縁膜を設けることによって、フロー
ティングゲート３への電子注入と電子引き抜きを、電子
のトンネル効果を利用して行うようにするためのもので
ある。そしてこの不純物層６とドレイン１との間の領域
の上方に、セレクトゲート５が設けられている。

このような構成を有した半導体記憶装置において、従来
は以下のようにしてプログラムを行っていた。

このフローティングゲート３への電子の注入（以下、電
子注入モードという）は、コントロールゲート４とセレ
クトゲート５とにプログラム電圧を印加し、ソース２及
びドレイン１はＯｖに保つことによって行っていた。次
に注入されている電子の引き抜き（以下、電子引き抜き
モードという）は、先ずコントロールゲート４をＯｖに
保ち、セレクトゲート５にプログラム電圧を印加した状
態にする。そして、電子を引き抜かないメモリセルのド
レイン１は０■に保ち、電子を引き抜くメモリセルのド
レイン１にはプログラム電圧を印加していた。

（発明が解決しようとする３題） しかしこのような従来のプログラム方法では、電子引き
抜きモードにおいて、電子を引き抜かないドレイン１は
Ｏｖに保たれるため、隣り合うドレイン間でのパンチス
ルーや、フィールド反転によるリーク電流の発生を防ぐ
必要上身ドのような構造にしていた。

ここで、第５図のＢ−Ｂ線に沿う断面図を第７図に示す
。それぞれのドレイン１を分離する素子分離領域１１の
下方に、フィールド反転防ｔＬ層としてのｐ型不純物層
１３が形成され、さらにこのうちのドレイン１と隣接し
ていない中央の領域にＰ＋型不純物層１４が形成されて
いる。ここで、不純物層１３の不純物濃度はプログラム
電圧以上の接合耐圧を確保するために低濃度であり、不
純物層１４は、上述のようにセレクトゲート５にプログ
ラム電圧が印加されてもバンチスルーおよびフィールド
反転によるリーク電流が発生しないように高濃度となっ
ている。

この場合に、それぞれの不純物層を形成する際にマスク
合わせにずれが生じたり、注入された不純物が横方向に
拡散しても、ドレイン１と＾ａ皮の不純物層１４との間
に低濃度の不純物層１３か確実に存在するようにするた
め、１．４μｍ以上の幅Ｗ１が必要であった。さらに高
濃度の不純物層　１４の幅Ｗ２として、不純物イオンを
注入する際のレジスト展開孔の限界値である１、２μｍ
を必要とするため、不純物層１うの長さ、即ちドレイン
相互間の距離Ｗ３は４．０μｍよりも短縮することがで
きず、チップ面積を縮小することができないという問題
があった。

本発明は上記事情に鑑み、ドレイン間の不純物層の幅を
短縮してもリーク電流を有効に防止することができ、チ
ップ面積の縮小化を達成し得る゛ｒ導体記憶装置のプロ
グラム方法を提供することを目的とする。

〔発明の構成〕

（課題を解決するための手段） 本発明の半導体記憶装置のプログラム方法は、一導電型
の半導体基板の表面に形成された逆導電型の第１の不純
物層と、半導体基板の表面に第１の不純物層と所定間隔
を離して形成された逆４電型の第２の不純物層と、半導
体基板の表面に第１の不純物層と前記第２の不純物層と
の間にそれぞれ所定間隔を離して形成された逆導電型の
第３の不純物層と、第１の不純物層と第３の不純物層と
の間の半導体基板上に絶縁膜を介して形成されたセレク
トゲートと、第３の不純物層の上方に絶縁膜を介して形
成されたコントロールゲートと、絶縁膜の内部に第３の
不純物層とコントロールゲートとの間に位置するように
埋設されたフローティングゲートとを有したメモリセル
を二つ以上備えた半導体記憶装置における、フローティ
ングゲートに注入されている電子をメモリセル毎に選択
して引き抜くプログラム方法において、第１の不純物層
のうち、電子を引き抜くべきメモリセルの第１の不純物
層とコントロールゲートとの間にはプログラム電圧を印
加し、電子を引き抜かないメモリセルの第１の不純物層
とコントロールゲートとの間にはプログラム電圧と極性
が同一で絶対値が小さい電圧を印加することを特徴とし
ている。

（作　用） 電子を引き抜かないメモリセルの第１不純物層にプログ
ラム電圧と同一極性で絶対値の小さい電圧を印加するこ
とによって、基板にバックゲートバイアスが印加された
状態となってパンチスルー耐圧およびフィールド反転電
圧が高くなり、高ｔｆＡ度Ｐ型不純物層を必要とするこ
となく、電子を引き抜（べきメモリセルの第１の不純物
層から他の電子を引き抜かないメモリセルの第１の不純
物層へのリーク電流の発生を防止することができる。

（実施例） 以下、本発明の一実施例による半導体記憶装置のプログ
ラム方法について、図面を参照して説明する。

本実施例のプログラム方法は従来の場合と比較し、電子
引き抜きモードにおける電圧の印加の仕方が異なる。従
来の場合は上述したように第７図において、コントロー
ルゲート４はＯｖ、セレクトゲート５はプログラム電圧
を印加し、電子を引き抜くメモリセルのドレイン１には
プログラム電圧を印加し、電子を引き抜かないメモリセ
ルのドレイン１はＯｖに保っていた。これに灯し本実施
例では、コントロールゲート４、セレクトゲート５及び
電子を引き抜くドレイン１への電圧の印加は従来どおり
であるが、電子を引き抜かないドレイン１に対し、プロ
グラム電圧よりも低く極性が等しい、例えば約１．５■
の電圧を印加する。

この場合のより具体的な電圧の印加の仕方について、メ
モリセルの構成を示した第１図を用いて説明する。ここ
では、１ビット分のデータの記憶は１個のメモリセルで
行われ、さらに８ビット文の８個のメモリセルで１バイ
トが構成されている。

例えば１ビツト目のメモリセル１０１から８ビツト目の
メモリセル１０８で１つのバイトが構成され、このよう
なバイトが横方向にバイト１１、バイト１２、バイト１
３、・・・とあり、縦方向にバイト１１、バイト２１、
バイト２１、・・・、バイト１２８１とある。そして、
例えばメモリセル１０１のコントロールゲート４は、同
じバイト１１内の他のメモリセルＩＯＬ　１０２、・・
・、１０８と接続されており、ディプレッションやトラ
ンジスタＤＤＩにより開閉し、ドレイン１はエンハンス
メント型トランジスタＥＥより電源を供給され、ソース
２はラインＸＸｏに接続されている。

トランジスタＤＤＩは、セレクトゲートと接続されてい
るＸセレクタのラインＸＯによってゲートを開閉され、
プログラムラインＰ、Ｌ、に接続されＹセレクタのライ
ンＹＯによりゲートを開閉されるトランジスタＤ１によ
って電源を供給される。さらにトランジスタＥＥＩは、
ＸセレクタのラインＸＯによってゲートを開閉され、セ
ンスライン　Ｓｌに接続されＹセレクタのラインＹｏに
よりゲートを開閉されるトランジスタＥ１によって電流
を供給される。

このような構成におけるメモリセルにχ・Ｉするプログ
ラムは、以下のようにして行う。先ず、選択されたバイ
トの全てのメモリセルの５遊ゲートに電子を注入し、そ
のうちの選択されたメモリセルのみの電子を引き抜く。

電子注入モードでは、例えばバイト１１が選択されたと
すると、センスラインＳ１〜Ｓ８を全てＯＶとし、プロ
グラムラインＰ、　　Ｌ、　はプログラム電圧（例えば
２０Ｖ）に、ＹセレクタではラインＹＯのみプログラム
電圧で他のラインはＯＶ。

ＸセレクタではラインＸＯのみプログラム電圧で他のラ
インはＯｖにする。

これにより、プログラムラインとラインＹＯによってト
ランジスタＤ１が導通し、このトランジスタＤ１とライ
ンＸＯによってトランジスタＤＤ１が導通する。この結
果、メモリセル１０１〜１０８の全てのコントロールゲ
ート４にプログラム電圧が印加される。センスラインＳ
１〜Ｓ８がＯＶであるためトランジスタＥ１〜Ｅ８およ
びＥＥＬ〜ＥＥ８を通してメモリトランジスタのドレイ
ン１は、ＯＶに保たれる。そしてソース２は、ラインＸ
ＸＯを接地することによってＯＶとする。

これにより、メモリセル１０１〜１０８の全てのフロー
ティングゲート３に電子が注入される。

このメモリセル１０１〜１０８のうち、１ビツト目のメ
モリセル１０１の電子のみ引き抜く場合には、次のよう
にして行う。センスラインＳ１にのみプログラム電圧を
印加する。他のセンスライン８２〜Ｓ８は、従来は全て
ＯＶに保っていたか、本実施例では全てに１．５ｖを印
加する。そしてプログラムラインＰ、　　Ｌ、はＯｖに
、ＹセレクタではラインＹＯにのみプログラム電圧を印
加して他のラインはＯｖに、ＸセレクタではラインＸＯ
にのみプログラム電圧を印加して他のラインはＯｖに保
つ。ソースラインＸＸＯは、ｌｆ遊状態又は５Ｖ程度の
電圧を印加した状態にする。

このように電圧を印加することにより、プログラムライ
ンＰ、　　Ｌ、がＯｖゆえトランジスタＤ１及びトラン
ジスタＤＤＩは導通せず、コントロールゲート４はＯＶ
に保たれる。そしてセンスラインＳ１、ラインＹＯ及び
ラインＸＯにプログラム電圧が印加されることによって
、トランジスタＥ１及びトランジスタＥＥＩが導通し、
電子を引き抜くメモリセル１０１のメモリトランジスタ
のドレイン１にプログラム電圧が印加される。さらにセ
ンスライン８２〜Ｓ８に１．５■の電圧が印加され、ラ
インＹＯにプログラム電圧が印加されてトランジスタＥ
２〜Ｅ８が導通し、ラインＸＯにプログラム電圧が印加
されたことによってトランジスタＥＥ２〜ＥＥ８が導通
する結果、電子を引き抜かないメモリセル１０２〜１０
８のドレイン１には、１．５Ｖの電圧が印加される。

これにより、メモリセル１０１のフローティングゲート
３の電子のみ引き抜かれ、他のメモリセル１０２〜１０
８のフローティングゲート３の電子は、引き抜かれずに
注入された状態を保つ。このように従来と異なり、電子
を引き抜かないメモリセルのドレイン１に１，５ｖの電
圧を印加する。

この結果ドレイン１ａからドレイン１ｂへのリーク電流
の発生が防止される。このため第２図及び第２図のＡ−
Ａ線に沿う断面図である第３図から明らかなように高濃
度の不純物層を必要とせず、低濃度の不純物層１３のみ
で足りる。これらの図面においては、従来の場合を示し
た第５図及び第７図と同じ構成要素には、同一の符号を
付して説明を省略する。このような本実施例のプログラ
ム方法により、ドレイン１相互間の距離Ｗ゛うを約２μ
ｍに縮小することができる。

上述した実施例は一例であって、本発明を限定するもの
ではない。セレクトゲート５は、第４図のように縦方向
にバイトが配列されている場合に、それぞれのラインＸ
Ｏ，Ｘｉ、・・・、Ｘ１２７を選択するために必要であ
るが、配列が一つの場合には不要である。

メモリセルの構成や、それぞれのフローティングゲート
、セレクトゲート、ドレイン及びソースへの電圧の印加
の仕方は第１図と異なるものであってもよ（、電子を引
き抜かないメモリセルのドレインにも、セレクトゲート
に印加される電圧と極性が同じでより低い電圧を印加し
得るものであればよい。例えば第４図に示されたメモリ
セルの回路構成では、ドレインへの電圧の印加を次のよ
うにして行う。

これはセンスライン８１〜Ｓ８に、それぞれしきい値が
ＯｖであるトランジスタＱ１〜Ｑ８が直列に配列されて
いる。他の要素は第１図に示されたものと同様である。

この場合に電子注入モードでは、センスラインＳ１〜Ｓ
８は全てＯｖとし、トランジスタＱ１〜Ｑ８のゲートに
は全てＯＶあるいは正の電圧を印加する。これによりト
ランジスタＱ１〜Ｑ８はいずれも導通せず、センスライ
ンＳ１〜Ｓ８は全てＯｖに保たれる。他のＹセレクタ、
Ｘセレクタにおける電圧の印加は、第１図の場合と同様
である。

電子引き抜きモードでは、いまバイト１１のうちメモリ
セル１０１の電子のみ引き抜き、他のメモリセル１０２
〜１０８の電子は引き抜かないとすると、センスライン
８１〜Ｓ８には全てプログラム電圧を印加し、トランジ
スタＱ１のみプログラム電圧を、他のトランジスタＱ２
〜Ｑ８にはＯＶを印加する。これにより、トランジスタ
Ｑ１のみ導通せずセンスラインＳ１はＯＶとなり、トラ
ンジスタＱ２〜Ｑ８は導通して他のセンスラインＳ２〜
Ｓ８は約１，５ｖの電圧が印加された状態となる。この
結果第１図の場合と同様に、メモリセル１０１のドレイ
ン１のみＯｖに保たれ、メモリセル１０２〜１０８のド
レイン１にのみ１．５ｖが印加される。このようにして
電圧を印加することによっても、同様の効果がｉすられ
る。

〔発明の効果〕

以上説明したように本実施例の半導体記ｔ８．装置のプ
ログラム方法は、フローティングゲートに注入された電
子を引き抜かないメモリセルに対しても、第１の不純物
層であるドレインとコントロールゲートとの間に、プロ
グラム電圧と極性が同一で絶対値力（小さい電圧を印加
することにより、バンチスルー耐圧およびフィールド反
転電圧を高め、他のドレインとの間にリーク電流が発生
するのを防止することができるため、ドレイン相互間に
、ドレインと異なる導電型で高濃度の不純物層を形成す
る必要がなく、ドレイン相互間の距離を短縮し、チップ
面積の縮小化を達成することが可能である。

これにより、従来はドレイン相互間の距離として最低的
４μｍは必要であったが、本発明では距離を約２μｍに
縮小することができる。この結果各メモリセルのドレイ
ン相互間の間隔は従来よりも約半分に縮小され、チップ
面積が大幅に縮小化される。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体記憶装置におけ
るメモリセルの構成を示した回路図、第２図は同装置の
プログラム方法が適用される装置の平面図、第３図は第
２図におけるＢ−Ｂ線に沿う断面図、第４図はその他の
メモリセルの構成を示した回路図、第５図は従来の半導
体記憶装置のプログラム方法が適用される装置の平面図
、第６図は第５図におけるＡ−Ａ線に沿う断面図、第７
図は第５図におけるＢ−Ｂ線に沿う断面図である。 １・・・ドレイン、２・・・ソース、３・・・コントロ
ールゲート、４・・・フローティングゲート、５・・・
セレクトゲート、６・・・不純物層、７・・・層間絶縁
膜、１０・・・半導体基板、１１・・・素子分離領域、
１２・・・ゲート酸化膜、１３・・・低濃度ｐ型不純物
層、１４・・・高濃度ｐ型不純物層。 出願人代理人　　佐　　藤　　−雄 第２図 ｊυ 第３図

Claims (1)

【特許請求の範囲】
1. １、一導電型の半導体基板の表面に形成された逆導電型
   の第１の不純物層と、前記半導体基板の表面に前記第１
   の不純物層と所定間隔を離して形成された逆導電型の第
   ２の不純物層と、前記半導体基板の表面に前記第１の不
   純物層と前記第２の不純物層との間にそれぞれ所定間隔
   を離して形成された逆導電型の第３の不純物層と、前記
   第１の不純物層と前記第３の不純物層との間の前記半導
   体基板表面上に絶縁膜を介して形成されたセレクトゲー
   トと、前記第３の不純物層の上方に、絶縁膜を介して形
   成されたコントロールゲートと、前記絶縁膜の内部に、
   前記第３の不純物層と前記コントロールゲートとの間に
   位置するように埋設されたフローティングゲートとを有
   したメモリセルを二つ以上備えた半導体記憶装置におけ
   る、前記フローティングゲートに注入されている電子を
   メモリセル毎に選択して引き抜くプログラム方法におい
   て、前記第１の不純物層のうち、電子を引き抜くべきメ
   モリセルの第１の不純物層と前記コントロールゲートと
   の間にはプログラム電圧を印加し、電子を引き抜かない
   メモリセルの第１の不純物層と前記コントロールゲート
   との間には前記プログラム電圧と極性が同一で絶対値が
   小さい電圧を印加することを特徴とする半導体記憶装置
   のプログラム方法。