JPH023149A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH023149A JPH023149A JP63144328A JP14432888A JPH023149A JP H023149 A JPH023149 A JP H023149A JP 63144328 A JP63144328 A JP 63144328A JP 14432888 A JP14432888 A JP 14432888A JP H023149 A JPH023149 A JP H023149A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＭＩＳ型トランジスタにより構成された半導
体記憶装置のメモリセルに関するものである。
体記憶装置のメモリセルに関するものである。
第４図は従来のＭＩＳ型トランジスタにより構成された
半導体記憶装置の１つのメモリセルを示す断面図である
ａ同図に示すように、ｐ半導体基板１．ヒの上部内面に
ｎ拡散領域２．３を形成し、このｎ拡散領域２．３間の
半導体基板１上にゲート誘電体膜５を介して多結晶シリ
コン等のゲート電極４を形成している。また、ｎ拡散領
域３の端部上から、半導体基板１表面内に突出形成した
層間絶縁Ｆ１６上にかりて、多結晶シリコン等からなる
ヒルプレート７がゲート誘電体Ｍ８を介して形成されて
いる。また、ｎ拡散領域２には図示しないビット線ＢＬ
が、ゲート電極４には図示しないワードＩＷＬが電気的
に接続される。また、ｐ半導体基板１は電位■。０に設
定されている。
半導体記憶装置の１つのメモリセルを示す断面図である
ａ同図に示すように、ｐ半導体基板１．ヒの上部内面に
ｎ拡散領域２．３を形成し、このｎ拡散領域２．３間の
半導体基板１上にゲート誘電体膜５を介して多結晶シリ
コン等のゲート電極４を形成している。また、ｎ拡散領
域３の端部上から、半導体基板１表面内に突出形成した
層間絶縁Ｆ１６上にかりて、多結晶シリコン等からなる
ヒルプレート７がゲート誘電体Ｍ８を介して形成されて
いる。また、ｎ拡散領域２には図示しないビット線ＢＬ
が、ゲート電極４には図示しないワードＩＷＬが電気的
に接続される。また、ｐ半導体基板１は電位■。０に設
定されている。
第５図は第４図の等価回路図である。同図に示すように
ゲート電極４．ｎ拡散領域２．３により選択トランジス
タＱ１を形成し、セルプレート７゜ゲート誘電体膜８及
び、半導体基板１上のｎ拡散領域３．ｆｆｉ間絶縁１１
６間の領域９によりセルキャパシタＣ１を形成している
。
ゲート電極４．ｎ拡散領域２．３により選択トランジス
タＱ１を形成し、セルプレート７゜ゲート誘電体膜８及
び、半導体基板１上のｎ拡散領域３．ｆｆｉ間絶縁１１
６間の領域９によりセルキャパシタＣ１を形成している
。
このような構成において、書込みはロウデコーダ等によ
り選択されたワード線ＷＬに“Ｈ″レベル与えることで
、選択トランジスタＱ１をオンさせ、図示しない入出力
線を介してビット線Ｂ Ｌに与えられる書込みデータに
基づく電圧をセルキャパシタＣ１に印加し、電荷をセル
キャパシタＣ１に蓄積することで行われる。
り選択されたワード線ＷＬに“Ｈ″レベル与えることで
、選択トランジスタＱ１をオンさせ、図示しない入出力
線を介してビット線Ｂ Ｌに与えられる書込みデータに
基づく電圧をセルキャパシタＣ１に印加し、電荷をセル
キャパシタＣ１に蓄積することで行われる。
一方、読出しは、選択されたワード線ＷＬが“Ｈ”にな
り、トランジスタＱ１がオンし、セルキャパシタＣ１に
蓄積された電荷をビット線Ｆ３Ｌに引出し、図示しない
電圧センス型しンスアンブにて検知することで行われる
。
り、トランジスタＱ１がオンし、セルキャパシタＣ１に
蓄積された電荷をビット線Ｆ３Ｌに引出し、図示しない
電圧センス型しンスアンブにて検知することで行われる
。
なお、蓄積される電荷ＩＱはＱ＝ＣＶｏで決定する。Ｃ
はキャパシタＣ１の容器値、ｖｏは書込み時にセルキャ
パシタＣ１にかけられた電位である。
はキャパシタＣ１の容器値、ｖｏは書込み時にセルキャ
パシタＣ１にかけられた電位である。
従来のＭＩＳ型トランジスタにより構成された半導体記
憶装置は以上のように構成されており、データ読出しは
、セルキャパシタに蓄積された電荷をビット線上に取込
み、このビット線上に現れた微小な電位変化を電圧セン
ス型はンスアンプによって比較判定することで行ってい
た。
憶装置は以上のように構成されており、データ読出しは
、セルキャパシタに蓄積された電荷をビット線上に取込
み、このビット線上に現れた微小な電位変化を電圧セン
ス型はンスアンプによって比較判定することで行ってい
た。
しかしながら、メモリの集積化が進むにつれセルキャパ
シタの容量が小さくなり、電荷の蓄積量が減少するため
高感度なセンスアンプを必要とし、回路が複雑化すると
いう問題点があった。また、より微小な電位変化を検知
するため、ノイズマージンが悪くなる。さらに回路の複
雑化に伴い読出し時間が遅くなるという問題点があった
。
シタの容量が小さくなり、電荷の蓄積量が減少するため
高感度なセンスアンプを必要とし、回路が複雑化すると
いう問題点があった。また、より微小な電位変化を検知
するため、ノイズマージンが悪くなる。さらに回路の複
雑化に伴い読出し時間が遅くなるという問題点があった
。
この発明は上記のような問題点を解決するためになされ
たもので、装置の集積化によっても高感度なセンスアン
プを必要とＶず、ノイズマージンが悪化しない半導体記
憶装置を得ることを目的とする。
たもので、装置の集積化によっても高感度なセンスアン
プを必要とＶず、ノイズマージンが悪化しない半導体記
憶装置を得ることを目的とする。
（課題を解決するだめの手段〕
この発明にかかる半導体記憶装置は、外部から書込みデ
ータを取込むデータ入力線と、外部へ読出しデータを出
力するデータ出力線と、書込み時に選択的に活性化する
書込みワード線と、書込み時に選択的に前記データ入力
線と接続される書込みビット線と、読出し時に選択的に
活性化する読出しワード線と、読出し時に選択的に電流
センス型のセンスアンプを介して前記データ出力線に接
続する読出しビット線と、ゲートを前記書込みワード線
、ドレインを前記書込みビット線に接続した第１のＭＩ
Ｓ型トランジスタと、ゲートを前記読出しワード線、ド
レインを電源、ソースを前記読出しビット線に接続した
第２のＭＩＳ型トランジスタと、前記第１のＭＩＳ型ト
ランジスタのソースと、前記第２のＭＩＳ型トランジス
タのバックゲート間に介挿されたセルキャパシタとを備
え、前記第２のＭＩＳ型トランジスタのバックゲート電
位を、前記セルキャパシタに保持された電位によって規
定し、前記第２のＭＩＳ型トランジスタの閾値機Ｊ工を
前記バックゲート電位の値に応じて変化させることで情
報の記憶を行っている。
ータを取込むデータ入力線と、外部へ読出しデータを出
力するデータ出力線と、書込み時に選択的に活性化する
書込みワード線と、書込み時に選択的に前記データ入力
線と接続される書込みビット線と、読出し時に選択的に
活性化する読出しワード線と、読出し時に選択的に電流
センス型のセンスアンプを介して前記データ出力線に接
続する読出しビット線と、ゲートを前記書込みワード線
、ドレインを前記書込みビット線に接続した第１のＭＩ
Ｓ型トランジスタと、ゲートを前記読出しワード線、ド
レインを電源、ソースを前記読出しビット線に接続した
第２のＭＩＳ型トランジスタと、前記第１のＭＩＳ型ト
ランジスタのソースと、前記第２のＭＩＳ型トランジス
タのバックゲート間に介挿されたセルキャパシタとを備
え、前記第２のＭＩＳ型トランジスタのバックゲート電
位を、前記セルキャパシタに保持された電位によって規
定し、前記第２のＭＩＳ型トランジスタの閾値機Ｊ工を
前記バックゲート電位の値に応じて変化させることで情
報の記憶を行っている。
この発明においては、第２のＭＩＳ型トランジスタの閾
値電圧を変化させるバックゲート電位は、セルキャパシ
タに保持された電位によって規定されるため、セルキャ
パシタの容最値の大小の影響を受けない。
値電圧を変化させるバックゲート電位は、セルキャパシ
タに保持された電位によって規定されるため、セルキャ
パシタの容最値の大小の影響を受けない。
第１図はこの発明の一実施例であるＭＩＳ半導体記憶装
置の１つのメモリセルを示す断面図である。同図に示す
ように、ｐ半導体基板１ヒ部内面にｎ拡散領域２．３を
形成している。これらのｎ拡散領域２．３上を含む半導
体基板１に全面をゲート誘電体ｆｆ！Ｊ５で覆っている
。このゲート誘電体膜５を介して、ｎ拡散領域２．３間
にゲート電橋４を形成している。
置の１つのメモリセルを示す断面図である。同図に示す
ように、ｐ半導体基板１ヒ部内面にｎ拡散領域２．３を
形成している。これらのｎ拡散領域２．３上を含む半導
体基板１に全面をゲート誘電体ｆｆ！Ｊ５で覆っている
。このゲート誘電体膜５を介して、ｎ拡散領域２．３間
にゲート電橋４を形成している。
さらに、ゲート誘電体膜５を介してｎ拡散領域３上にｐ
シリコン（ア°七ルファスシリコン）層１０を堆積して
いる。このｐシリコン層１０表面内部にｎ拡散領域１１
．１２を形成し、このｎ［敗領域１１．１２間のｐシリ
コン層１０上にゲート誘電体膜１３を介してポリシリコ
ンからなるゲート電極１４を形成している。
シリコン（ア°七ルファスシリコン）層１０を堆積して
いる。このｐシリコン層１０表面内部にｎ拡散領域１１
．１２を形成し、このｎ［敗領域１１．１２間のｐシリ
コン層１０上にゲート誘電体膜１３を介してポリシリコ
ンからなるゲート電極１４を形成している。
また、図示しないがゲート電極４には書込みワード線Ｗ
Ｌ、ｎ拡散領域２には書込みビット線ＷＢＬが接続され
、ゲート電極１４には読出しワード線ＲＷＬ、ｎ拡散領
ｆ４１２に読出しビット線ＲＢ Ｌが接続され、ｎ拡散
領域１１には電源■。０が接続される。なお、害込みワ
ード線ＷＷＬは書込時にロウデコーダ等により選択的に
活性化され、書込みビット線ＷＢＬは書込み時に選択的
に図示しない入出力線に接続される。読出しワード線Ｒ
ＷＬは読出し時に選択的に活性化され、読出しピッド線
ＲＢ Ｌ ＩｃＬ読出し時に選択的に、図示しない電流
センス型センスアンプを介して上記した入出力線に接続
される。なお入出力線は書込みデータ。
Ｌ、ｎ拡散領域２には書込みビット線ＷＢＬが接続され
、ゲート電極１４には読出しワード線ＲＷＬ、ｎ拡散領
ｆ４１２に読出しビット線ＲＢ Ｌが接続され、ｎ拡散
領域１１には電源■。０が接続される。なお、害込みワ
ード線ＷＷＬは書込時にロウデコーダ等により選択的に
活性化され、書込みビット線ＷＢＬは書込み時に選択的
に図示しない入出力線に接続される。読出しワード線Ｒ
ＷＬは読出し時に選択的に活性化され、読出しピッド線
ＲＢ Ｌ ＩｃＬ読出し時に選択的に、図示しない電流
センス型センスアンプを介して上記した入出力線に接続
される。なお入出力線は書込みデータ。
読出しデータの外部とメモリセル間の授受を行っている
。
。
第２図は第１図の等価回路図である。同図に示すように
、ゲート電極４．ｎ拡散領ＩＪｉ、２．３により選択ト
ランジスタＱ１を形成し、ｐシリコン層１０、ｎ拡散領
域３．ｐシリコン層１０下のグー１〜誘電体膜５により
セルキャパシタＣ２を形成している。さらに、ゲート電
極１４とｎ拡散領域１１．１２によりメモリトランジス
タＱ２を形成している。
、ゲート電極４．ｎ拡散領ＩＪｉ、２．３により選択ト
ランジスタＱ１を形成し、ｐシリコン層１０、ｎ拡散領
域３．ｐシリコン層１０下のグー１〜誘電体膜５により
セルキャパシタＣ２を形成している。さらに、ゲート電
極１４とｎ拡散領域１１．１２によりメモリトランジス
タＱ２を形成している。
このような構成において、書込みは、図示しないロウデ
コーダ等により選択的に書込みワード線ＷＷｉを″ＨＩ
Ｉとし、トランジスタＱ１をオンさせ、図示しない入出
力線を介して書込みビット線ＷＢＬに与えられる書込み
データに基づく電圧をセルキャパシタＣ２に印加し、こ
の電圧をセルキャパシタＣ２に保持させることで行われ
る。
コーダ等により選択的に書込みワード線ＷＷｉを″ＨＩ
Ｉとし、トランジスタＱ１をオンさせ、図示しない入出
力線を介して書込みビット線ＷＢＬに与えられる書込み
データに基づく電圧をセルキャパシタＣ２に印加し、こ
の電圧をセルキャパシタＣ２に保持させることで行われ
る。
この時、セルキャパシタＣ２に保持されるメモリトラン
ジスタＱ２のバックゲート電位ｖＢ６が変化し、このバ
ックゲート電位■Ｂ６の変化に伴いメモリトランジスタ
Ｑ２の閾値電圧は変化する。このメモリトランジスタＱ
２の閾値電圧”ｔｈ変化により情報の記憶を行う。
ジスタＱ２のバックゲート電位ｖＢ６が変化し、このバ
ックゲート電位■Ｂ６の変化に伴いメモリトランジスタ
Ｑ２の閾値電圧は変化する。このメモリトランジスタＱ
２の閾値電圧”ｔｈ変化により情報の記憶を行う。
一方、読出しは、選択的に読出しワード線ＲＷＥをＨ′
′とし、バックゲート電位■ＢＧの変化によるメモリト
ランジスタＱ２の閾値電圧変化による読出しビット線Ｒ
ＢＬを流れる電流変化を電流センス型しンスアンブで検
知することで行える。
′とし、バックゲート電位■ＢＧの変化によるメモリト
ランジスタＱ２の閾値電圧変化による読出しビット線Ｒ
ＢＬを流れる電流変化を電流センス型しンスアンブで検
知することで行える。
このバックゲート電位■ＢＧを規定するセルキャパシタ
Ｃ２の電位は、けルキャパシタＣ２の容量値によらず、
はぼ書込みデータの電位となる。
Ｃ２の電位は、けルキャパシタＣ２の容量値によらず、
はぼ書込みデータの電位となる。
第３図は、バックゲート電位ＶＢＧとメモリトランジス
タＱ２のドレイン電流ｒ、変化を示したグラフである。
タＱ２のドレイン電流ｒ、変化を示したグラフである。
このメモリトランジスタＱ２のチャネル長は３．Ｏｕ＋
＋、ドレイン電圧■。は５．ＯＶ。
＋、ドレイン電圧■。は５．ＯＶ。
ゲート電圧ｖ６は５．Ｏｖである。
同図に示しように、メモリセルキャパシタＣ２に゛Ｏ″
書込み時（Ｖ８ｏ＝Ｏ，Ｏ）に約１．５ｍＡ程度のドレ
イン電流■。が流れ、“１″書込み時（Ｖ８６＝−５，
０）に約０．５７７１Ａ程度のドレイン電流が流れる。
書込み時（Ｖ８ｏ＝Ｏ，Ｏ）に約１．５ｍＡ程度のドレ
イン電流■。が流れ、“１″書込み時（Ｖ８６＝−５，
０）に約０．５７７１Ａ程度のドレイン電流が流れる。
このドレイン電流１゜の差は通常の電流センス型センス
アップで充分センスでき、回路が複雑化することはない
。このため、ノイズマージン、読出し時間も悪化しない
。
アップで充分センスでき、回路が複雑化することはない
。このため、ノイズマージン、読出し時間も悪化しない
。
このように、メモリトランジスタＱ２の閾値電圧ｖｔｈ
変化によるドレイン電流Ｉ。は、通常のＩＩ ＨＩＴ
、 ｕ Ｌ １１のレベル差である５Ｖ程度のバック
ゲート電位■ＢＧ変化によっても通常の？ｔｉ流センス
型センスアップにより充分に検知できる程度に変化する
作用がある。しかもバックゲート電位ｖＢＧはセルキャ
パシタＣ２の容量値には関係がないため、高集積化によ
りセルキャパシタＣ２の容量値が小さくなっても支障は
ない。
変化によるドレイン電流Ｉ。は、通常のＩＩ ＨＩＴ
、 ｕ Ｌ １１のレベル差である５Ｖ程度のバック
ゲート電位■ＢＧ変化によっても通常の？ｔｉ流センス
型センスアップにより充分に検知できる程度に変化する
作用がある。しかもバックゲート電位ｖＢＧはセルキャ
パシタＣ２の容量値には関係がないため、高集積化によ
りセルキャパシタＣ２の容量値が小さくなっても支障は
ない。
なお、この実施例では、トランジスタＱｌ、Ｑ２を共に
導電形式ｎチャネルとしたが、ｐチャネルに設定しても
よい。
導電形式ｎチャネルとしたが、ｐチャネルに設定しても
よい。
以上説明したように、この発明によれば、情報の記憶を
行う第２のＭＩＳ型トランジスタの閾値電圧を変化させ
るバックゲート電位は、セルキャパシタに保持された電
位により規定されるため、セルキャパシタの容量値の影
響を受けず、装置の集積化によっても高感度なセンスア
ンプを必要とせず、ノイズマージンが悪化しない。
行う第２のＭＩＳ型トランジスタの閾値電圧を変化させ
るバックゲート電位は、セルキャパシタに保持された電
位により規定されるため、セルキャパシタの容量値の影
響を受けず、装置の集積化によっても高感度なセンスア
ンプを必要とせず、ノイズマージンが悪化しない。
第１図はこの発明の一実施例であるＭＩＳ型半導体記憶
装置１メモリレルを示す断面図、第２図は第１図の等価
回路図、第３図は第１図で示したメモリトランジスタＱ
２のバックゲート電圧■ＢＧとドレイン電流■。の関係
を示すグラフ、第４図は従来のＭＩＳ型半導体記憶装置
の１メモリセルを示す断面図、第５図は第４図の等価回
路図である。 図において、Ｑｌは選択トランジスタ、Ｃ２はメモリト
ランジスタ、Ｃ２はセルキャパシタ、ＷＷｌは書込みワ
ード線、ＷＢＬは毎込みビット線、ＲＷＬは読出しワー
ド線、ＲＢＬは読出しビット線である。 なお、各図中同一符号は同一または相当部分を示ず。
装置１メモリレルを示す断面図、第２図は第１図の等価
回路図、第３図は第１図で示したメモリトランジスタＱ
２のバックゲート電圧■ＢＧとドレイン電流■。の関係
を示すグラフ、第４図は従来のＭＩＳ型半導体記憶装置
の１メモリセルを示す断面図、第５図は第４図の等価回
路図である。 図において、Ｑｌは選択トランジスタ、Ｃ２はメモリト
ランジスタ、Ｃ２はセルキャパシタ、ＷＷｌは書込みワ
ード線、ＷＢＬは毎込みビット線、ＲＷＬは読出しワー
ド線、ＲＢＬは読出しビット線である。 なお、各図中同一符号は同一または相当部分を示ず。
Claims (1)
- （１）外部から書込みデータを取込むデータ入力線と、 外部へ読出しデータを出力するデータ出力線と、書込み
時に選択的に活性化する書込みワード線と、 書込み時に選択的に前記データ入力線に接続される書込
みビット線と、 読出し時に選択的に活性化する読出しワード線と、 続出し時に選択的に電流センス型のセンスアンプを介し
て前記データ出力線に接続される読出しビット線と、 ゲートを前記書込みワード線、ドレインを前記書込みビ
ット線に接続した第１のＭＩＳ型トランジスタと、 ゲートを前記読出しワード線、ドレインを電源、ソース
を前記読出しビット線に接続した第２のＭＩＳ型トラン
ジスタと、 前記第１のＭＩＳ型トランジスタのソースと、前記第２
のＭＩＳ型トランジスタのバックゲート間に介装された
セルキャパシタとを備え、 前記第２のＭＩＳ型トランジスタのバックゲート電位を
、前記セルキャパシタに保持された電位によつて規定し
、前記第２のＭＩＳ型トランジスタの閾値電圧を前記バ
ックゲート電位の値に応じて変化させることで情報の記
憶を行うことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63144328A JPH023149A (ja) | 1988-06-10 | 1988-06-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63144328A JPH023149A (ja) | 1988-06-10 | 1988-06-10 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH023149A true JPH023149A (ja) | 1990-01-08 |
Family
ID=15359553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63144328A Pending JPH023149A (ja) | 1988-06-10 | 1988-06-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH023149A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011102205A1 (en) * | 2010-02-19 | 2011-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2016219836A (ja) * | 2010-12-28 | 2016-12-22 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1988
- 1988-06-10 JP JP63144328A patent/JPH023149A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011102205A1 (en) * | 2010-02-19 | 2011-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2011192979A (ja) * | 2010-02-19 | 2011-09-29 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2013048246A (ja) * | 2010-02-19 | 2013-03-07 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US9287258B2 (en) | 2010-02-19 | 2016-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9799666B2 (en) | 2010-02-19 | 2017-10-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10020309B2 (en) | 2010-02-19 | 2018-07-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10424582B2 (en) | 2010-02-19 | 2019-09-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2016219836A (ja) * | 2010-12-28 | 2016-12-22 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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