JPH023181A - メモリアレイ - Google Patents
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- JPH023181A JPH023181A JP63294482A JP29448288A JPH023181A JP H023181 A JPH023181 A JP H023181A JP 63294482 A JP63294482 A JP 63294482A JP 29448288 A JP29448288 A JP 29448288A JP H023181 A JPH023181 A JP H023181A
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B20/363—Gate conductor programmed
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/6891—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、メモリ平面及び当該メモリ平面を備える電子
集積回路の画成方法に関するものである。
集積回路の画成方法に関するものである。
本発明は、また、メモリセルが電気的にプログラム可能
なフローティングゲートトランジスタ （ＥＰＲＯＭも
しくはＥＥＰＲＯＭ）である記憶素子を備えるメモリに
も適用できる。本発明は、ＲＡＭメモリセルとＲＯＭメ
モリセルの両方を含むことができるメモリ平面に関する
。ＲＡＭメモリセルとは、ユーザが示した要求に応じて
、メモリ平面を制御するマイクロプロセッサによってプ
ログラミングできるメモリセルである。ＲＯＭメモリセ
ルは、マイクロプロセッサによってプログラミングでき
るように形成されていない。このＲＯＭメモリセルは、
集積回路、マイクロプロセッサもしくはメモリ平面自体
の操作命令に関する情報を有する。また、秘密コード、
アクセスコード、もしくは保護アルゴリズムを含むこと
もある。
なフローティングゲートトランジスタ （ＥＰＲＯＭも
しくはＥＥＰＲＯＭ）である記憶素子を備えるメモリに
も適用できる。本発明は、ＲＡＭメモリセルとＲＯＭメ
モリセルの両方を含むことができるメモリ平面に関する
。ＲＡＭメモリセルとは、ユーザが示した要求に応じて
、メモリ平面を制御するマイクロプロセッサによってプ
ログラミングできるメモリセルである。ＲＯＭメモリセ
ルは、マイクロプロセッサによってプログラミングでき
るように形成されていない。このＲＯＭメモリセルは、
集積回路、マイクロプロセッサもしくはメモリ平面自体
の操作命令に関する情報を有する。また、秘密コード、
アクセスコード、もしくは保護アルゴリズムを含むこと
もある。
従来の技術
ＲＯＭメモリセルが示す主な問題点の１つは、それが含
む情報が解読できるという性質にある。
む情報が解読できるという性質にある。
実際、ＲＡＭメモリセルのメモリ平面の技術とは異なる
技術を使用して、ＲＯＭメモリセルを並置したメモリ平
面内に形成した時でさえ、顕微鏡を使用してこれらのセ
ルの情報の内容を解読することができる。例えば、簡単
な技術では、接続が存在するかしないか、ヒユーズが存
在するかしないか、もしくは電子接合すなわちダイオー
ドが存在するかしないかによってプログラミングされた
情報の内容を解読することができる。ヒユーズの場合、
ＲＯＭメモリセルは、直接ユーザがプログラミングする
ことによって画成される。他の場合、ＲＯＭメモリ平面
は、それを含む電子集積回路の製造方法のかなり初めの
段階で画成されなければならない。しかし、どの場合で
も、電子機能が存在するかしないかによってＲＯＭのメ
モリセルの内容を比較的簡単に解読することができる。
技術を使用して、ＲＯＭメモリセルを並置したメモリ平
面内に形成した時でさえ、顕微鏡を使用してこれらのセ
ルの情報の内容を解読することができる。例えば、簡単
な技術では、接続が存在するかしないか、ヒユーズが存
在するかしないか、もしくは電子接合すなわちダイオー
ドが存在するかしないかによってプログラミングされた
情報の内容を解読することができる。ヒユーズの場合、
ＲＯＭメモリセルは、直接ユーザがプログラミングする
ことによって画成される。他の場合、ＲＯＭメモリ平面
は、それを含む電子集積回路の製造方法のかなり初めの
段階で画成されなければならない。しかし、どの場合で
も、電子機能が存在するかしないかによってＲＯＭのメ
モリセルの内容を比較的簡単に解読することができる。
発明が解決しようとする課題
不正を働こうとする者は、ＲＯＭの内容を暴く目的でこ
の型の集積回路を動作させるが、ＲＯＭメモリセルを製
造するために使用した技術とＲＡＭメモリ平面のメモリ
セルを製造するために使用した技術がかなり異なるとい
う事実によって、簡単に作業することができた。製造上
の理由から、また、まるで不正をより簡単にする目的か
のように、ＲＡＭメモリセルのメモリ平面とＲＯＭメモ
リセルのメモリ平面は、回路の全体のメモリ平面内で位
置的にかなり離れている。従って、不正を働こうとする
者が、これらのＲＯＭメモリセルの位置を見つけるのに
何の困難もない。電子集積回路のパッシベーション層を
除去し、保護層を除去すると、この不正を働こうとする
者は記憶された情報に容易にアクセスすることができる
。
の型の集積回路を動作させるが、ＲＯＭメモリセルを製
造するために使用した技術とＲＡＭメモリ平面のメモリ
セルを製造するために使用した技術がかなり異なるとい
う事実によって、簡単に作業することができた。製造上
の理由から、また、まるで不正をより簡単にする目的か
のように、ＲＡＭメモリセルのメモリ平面とＲＯＭメモ
リセルのメモリ平面は、回路の全体のメモリ平面内で位
置的にかなり離れている。従って、不正を働こうとする
者が、これらのＲＯＭメモリセルの位置を見つけるのに
何の困難もない。電子集積回路のパッシベーション層を
除去し、保護層を除去すると、この不正を働こうとする
者は記憶された情報に容易にアクセスすることができる
。
ＲＯＭメモリセルの面から生じる別の問題点は、それら
のサイズが調節できるという特徴にある。
のサイズが調節できるという特徴にある。
実際、ある使用法では、ＲＯＭメモリセルのメモリ平面
は比較的小さいサイズが相応しいが、他の使用法では、
メモリ平面を大きくすることが必要である。従って、こ
のようにして製造された電子集積回路は、いかなるスタ
ンダードセルの特徴を持つこともできない。例えば、そ
の集積回路が備えるＲＯＭメモリのメモリ平面のサイズ
によって種類を分け、互いに区別しなければならない。
は比較的小さいサイズが相応しいが、他の使用法では、
メモリ平面を大きくすることが必要である。従って、こ
のようにして製造された電子集積回路は、いかなるスタ
ンダードセルの特徴を持つこともできない。例えば、そ
の集積回路が備えるＲＯＭメモリのメモリ平面のサイズ
によって種類を分け、互いに区別しなければならない。
この製造の多様性によって、この製造法に高い有効性や
高い製造信頼性を付与することができない。
高い製造信頼性を付与することができない。
また別の問題点は、メモリ平面を含む電子集積回路の設
計中に生じるものである。すなわち、プロトタイプの仕
上げ段階は、集積回路全体の複雑な機能を考慮しなけれ
ばならない。従っ′て、所定の数のＲＯＭメモリセルを
備える電子集積回路の種類に関する選択が最終的な結果
を決定する。これらの選択の欠点は、回路を製造する段
階の前、まさにプロトタイプを製造する前の段階で既に
選択しなければならないということである。これによっ
て、エラーがあった場合、問題の集積回路の製造にかな
りの時間を損失しなければならない。
計中に生じるものである。すなわち、プロトタイプの仕
上げ段階は、集積回路全体の複雑な機能を考慮しなけれ
ばならない。従っ′て、所定の数のＲＯＭメモリセルを
備える電子集積回路の種類に関する選択が最終的な結果
を決定する。これらの選択の欠点は、回路を製造する段
階の前、まさにプロトタイプを製造する前の段階で既に
選択しなければならないということである。これによっ
て、エラーがあった場合、問題の集積回路の製造にかな
りの時間を損失しなければならない。
すなわち、この選択によって、最初から所望の電子集積
回路の製造を方向づけなけれはならない。
回路の製造を方向づけなけれはならない。
それが、問題の集積回路の機能と製造可能性の仕上げを
制限する。この制限は、所定の用途に合わせて集積回路
を画成する前に、電子集積回路の製造段階をできる限り
多〈実施しようとする、いわゆる前拡散技術が開発され
ている、この分野の今日までの発展の傾向に逆行するも
のである。すなわち、遂行しようとする目的は、所定の
サイズのメモリのメモリ平面では、ＲＡＭメモリセルの
ための部分とＲＯＭメモリセルのための部分との区別を
できる限り遅くすることである。
制限する。この制限は、所定の用途に合わせて集積回路
を画成する前に、電子集積回路の製造段階をできる限り
多〈実施しようとする、いわゆる前拡散技術が開発され
ている、この分野の今日までの発展の傾向に逆行するも
のである。すなわち、遂行しようとする目的は、所定の
サイズのメモリのメモリ平面では、ＲＡＭメモリセルの
ための部分とＲＯＭメモリセルのための部分との区別を
できる限り遅くすることである。
課題を解決するための手段
本発明の目的は、ＲＯＭメモリセル製造技術が部分的に
ＲＡＭメモリセル製造技術と同じである新規なメモリ平
面を提供することによって、上記の問題点を解決するこ
とにある。本発明は、フローティングゲートトランジス
タである記憶素子を有する不揮発性ＲＡＭメモリセルで
は、使用される公知の方法はこのフローティングゲート
トランジスタの導通チャネルに基板と同じ形の不純物を
ドーピングしくエンハストメント化し）、このセルのプ
ログラミング状態を作り出すことからなるという原理に
基づく。実際、導通チャネルがドープされている場合、
表面だけがドープされていることが公知である。このト
ランジスタが飽和しているとき、電子を掻き回しその結
果としてトランジスタをプログラミングする撹乱は、こ
れらの電子をフローティングゲートにより効果的に注入
する効果がある。簡単に言えば、チャネルがドープされ
ていないと、チャネルの厚さ全体にわたり導電状態撹乱
が起き、チャネルの底部から注入された電子は、フロー
ティグゲートから分離しているゲート酸化物に向かって
、このチャネルの表面まで上昇するためのそのエネルギ
ーの一部分を失う。
ＲＡＭメモリセル製造技術と同じである新規なメモリ平
面を提供することによって、上記の問題点を解決するこ
とにある。本発明は、フローティングゲートトランジス
タである記憶素子を有する不揮発性ＲＡＭメモリセルで
は、使用される公知の方法はこのフローティングゲート
トランジスタの導通チャネルに基板と同じ形の不純物を
ドーピングしくエンハストメント化し）、このセルのプ
ログラミング状態を作り出すことからなるという原理に
基づく。実際、導通チャネルがドープされている場合、
表面だけがドープされていることが公知である。このト
ランジスタが飽和しているとき、電子を掻き回しその結
果としてトランジスタをプログラミングする撹乱は、こ
れらの電子をフローティングゲートにより効果的に注入
する効果がある。簡単に言えば、チャネルがドープされ
ていないと、チャネルの厚さ全体にわたり導電状態撹乱
が起き、チャネルの底部から注入された電子は、フロー
ティグゲートから分離しているゲート酸化物に向かって
、このチャネルの表面まで上昇するためのそのエネルギ
ーの一部分を失う。
そのエネルギーが減少したので、これらの電子はあまり
動かず、ゲート酸化物障壁を越えることはできない。従
って、注入効率は、低くなる。
動かず、ゲート酸化物障壁を越えることはできない。従
って、注入効率は、低くなる。
しかし、導通チャネルに不純物を注入して、プラグラミ
ング作業を促進すると、これらのフローティングゲート
トランジスタの導通閾値電圧を上昇させるという効果が
ある。例えば、プログラミングされていないフローティ
ングゲートトランジスタが導通になるドレイン−ソース
電圧は、導通チャネルがドープされていない場合約ＩＶ
であるが、導通チャネルがドープされていると約１．５
Ｖになる。その結果、この型のメモリセルに格納されて
いる情報の内容が読出されると、このトランジスタに印
加されるドレイン−ソース電圧により、流れることので
きる電流は、この導通チャネルがドープされていない時
よりドープされている時の方が小さい。
ング作業を促進すると、これらのフローティングゲート
トランジスタの導通閾値電圧を上昇させるという効果が
ある。例えば、プログラミングされていないフローティ
ングゲートトランジスタが導通になるドレイン−ソース
電圧は、導通チャネルがドープされていない場合約ＩＶ
であるが、導通チャネルがドープされていると約１．５
Ｖになる。その結果、この型のメモリセルに格納されて
いる情報の内容が読出されると、このトランジスタに印
加されるドレイン−ソース電圧により、流れることので
きる電流は、この導通チャネルがドープされていない時
よりドープされている時の方が小さい。
本発明は、例えば、この現象を大きくし、ＲＯＭメモリ
セルとＲＡＭメモリセルを区別することによって、この
現象を利点に変える。区別は、所望のプログラミング状
態に応じて、導通チャネルが強くもしくは弱くドープさ
れているかによって、ＲＡＭメモリセルを流れることの
できる電流の間でなされる。
セルとＲＡＭメモリセルを区別することによって、この
現象を利点に変える。区別は、所望のプログラミング状
態に応じて、導通チャネルが強くもしくは弱くドープさ
れているかによって、ＲＡＭメモリセルを流れることの
できる電流の間でなされる。
この解決法によって、所望の利点が全部得られる。特に
、導通チャネルに打ち込まれた不純物の割合は、顕微鏡
で観察しても、検出することはできない。さらに、１つ
の同じ型のセル、すなわち、フローティングゲートトラ
ンジスタを有するセルを選択して、ＲＡＭメモリセルと
ＲＯＭメモリセルの両方を形成すると、プロトタイプを
作るために、フローティングゲートトランジスタを有す
るＲＡＭメモリセルを備えるメモリ平面を画成し、プロ
トタイプの仕上げの段階の後でこれらのセルをＲＡＭメ
モリセルとＲＯＭメモリセルの中に分配することができ
る。所定の容量のメモリ平面では、ＲＯＭのサイズをか
なり大きくすることが可能である。メモリ平面全体のサ
イズは、どの場合でも同一である。
、導通チャネルに打ち込まれた不純物の割合は、顕微鏡
で観察しても、検出することはできない。さらに、１つ
の同じ型のセル、すなわち、フローティングゲートトラ
ンジスタを有するセルを選択して、ＲＡＭメモリセルと
ＲＯＭメモリセルの両方を形成すると、プロトタイプを
作るために、フローティングゲートトランジスタを有す
るＲＡＭメモリセルを備えるメモリ平面を画成し、プロ
トタイプの仕上げの段階の後でこれらのセルをＲＡＭメ
モリセルとＲＯＭメモリセルの中に分配することができ
る。所定の容量のメモリ平面では、ＲＯＭのサイズをか
なり大きくすることが可能である。メモリ平面全体のサ
イズは、どの場合でも同一である。
また、フローティングゲートトランジスタの導通チャネ
ルに不純物を打ち込む作業は、製造過程でかなり遅い段
階で実施される。従って、スタンダードな電子集積回路
を製造するための多くの段階を実施した後、その電子集
積回路を特殊な目的に適合させることができる。さらに
、打込み作業は、それ自体特殊ではない。実際、打込み
はＲＡＭメモリセルのメモリ平面では必要であるが、こ
の打込みはメモリ平面の周辺の回路では行われないので
、既にマスクを使用することが必要である。
ルに不純物を打ち込む作業は、製造過程でかなり遅い段
階で実施される。従って、スタンダードな電子集積回路
を製造するための多くの段階を実施した後、その電子集
積回路を特殊な目的に適合させることができる。さらに
、打込み作業は、それ自体特殊ではない。実際、打込み
はＲＡＭメモリセルのメモリ平面では必要であるが、こ
の打込みはメモリ平面の周辺の回路では行われないので
、既にマスクを使用することが必要である。
従って、本発明によるメモリ平面の製造方法が必要とす
るホトマスキング作業は、全部、異なる方法、可能なら
ばより正確な方法で、このマスクを画成し、異なる型の
セルを分けることができるという効果がある。
るホトマスキング作業は、全部、異なる方法、可能なら
ばより正確な方法で、このマスクを画成し、異なる型の
セルを分けることができるという効果がある。
さらに、プログラミングされたＲＯＭメモリセルに打ち
込まれた不純物の割合が高いときには、場合によっても
う１つのマスクを使用することができる。しかし、この
別のマスクは、上記と同じ条件下で形成される。
込まれた不純物の割合が高いときには、場合によっても
う１つのマスクを使用することができる。しかし、この
別のマスクは、上記と同じ条件下で形成される。
従って、本発明の１つの目的によれば、まず、フローテ
ィングゲートトランジスタを有する型のＲＡＭメモリセ
ルと、ＲＯＭメモリセルとを備えるメモリ平面であって
、該ＲＯＭメモリセルがまたフローティングゲートメモ
リを有する型であり、プログラミング状態がこのトラン
ジスタの導通チャネルの導電率によって区別されること
を特徴とするメモリ平面が提供される。
ィングゲートトランジスタを有する型のＲＡＭメモリセ
ルと、ＲＯＭメモリセルとを備えるメモリ平面であって
、該ＲＯＭメモリセルがまたフローティングゲートメモ
リを有する型であり、プログラミング状態がこのトラン
ジスタの導通チャネルの導電率によって区別されること
を特徴とするメモリ平面が提供される。
本発明のもう一つの目的によれば、ＲＡＭメモリセルと
ＲＯＭメモリセルを備えるメモリ平面を備える電子集積
回路の画成方法及びプロトタイプであって、この方法は
、ＲＡＭメモリセルしか備えていないプロトタイプを形
成する段階と、画成されるべき集積回路内でＲＡＭメモ
リセルがＲＯＭメモリセルになる位置を決定する段階と
、上記決定された位置にＲＯＭメモリセルが位置する上
記のメモリ平面となるように設計されたメモリ平面を有
する集積回路を形成する段階からなることを特徴とする
方法を提供することにある。
ＲＯＭメモリセルを備えるメモリ平面を備える電子集積
回路の画成方法及びプロトタイプであって、この方法は
、ＲＡＭメモリセルしか備えていないプロトタイプを形
成する段階と、画成されるべき集積回路内でＲＡＭメモ
リセルがＲＯＭメモリセルになる位置を決定する段階と
、上記決定された位置にＲＯＭメモリセルが位置する上
記のメモリ平面となるように設計されたメモリ平面を有
する集積回路を形成する段階からなることを特徴とする
方法を提供することにある。
添付図面を参照して説明する以下の実施例によって、本
発明はより明らかになろう。但し、それらの実施例は、
本発明を何ら限定するものではない。
発明はより明らかになろう。但し、それらの実施例は、
本発明を何ら限定するものではない。
実施例
第１図は、フローティングゲートトランジスタがドレイ
ンとソースとの間に正の電圧を受ける時、１つのプログ
ラミング状態かもう１つの状態かによって、このフロー
ティングゲートトランジスタの導通チャンネルにこのト
ランジスタに印加されるゲート−ソース電圧の関数とし
て流れる電流の形を示す特性曲線１ｄｓ （Ｖｇｓ）を
図示したものである。
ンとソースとの間に正の電圧を受ける時、１つのプログ
ラミング状態かもう１つの状態かによって、このフロー
ティングゲートトランジスタの導通チャンネルにこのト
ランジスタに印加されるゲート−ソース電圧の関数とし
て流れる電流の形を示す特性曲線１ｄｓ （Ｖｇｓ）を
図示したものである。
曲線１は、空白のくすなわち、プログラミングされてい
ない）フローティングゲートトランジスタの電流特性を
示す。このトランジスタは約ＩＶの導通閾値電圧を有し
、そのドレイン−ソース間に例えば約２．５Ｖである読
み出し電位ＶＬに等しい電位差を受けると高い電流ＩＭ
を放出する。このトランジスタがプログラムされると、
すなわち、ある量の電荷ΔＱ、をそのフローティングゲ
ートに注入すると、このトランジスタの導通閾値はシフ
トされ、例えば、ゲートとソースとの間に約４Ｖの電圧
が印加されないと、もはや導通にはならない。この電圧
は読み出しの時にゲートに有効に印加される電圧より大
きいので、このトランジスタは高い電流を流すことがで
きない。単に極めて低い電流ＩＯを流す。
ない）フローティングゲートトランジスタの電流特性を
示す。このトランジスタは約ＩＶの導通閾値電圧を有し
、そのドレイン−ソース間に例えば約２．５Ｖである読
み出し電位ＶＬに等しい電位差を受けると高い電流ＩＭ
を放出する。このトランジスタがプログラムされると、
すなわち、ある量の電荷ΔＱ、をそのフローティングゲ
ートに注入すると、このトランジスタの導通閾値はシフ
トされ、例えば、ゲートとソースとの間に約４Ｖの電圧
が印加されないと、もはや導通にはならない。この電圧
は読み出しの時にゲートに有効に印加される電圧より大
きいので、このトランジスタは高い電流を流すことがで
きない。単に極めて低い電流ＩＯを流す。
第２図は、１つのプログラミング状態にあるかもしくは
もう１つの状態にあるかにより、フローティングゲート
トランジスタの導通チャネルがドープされているとき、
第１図の特性曲線に何が起きるかを示している。この空
白トランジスタの導通閾値は僅かにシフトされ、例えば
、１．５Ｖになる。このトランジスタが、上記と同じ読
出し電圧ＶＬを受けるときに流れる電流は小さくなる。
もう１つの状態にあるかにより、フローティングゲート
トランジスタの導通チャネルがドープされているとき、
第１図の特性曲線に何が起きるかを示している。この空
白トランジスタの導通閾値は僅かにシフトされ、例えば
、１．５Ｖになる。このトランジスタが、上記と同じ読
出し電圧ＶＬを受けるときに流れる電流は小さくなる。
従って、もはや、Ｉｍ（曲線３）以上ではない。反対に
、トランジスタがプログラミングされていると、電荷の
注入はより十分である。すなわち、そのフローティング
ゲートに注入された電荷量ΔＱ２は、導通チャネルがド
ープされていないときに注入される電荷量より多い。そ
の結果、ドープされプログラミングされたフローティン
グゲートトランジスタの導通閾値は、遥かに大きくシフ
トする。
、トランジスタがプログラミングされていると、電荷の
注入はより十分である。すなわち、そのフローティング
ゲートに注入された電荷量ΔＱ２は、導通チャネルがド
ープされていないときに注入される電荷量より多い。そ
の結果、ドープされプログラミングされたフローティン
グゲートトランジスタの導通閾値は、遥かに大きくシフ
トする。
例えば、６Ｖになる（曲線４）。その効果は、この７０
−ティングゲートトランジスタ中の情報の保持能力がそ
れによって増大することである。すなわち、この種のフ
ローティングゲートトランジスタ中の情報の記憶のリー
ク時間及び不揮発性特性が増大する。
−ティングゲートトランジスタ中の情報の保持能力がそ
れによって増大することである。すなわち、この種のフ
ローティングゲートトランジスタ中の情報の記憶のリー
ク時間及び不揮発性特性が増大する。
第３図は、上記の２つの図面に関するものであり、本発
明によるＲＯＭのプログラミング状態を形成するための
このドーピングの使用を示す。このプログラミング方法
は、所望の電子集積回路を製造する時メモリ平面をマス
クすることによって行われる。フローティングゲートト
ランジスタの導通チャネルが第１図の特性曲線と同じ特
性曲線１を有する空白のメモリセルと、導通チャネルの
導通特性曲線が第２図の曲線３もしくはドーピングを強
くした曲線５である読出し専用メモリセル、いわゆるプ
ログラミングされたセル（電荷をフローティングゲート
に注入しない）との間で区別が行われる。プログラミン
グされているかいないかによる曲線のシフトは、電荷の
注入すなわちΔＱには対応しないが、この導通チャネル
への不純物の打込みの変化ΔＩには対応する。
明によるＲＯＭのプログラミング状態を形成するための
このドーピングの使用を示す。このプログラミング方法
は、所望の電子集積回路を製造する時メモリ平面をマス
クすることによって行われる。フローティングゲートト
ランジスタの導通チャネルが第１図の特性曲線と同じ特
性曲線１を有する空白のメモリセルと、導通チャネルの
導通特性曲線が第２図の曲線３もしくはドーピングを強
くした曲線５である読出し専用メモリセル、いわゆるプ
ログラミングされたセル（電荷をフローティングゲート
に注入しない）との間で区別が行われる。プログラミン
グされているかいないかによる曲線のシフトは、電荷の
注入すなわちΔＱには対応しないが、この導通チャネル
への不純物の打込みの変化ΔＩには対応する。
曲線１は、読出し電圧ＶＬで読出し時に、電流ＩＭを流
すことができる空白のメモリセルを示し、曲線３はトラ
ンジスタが第２図と同じ型の電流Ｉｍしか通すことがで
きないことを示している。これらの電流間の差を測定す
ることによって、セルのプログラミング状態を区別する
ことができる。
すことができる空白のメモリセルを示し、曲線３はトラ
ンジスタが第２図と同じ型の電流Ｉｍしか通すことがで
きないことを示している。これらの電流間の差を測定す
ることによって、セルのプログラミング状態を区別する
ことができる。
不純物の打込みを多くすると、曲線３は曲線５にシフト
され、電流Ｉｍがそれだけ小さくなる。その結果、この
電流は例えばＩｏに近くなる。この場合、ＲＡＭメモリ
セルとＲＯＭメモリセルのプログラミング状態は、１つ
、すなわち、同一のセンサで検出できる。このセンサは
、例えば、２・■０もしくはＩｍ／２にトリガ閾値を有
する。
され、電流Ｉｍがそれだけ小さくなる。その結果、この
電流は例えばＩｏに近くなる。この場合、ＲＡＭメモリ
セルとＲＯＭメモリセルのプログラミング状態は、１つ
、すなわち、同一のセンサで検出できる。このセンサは
、例えば、２・■０もしくはＩｍ／２にトリガ閾値を有
する。
第４図から第６図は、各々、正常なトランジスタの概略
的な断面図を示す。これらのトランジスタは、ＲＡＭメ
モリセルで使用できるフローティングゲートトランジス
タもしくはＲＯＭメモリセルで使用できるフローティン
グゲートトランジスタである。第４図ａ及び第４図すは
、ドレイン領域６とソース領域７とゲート８とを備える
トランジスタを示している。このトランジスタは、Ｎチ
ャネルトランジスタで、そのゲート８に正の電位が印加
されると導通である。第４図ａと第４図すとの間の違い
は、第４図すでは、そのトランジスタの導通チャネル９
の表面にＰ形不純物の打ち込み層が存在していることで
ある。その効果は、このトランジスタの導通閾値を高い
値にシフトさせることである。実際、硼素原子を１０′
７原子／ｃＩＩＩの濃度で打ち込むと、この導通閾値は
約２Ｖである。
的な断面図を示す。これらのトランジスタは、ＲＡＭメ
モリセルで使用できるフローティングゲートトランジス
タもしくはＲＯＭメモリセルで使用できるフローティン
グゲートトランジスタである。第４図ａ及び第４図すは
、ドレイン領域６とソース領域７とゲート８とを備える
トランジスタを示している。このトランジスタは、Ｎチ
ャネルトランジスタで、そのゲート８に正の電位が印加
されると導通である。第４図ａと第４図すとの間の違い
は、第４図すでは、そのトランジスタの導通チャネル９
の表面にＰ形不純物の打ち込み層が存在していることで
ある。その効果は、このトランジスタの導通閾値を高い
値にシフトさせることである。実際、硼素原子を１０′
７原子／ｃＩＩＩの濃度で打ち込むと、この導通閾値は
約２Ｖである。
第５図ａ及び第５図すは、プログラミング状態を実現さ
せるためにドープされた導通チャネル９を備えるフロー
ティングゲートトランジスタを示している。第５図すは
、プログラミングの原理に従い、このトランジスタのフ
ローティングゲート１０にトラップされた電子ｅ−の存
在を示した概略図である。一方、第６図ａ及び第６図す
は、ＲＯＭメモリセルに使用されるフローティングゲー
トトランジスタを示す。その非プログラミング特性（第
６図ａ）及びプログラミング特性（第６図ｂ）は、導通
チャネル９に不純物の打込みが存在するか存在しないか
である。第５図と第６図を比較すると、ＲＯＭメモリセ
ルとＲＡＭメモリセルを有する組み合されたメモリ平面
では、これらのメモリセルの記憶組織を形成するトラン
ジスタの製造方法は同じであることが分かる。それらは
、常にフローティングゲートを備えるトランジスタであ
る。
せるためにドープされた導通チャネル９を備えるフロー
ティングゲートトランジスタを示している。第５図すは
、プログラミングの原理に従い、このトランジスタのフ
ローティングゲート１０にトラップされた電子ｅ−の存
在を示した概略図である。一方、第６図ａ及び第６図す
は、ＲＯＭメモリセルに使用されるフローティングゲー
トトランジスタを示す。その非プログラミング特性（第
６図ａ）及びプログラミング特性（第６図ｂ）は、導通
チャネル９に不純物の打込みが存在するか存在しないか
である。第５図と第６図を比較すると、ＲＯＭメモリセ
ルとＲＡＭメモリセルを有する組み合されたメモリ平面
では、これらのメモリセルの記憶組織を形成するトラン
ジスタの製造方法は同じであることが分かる。それらは
、常にフローティングゲートを備えるトランジスタであ
る。
ＲＯＭメモリセルのトランジスタを流れる電流の比較が
、電流ＩＭを電流Ｉｍとの比較である場合、メモリ平面
は２つの型のフローティングゲートトランジスタを有す
るだけである。第１の型は、導通チャネルがドーピング
不純物を有していないフローティングゲートトランジス
タ （第６図ａ）によって形成される。この場合、問題
のセルがプログラムされたＲＯＭメモリセルである時、
外側から観察によって、観察した全部のメモリセルＲＯ
Ｍメモリセル型であるかもしくははＲＡＭメモリセル型
であるか確認するのはほとんど不可能であることが分か
る。
、電流ＩＭを電流Ｉｍとの比較である場合、メモリ平面
は２つの型のフローティングゲートトランジスタを有す
るだけである。第１の型は、導通チャネルがドーピング
不純物を有していないフローティングゲートトランジス
タ （第６図ａ）によって形成される。この場合、問題
のセルがプログラムされたＲＯＭメモリセルである時、
外側から観察によって、観察した全部のメモリセルＲＯ
Ｍメモリセル型であるかもしくははＲＡＭメモリセル型
であるか確認するのはほとんど不可能であることが分か
る。
プログラミングされたＲＯＭメモリセルの導通チャネル
への打込みを強くする時、同様に２つの型のＲＯＭメモ
リセルしか備えないことが可能である。また、プログラ
ミングされていないＲＯＭメモリセルは、空白のＲＡＭ
メモリセルと同じ型の不純物濃度を有する。プログラム
されたＲＯＭメモリセルは、そのフローティングゲート
トランジスタの導通チャネルの不純物濃度はより大きい
。
への打込みを強くする時、同様に２つの型のＲＯＭメモ
リセルしか備えないことが可能である。また、プログラ
ミングされていないＲＯＭメモリセルは、空白のＲＡＭ
メモリセルと同じ型の不純物濃度を有する。プログラム
されたＲＯＭメモリセルは、そのフローティングゲート
トランジスタの導通チャネルの不純物濃度はより大きい
。
さらに、この場合、プログラミングされたセルとプログ
ラミングされていないセルとの区別は、それがＲＡＭメ
モリセルかＲＯＭメモリセルかに関係なく同じ方法で実
施することができる。プログラミングされていない時、
その導通電流はＩｍに等しい。プログラミングされてい
る時、その導通電流はＩｏに等しい。
ラミングされていないセルとの区別は、それがＲＡＭメ
モリセルかＲＯＭメモリセルかに関係なく同じ方法で実
施することができる。プログラミングされていない時、
その導通電流はＩｍに等しい。プログラミングされてい
る時、その導通電流はＩｏに等しい。
第７図は、本発明によるメモリセルを備えるメモリ平面
を示す。このメモリ平面は、例えば、参照番号１１もし
くは１２のようなメモリブロックを備える。このメモリ
ブロックは、各々、１つもしくは複数のメモリセルを同
数備えており、ワード線デコーダ１３及びビット線デコ
ーダ１４によってアクセスすることができる。各メモリ
セル、例えば、メモリセル１５は、フローティングゲー
ト１７及び制御ゲート１８を有するフローティングゲー
トトランジスタ１６を備える。このフローティングゲー
トトランジスタは、そのソース１９によって主アース接
続線２０に接続されており、そのドレイン２１によって
ビット線２４に接続されている。図示した実施例では、
メモリセルはＥＰＲＯＭ型である。本発明では、ＥＰＲ
ＯＭ型でも良い。その場合、メモリセルは、ビット線２
４とドレイン２１との間に制御トランジスタを備える。
を示す。このメモリ平面は、例えば、参照番号１１もし
くは１２のようなメモリブロックを備える。このメモリ
ブロックは、各々、１つもしくは複数のメモリセルを同
数備えており、ワード線デコーダ１３及びビット線デコ
ーダ１４によってアクセスすることができる。各メモリ
セル、例えば、メモリセル１５は、フローティングゲー
ト１７及び制御ゲート１８を有するフローティングゲー
トトランジスタ１６を備える。このフローティングゲー
トトランジスタは、そのソース１９によって主アース接
続線２０に接続されており、そのドレイン２１によって
ビット線２４に接続されている。図示した実施例では、
メモリセルはＥＰＲＯＭ型である。本発明では、ＥＰＲ
ＯＭ型でも良い。その場合、メモリセルは、ビット線２
４とドレイン２１との間に制御トランジスタを備える。
このトランジスタのゲートは、ワード線、例えば、ワー
ド線２６に接続されている。参照番号２４のようなビッ
ト線及び参照番号２６のようなワード線は、各々、ビッ
ト線用デコーダ１４及びワード線用デコーダ１３から延
びている。
ド線２６に接続されている。参照番号２４のようなビッ
ト線及び参照番号２６のようなワード線は、各々、ビッ
ト線用デコーダ１４及びワード線用デコーダ１３から延
びている。
各メモリブロックでは、プログラミング用接続線２７は
、センス電位Ｖｓｅｎｓｅをメモリセルのフローティン
グゲートトランジスタ１６の制御ゲート１８に送る。こ
の通路は、直列接続された２つのトランジスタによって
組織されている。この２つのトランジスタは、各々、接
続線２７と制御ゲート１８との間に互いに直列に接続さ
れたアクセストランジスタ２８とアクセス制御トランジ
スタ２９である。これらのトランジスタは、各々、その
制御ゲートにワード線２６で使用できる信号とブロック
命令信号Ｃを受ける。例えば、トランジスタ２９は、ブ
ロック１１に関する信号Ｃ１ｌを受ける。
、センス電位Ｖｓｅｎｓｅをメモリセルのフローティン
グゲートトランジスタ１６の制御ゲート１８に送る。こ
の通路は、直列接続された２つのトランジスタによって
組織されている。この２つのトランジスタは、各々、接
続線２７と制御ゲート１８との間に互いに直列に接続さ
れたアクセストランジスタ２８とアクセス制御トランジ
スタ２９である。これらのトランジスタは、各々、その
制御ゲートにワード線２６で使用できる信号とブロック
命令信号Ｃを受ける。例えば、トランジスタ２９は、ブ
ロック１１に関する信号Ｃ１ｌを受ける。
アドレス３０がデコーダ１３及び１４に入力されると、
メモリ七ノへ例えば、メモリセル１５は読み出される。
メモリ七ノへ例えば、メモリセル１５は読み出される。
この時、読出し回路３１は、セル１５によって関係する
ビット線２４に読出し電位ＶＬを印加する。
ビット線２４に読出し電位ＶＬを印加する。
メモリセル１５がプログラミングされている場合、電流
は、かなりの強さでビット線２４を流れる。プログラミ
ングされていない場合は、セル１５を流れる漏れ電流は
弱い。読出し回路３１は、流れるこの電流からプログラ
ミング状態に関する情報を引き出す比較器を備える。例
えば、２つの比較器３２及び３３を備える。これらの比
較器３２及び３３（実際には、電圧比較器である）は、
各々、その人力３４及び３５にセル１５を流れる電流に
対応する信号を受ける。他の人力３６及び３７のアクセ
ス点では、各々、メモリセル１５がＲＡＭメモリセルか
もしくはＲＯＭメモリセルであることに関する基準信号
を受ける。
は、かなりの強さでビット線２４を流れる。プログラミ
ングされていない場合は、セル１５を流れる漏れ電流は
弱い。読出し回路３１は、流れるこの電流からプログラ
ミング状態に関する情報を引き出す比較器を備える。例
えば、２つの比較器３２及び３３を備える。これらの比
較器３２及び３３（実際には、電圧比較器である）は、
各々、その人力３４及び３５にセル１５を流れる電流に
対応する信号を受ける。他の人力３６及び３７のアクセ
ス点では、各々、メモリセル１５がＲＡＭメモリセルか
もしくはＲＯＭメモリセルであることに関する基準信号
を受ける。
セル１５を流れる電流を示す電位と標準のメモリセル４
４もしくは５２を流れる電流を示す基準電位は、同様に
形成される。例えば、これらの電位は、毎回、各々トラ
ンジスタ４０−４１及び４２−４３をそれぞれ備えるト
ランジスタ分圧器ブリッジの中点３８もしくは３９から
発生する。これらの分圧器ブリッジのトランジスタは、
ピット線のデコーダ１４を介して読み出されるメモリセ
ル１５に、また、標準メモリセル４４に直列接続されて
いる。デコーダ１４での整流による電圧の損失を除いて
、トランジスタ４０−４１とメモリセル１５との接続は
、トランジスタ４２−４３と標準のメモリセル４４との
接続は同じ型である。
４もしくは５２を流れる電流を示す基準電位は、同様に
形成される。例えば、これらの電位は、毎回、各々トラ
ンジスタ４０−４１及び４２−４３をそれぞれ備えるト
ランジスタ分圧器ブリッジの中点３８もしくは３９から
発生する。これらの分圧器ブリッジのトランジスタは、
ピット線のデコーダ１４を介して読み出されるメモリセ
ル１５に、また、標準メモリセル４４に直列接続されて
いる。デコーダ１４での整流による電圧の損失を除いて
、トランジスタ４０−４１とメモリセル１５との接続は
、トランジスタ４２−４３と標準のメモリセル４４との
接続は同じ型である。
これらの列は、各々、以下のように作動する。
例えば、トランジスタ４０はＰチャネルトランジスタで
あり、そのゲートはアースに接続されている。
あり、そのゲートはアースに接続されている。
このトランジスタは常に導通である。すなわち、抵抗と
して作用する。トランジスタ４１は、Ｎチャネルトラン
ジスタである。そのゲートは、インバータ４５を介して
そのソースに戻るループによって制御されている。この
ループは、調節器として作用する。選択されたメモリセ
ル１５がプログラムされている時、すなわち、そのトラ
ンジスタ１６がオンの時、トランジスタ４１のソース４
６に現れる読出し電圧ＶＬは、僅かではあるが、幾分降
下することを示すことができる。しかし、この電圧の僅
かの降下は、インバータ４５によって感知され、トラン
ジスタ４１０制御ゲートにフィードバックで人力される
。この時、トランジスタ４１はより導通になり、メモリ
セル１５により大きい電流を流す。このメモリセル１５
の内部導通抵抗によって、点４６に現れる電位が上昇す
るためにほとんど一定であるとみなすことができる。
して作用する。トランジスタ４１は、Ｎチャネルトラン
ジスタである。そのゲートは、インバータ４５を介して
そのソースに戻るループによって制御されている。この
ループは、調節器として作用する。選択されたメモリセ
ル１５がプログラムされている時、すなわち、そのトラ
ンジスタ１６がオンの時、トランジスタ４１のソース４
６に現れる読出し電圧ＶＬは、僅かではあるが、幾分降
下することを示すことができる。しかし、この電圧の僅
かの降下は、インバータ４５によって感知され、トラン
ジスタ４１０制御ゲートにフィードバックで人力される
。この時、トランジスタ４１はより導通になり、メモリ
セル１５により大きい電流を流す。このメモリセル１５
の内部導通抵抗によって、点４６に現れる電位が上昇す
るためにほとんど一定であるとみなすことができる。
これらの条件下で、点３８に現れる電位は、２つのほぼ
一定の電位、ＶＣＣとＶＬの間で、トランジスタ４０の
導通抵抗とトランジスタ４１との直列接続から生じる。
一定の電位、ＶＣＣとＶＬの間で、トランジスタ４０の
導通抵抗とトランジスタ４１との直列接続から生じる。
トランジスタ４０（常に導通である）の導通抵抗が一定
であるため、点３８で得られる電位と、セル１５を流れ
る電流を示す。セル１５がプラグラムされており、トラ
ンジスタ１６がオンの時、点３８での電位は低い。それ
以外の場合は、点３８での電位はＶｃｃ（）ランジスタ
４０での電位降下を弓く）にほぼ等しい。
であるため、点３８で得られる電位と、セル１５を流れ
る電流を示す。セル１５がプラグラムされており、トラ
ンジスタ１６がオンの時、点３８での電位は低い。それ
以外の場合は、点３８での電位はＶｃｃ（）ランジスタ
４０での電位降下を弓く）にほぼ等しい。
電圧比較器３２の入力３６に印加される基準電位は、同
じ条件下で形成される。標準セル４４はプログラミング
されたセルであり、そのフローティングゲートトランジ
スタ４７はオンである。また、インバータ４８は、この
Ｉ準セル４４に印加される読出し電圧を調節するのに使
用することができる。従って、トランジスタ４２−４３
との分圧器ブリッジの中点３９に現れる電位は、同じ条
件下で得られる。有効な比較を可能にするためには、ト
ランジスタ４２を選択する。このトランジスタ４２は、
トランジスタ４００半分の抵抗をもつように（大きさが
２倍）に構成される。読出されるセル１５と標準セル４
４がどちらもプログラミングされている時、これらのセ
ルに１つの同じ電流を流すので、比較器３２の人力３６
に現れるＦ準電位は、この比較器３２の人力３４に現れ
る点３８の電位より大きい。反対に、セル１５がプログ
ラミングされていない（すなわち、知ろうとされている
ものである）時、点３８の電位はＶＣＣにほぼ等しい。
じ条件下で形成される。標準セル４４はプログラミング
されたセルであり、そのフローティングゲートトランジ
スタ４７はオンである。また、インバータ４８は、この
Ｉ準セル４４に印加される読出し電圧を調節するのに使
用することができる。従って、トランジスタ４２−４３
との分圧器ブリッジの中点３９に現れる電位は、同じ条
件下で得られる。有効な比較を可能にするためには、ト
ランジスタ４２を選択する。このトランジスタ４２は、
トランジスタ４００半分の抵抗をもつように（大きさが
２倍）に構成される。読出されるセル１５と標準セル４
４がどちらもプログラミングされている時、これらのセ
ルに１つの同じ電流を流すので、比較器３２の人力３６
に現れるＦ準電位は、この比較器３２の人力３４に現れ
る点３８の電位より大きい。反対に、セル１５がプログ
ラミングされていない（すなわち、知ろうとされている
ものである）時、点３８の電位はＶＣＣにほぼ等しい。
従って、点３９に現れる一定した標準電位より大きい。
セル１５がＲＡＭの時、比較器３２の人力３４に現れる
信号は、このセルがプログラミングされているかいない
かによって、１ｍもしくはＩＯに等しい。
信号は、このセルがプログラミングされているかいない
かによって、１ｍもしくはＩＯに等しい。
一方、比較器３２の入力３６に現れる信号はＩｍ／２に
比例しなければいけない。
比例しなければいけない。
メモリセル１５が単なるＲＯＭの時、それがプログラミ
ングされているかいないかによって、流すことのできる
電流はＩＭもしくはＩｍであることは分かっている（第
３図）。従って、ｒＭ／２のこのセル１５によって流れ
る電流を比較することは重要である。この新規な基準の
大きさは、前記と同じ型の別の列によって提供される。
ングされているかいないかによって、流すことのできる
電流はＩＭもしくはＩｍであることは分かっている（第
３図）。従って、ｒＭ／２のこのセル１５によって流れ
る電流を比較することは重要である。この新規な基準の
大きさは、前記と同じ型の別の列によって提供される。
この列は、トランジスタ４９−５０の分圧器ブリッジを
備え、インバータ５１を介してフィードバックし、別の
標準セル５２に電流を流す。この時、別の比較器３３は
、その人力３５に、読出されるメモリセル１５を流れる
電流に対応する信号を受け、その基準人力３７にはトラ
ンジスタ４９−５０の分圧器ブリッジの中点５３によっ
て与えられる信号を受ける。基準電圧は、ＲＯＭメモリ
セルの導通チャネルに打ち込まれた不純物の濃度によっ
て選択される。標準メモリセルは、もちろん、ＲＯＭメ
モリセルである（選択した比較方法によって、プログラ
ミングされているか、プログラミングされていないこと
もある）。
備え、インバータ５１を介してフィードバックし、別の
標準セル５２に電流を流す。この時、別の比較器３３は
、その人力３５に、読出されるメモリセル１５を流れる
電流に対応する信号を受け、その基準人力３７にはトラ
ンジスタ４９−５０の分圧器ブリッジの中点５３によっ
て与えられる信号を受ける。基準電圧は、ＲＯＭメモリ
セルの導通チャネルに打ち込まれた不純物の濃度によっ
て選択される。標準メモリセルは、もちろん、ＲＯＭメ
モリセルである（選択した比較方法によって、プログラ
ミングされているか、プログラミングされていないこと
もある）。
標準メモリセル４４及び５２に不必要な電流を流すこと
を防ぐために、これらのセルとトランジスタの分圧器ブ
リッジとの間に、各々、制御トランジスタ５４及び５５
を配置することもできる。これらの制御トランジスタ５
４及び５５は、共通の読出し有効化信号Ｓによって制御
される。
を防ぐために、これらのセルとトランジスタの分圧器ブ
リッジとの間に、各々、制御トランジスタ５４及び５５
を配置することもできる。これらの制御トランジスタ５
４及び５５は、共通の読出し有効化信号Ｓによって制御
される。
たとえ不正を働こうとする者がメモリセルの導通チャネ
ルの不純物の打込み状態を調べる外部からの観察手段を
発見したとしても、その不正を働こうとする者の仕事を
複雑にし、メモリ平面のセル全部を検査することを必要
にするためには、ＲＡＭメモリセル中にＲＯＭメモリセ
ルを分布させることが有効である。従って、メモリセル
１５は例えばＲＯＭメモリセルであり、同じビット線の
近傍のセル５６はＲＡＭメモリセルである。そうでなけ
れば、アクセスを単純にするために、あるビット線、例
えば、ビット線２４上のメモリセルは、順番が偶数のワ
ード線、例えば、ワード線２６、もしくは順番が奇数の
ワード線、例えば、ワード線５７に属しているかによっ
て、ＲＡＭメモリセルもしくはＲＯＭメモリセルである
。その時、読出されるメモリセルのアドレス−ワードの
パリティビットを利用し、２つのトランジスタ４２もし
くは４９のどちらか一方と標準メモリセル４４及び５２
と各々直列のトランジスタからなる２つの分圧器ブリッ
ジを選択してオンにすることができる。次に、このよう
にして活性化されたトランジスタを備える標準メモリセ
ルは、その基準電位を対応する比較器に印加する。この
比較器は、読出した情報を出力することができる。
ルの不純物の打込み状態を調べる外部からの観察手段を
発見したとしても、その不正を働こうとする者の仕事を
複雑にし、メモリ平面のセル全部を検査することを必要
にするためには、ＲＡＭメモリセル中にＲＯＭメモリセ
ルを分布させることが有効である。従って、メモリセル
１５は例えばＲＯＭメモリセルであり、同じビット線の
近傍のセル５６はＲＡＭメモリセルである。そうでなけ
れば、アクセスを単純にするために、あるビット線、例
えば、ビット線２４上のメモリセルは、順番が偶数のワ
ード線、例えば、ワード線２６、もしくは順番が奇数の
ワード線、例えば、ワード線５７に属しているかによっ
て、ＲＡＭメモリセルもしくはＲＯＭメモリセルである
。その時、読出されるメモリセルのアドレス−ワードの
パリティビットを利用し、２つのトランジスタ４２もし
くは４９のどちらか一方と標準メモリセル４４及び５２
と各々直列のトランジスタからなる２つの分圧器ブリッ
ジを選択してオンにすることができる。次に、このよう
にして活性化されたトランジスタを備える標準メモリセ
ルは、その基準電位を対応する比較器に印加する。この
比較器は、読出した情報を出力することができる。
このため、アドレス３０（簡単な実施例では、アドレス
−ワードの最後のビット）をこれらのトランジスタ４２
及び４９の制御ゲートに入力する。それらの間で区別を
するため、トランジスタの１つはＰチャネルトランジス
タで、もう１つのトランジスタはＮチャネルトランジス
タにする。例えば、奇数の命令アドレスでは、プログラ
ム可能なセル１５が読出される。パリティピットは１で
あり、Ｎチャネルトランジスタ４２は導通であり、一方
、Ｐチャネルトランジスタ４９はオフである。セル５６
を読出すためには、逆にする。これらの条件下では、２
つの比較器３２及び３３は、各々、その人力３４及び３
５に、読出された情報に対応する１つの同じ信号を受け
る。読出されたメモリセルの種類に応じてこれらの比較
器の１つのみが読出した情報を提供する。これらの２つ
の比較器は、１つの比較器に置き換えることができる。
−ワードの最後のビット）をこれらのトランジスタ４２
及び４９の制御ゲートに入力する。それらの間で区別を
するため、トランジスタの１つはＰチャネルトランジス
タで、もう１つのトランジスタはＮチャネルトランジス
タにする。例えば、奇数の命令アドレスでは、プログラ
ム可能なセル１５が読出される。パリティピットは１で
あり、Ｎチャネルトランジスタ４２は導通であり、一方
、Ｐチャネルトランジスタ４９はオフである。セル５６
を読出すためには、逆にする。これらの条件下では、２
つの比較器３２及び３３は、各々、その人力３４及び３
５に、読出された情報に対応する１つの同じ信号を受け
る。読出されたメモリセルの種類に応じてこれらの比較
器の１つのみが読出した情報を提供する。これらの２つ
の比較器は、１つの比較器に置き換えることができる。
例えば、その参照人力３６で、接続５８を介して、比較
器３２は標準セル４４によって形成された基準電位と標
準セル５２によって形成された基準電位５２の両方を受
ける。この２つのセルのうちの有効化されたセルのみが
比較することができる。有効化されていないセルのトラ
ンジスタ分圧器ブリッジの中点は、そのトランジスタ（
４２又は４９）がオフなので、接続されない。
器３２は標準セル４４によって形成された基準電位と標
準セル５２によって形成された基準電位５２の両方を受
ける。この２つのセルのうちの有効化されたセルのみが
比較することができる。有効化されていないセルのトラ
ンジスタ分圧器ブリッジの中点は、そのトランジスタ（
４２又は４９）がオフなので、接続されない。
ＲＯＭメモリセル及びＲＡＭメモリセルを含むメモリ平
面を備える集積回路プロトタイプの製造は、より簡単に
なる。まず、ＲＡＭのみを含むメモリ平面を選択する。
面を備える集積回路プロトタイプの製造は、より簡単に
なる。まず、ＲＡＭのみを含むメモリ平面を選択する。
標準的な方法では、第１段階で、その面にＲＯＭメモリ
セルのゾーン（不正を働く者を妨げるように分布されて
いる）をプログラミングすることができる。次に、第２
段階では、標準的な方法で、設計された電子集積回路が
使用される全使用法をプログラミングすることができる
。次に、設計された集積回路を機能的に検査する。所望
の機能特性が得られると、ＲＯＭゾーンで、どのメモリ
セルがプログラミングされ、どのメモリセルがプログラ
ミングされないか、それに応じて対応するホトマスク作
業を決定する。
セルのゾーン（不正を働く者を妨げるように分布されて
いる）をプログラミングすることができる。次に、第２
段階では、標準的な方法で、設計された電子集積回路が
使用される全使用法をプログラミングすることができる
。次に、設計された集積回路を機能的に検査する。所望
の機能特性が得られると、ＲＯＭゾーンで、どのメモリ
セルがプログラミングされ、どのメモリセルがプログラ
ミングされないか、それに応じて対応するホトマスク作
業を決定する。
例えば、プログラミングされていないセルはそのフロー
ティングゲートトランジスタの導通チャネルに不純物を
全く含まない場合、その除外すべきメモリセルを除いて
、メモリ平面のセルの全ての導通チャネルに不純物を打
ち込むように、マスクを決定する。ＲＡＭメモリセルの
トランジスタの導通チャネルに不純物を打ち込むのに必
要な作業としてホトマスク作業は既に実施されているの
で、この製造方法の最後には余分な問題点は全く無い。
ティングゲートトランジスタの導通チャネルに不純物を
全く含まない場合、その除外すべきメモリセルを除いて
、メモリ平面のセルの全ての導通チャネルに不純物を打
ち込むように、マスクを決定する。ＲＡＭメモリセルの
トランジスタの導通チャネルに不純物を打ち込むのに必
要な作業としてホトマスク作業は既に実施されているの
で、この製造方法の最後には余分な問題点は全く無い。
一定のメモリ平面を備える集積回路を特徴付ける本発明
の方法は、集積回路製造方法に極めて広く利用すること
ができると指摘することができる。
の方法は、集積回路製造方法に極めて広く利用すること
ができると指摘することができる。
第１図から第３図は、本発明で使用されるフローティン
グゲートトランジスタの導通チャネルの導通性能の特性
曲線を示し； 第４図から第６図は、本発明による、プログラムされて
いてもいなくても良く、もしくは、不純物が打ち込まれ
ていてもいなくても良いＭＯ３形トランジスタの概略的
な断面図であり；第７図は、ＲＯＭメモリセルとＲＡＭ
メモリセルを有するメモリ平面とこれらのＲＯＭメモリ
セル中の情報の内容を読出すデバイスの概略図である。 （主な参照番号） １．２．３．４．５・・・特性曲線 ６・・・ドレイン ７・・・ソース ８・・・ゲート ９・・・導通チャネル１０・・・
フローティングゲート １１．１２・・・メモリブロック １３・・・ワード線用デコーダ １４・・・ビット線用デコーダ １５・・・メモリセル １６・・・フローティングゲートトランジスタ１７・・
・フローティングゲート １８・・・制御ケート１９・・・ソース２０・・・アー
ス接続線 ２１・・・ドレイン２４・・・ビット線
２６・・・ワード線２７・・・プログラミング用接続
線 ２８・・・アクセストランジスタ ２９・・・アクセス制御トランジスタ ３１・・・読出し回路 ３２．３３・・・比較器３４
．３５．３６．３７・・・人力 ３８．３９・・・分圧器ブリッジの中点４０〜４３．４
９・・・トランジスタ ４４．５２・・・標準メモリセル ４５．５１・・・インバータ ５４．５５・・・制御トランジスタ ５７・・・ワード線 ５８・・・接続線５６・・・
セル ＶＬ・・・読出し電圧Ｖｃｃ・・・基準
電圧
グゲートトランジスタの導通チャネルの導通性能の特性
曲線を示し； 第４図から第６図は、本発明による、プログラムされて
いてもいなくても良く、もしくは、不純物が打ち込まれ
ていてもいなくても良いＭＯ３形トランジスタの概略的
な断面図であり；第７図は、ＲＯＭメモリセルとＲＡＭ
メモリセルを有するメモリ平面とこれらのＲＯＭメモリ
セル中の情報の内容を読出すデバイスの概略図である。 （主な参照番号） １．２．３．４．５・・・特性曲線 ６・・・ドレイン ７・・・ソース ８・・・ゲート ９・・・導通チャネル１０・・・
フローティングゲート １１．１２・・・メモリブロック １３・・・ワード線用デコーダ １４・・・ビット線用デコーダ １５・・・メモリセル １６・・・フローティングゲートトランジスタ１７・・
・フローティングゲート １８・・・制御ケート１９・・・ソース２０・・・アー
ス接続線 ２１・・・ドレイン２４・・・ビット線
２６・・・ワード線２７・・・プログラミング用接続
線 ２８・・・アクセストランジスタ ２９・・・アクセス制御トランジスタ ３１・・・読出し回路 ３２．３３・・・比較器３４
．３５．３６．３７・・・人力 ３８．３９・・・分圧器ブリッジの中点４０〜４３．４
９・・・トランジスタ ４４．５２・・・標準メモリセル ４５．５１・・・インバータ ５４．５５・・・制御トランジスタ ５７・・・ワード線 ５８・・・接続線５６・・・
セル ＶＬ・・・読出し電圧Ｖｃｃ・・・基準
電圧
Claims (9)
- （１）フローティングゲートトランジスタを有する型の
電気的にプログラム可能なＲＡＭメモリセルと、ＲＯＭ
メモリセルとを備えるメモリ平面であって、該ＲＯＭメ
モリセルもまたフローティングゲートメモリを有する型
であり、プログラミング状態がこのトランジスタの導通
チャネルの導電率によって区別されることを特徴とする
メモリ平面。 - （２）上記ＲＯＭメモリセルのフローティングゲートト
ランジスタの導通チャネルが、そのプログラミング状態
に応じて、異なるように不純物でドープされていること
を特徴とする請求項１に記載のメモリ平面。 - （３）上記導通チャネルは、そのプログラミング状態に
応じてドープされている、もしくは、ドープされていな
いことを特徴とする請求項２に記載のメモリ平面。 - （４）上記ＲＡＭメモリセルのトランジスタの導通チャ
ネルの導電率は、このチャネル中に不純物を打ち込むこ
とによって向上されることを特徴とする請求項１から３
のいずれか１項に記載のメモリ平面。 - （５）上記ＲＯＭメモリセルは、上記ＲＡＭメモリセル
中に分布されていることを特徴とする請求項１から３の
いずれか１項に記載のメモリ平面。 - （６）上記メモリセルの内容を読出す手段を備え、該読
出し手段がこれらのセルの情報の内容と基準絶対値を比
較する手段を備えており、この比較手段は読出されるメ
モリセルの種類に応じて基準値を区別する手段を備える
ことを特徴とする請求項１から３のいずれか１項に記載
のメモリ平面。 - （７）上記メモリセルの内容を読出す手段を備え、該読
出し手段がこれらのセルの内容と基準絶対値を比較する
手段を備えており、メモリ平面はセルの種類に関係なく
、１つの同じ基準値を使用する手段を更に備えることを
特徴とする請求項１から３のいずれか１項に記載のメモ
リ平面。 - （８）ＲＡＭメモリセルとＲＯＭメモリセルとを備える
メモリ平面を備えるように構成された電子集積回路の画
成のためのプロトタイプであって、該プロトタイプのメ
モリ平面はＲＡＭメモリセルしか備えていないことを特
徴とするプロトタイプ。 - （９）ＲＡＭメモリセルとＲＯＭメモリセルを備えるメ
モリ平面を備える電子集積回路の画成方法であって、こ
の方法は、ＲＡＭメモリセルしか備えていないプロトタ
イプを形成する段階と、画成されるべき集積回路内でＲ
ＡＭメモリセルがＲＯＭメモリセルになる位置を決定す
る段階と、上記決定された位置にＲＯＭメモリセルが位
置する請求項１から３のいずれか１項によるメモリ平面
となるように設計されたメモリ平面を有する集積回路を
形成する段階からなることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8716063 | 1987-11-20 | ||
| FR8716063A FR2623651B1 (fr) | 1987-11-20 | 1987-11-20 | Plan memoire et procede et prototype de definition d'un circuit integre electronique comportant un tel plan memoire |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH023181A true JPH023181A (ja) | 1990-01-08 |
| JP3134075B2 JP3134075B2 (ja) | 2001-02-13 |
Family
ID=9356981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29448288A Expired - Fee Related JP3134075B2 (ja) | 1987-11-20 | 1988-11-21 | メモリアレイ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5099451A (ja) |
| EP (1) | EP0317442B1 (ja) |
| JP (1) | JP3134075B2 (ja) |
| KR (1) | KR890008990A (ja) |
| DE (1) | DE3867810D1 (ja) |
| FR (1) | FR2623651B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61204643A (ja) * | 1985-03-08 | 1986-09-10 | Ricoh Co Ltd | 静電潜像現像剤用キヤリア |
| JP2011523205A (ja) * | 2008-05-13 | 2011-08-04 | エス テ マイクロエレクトロニクス（ローセット）エス アー エス | Ｅｅｐｒｏｍ構造を有する読出し専用メモリ |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2649823B1 (fr) * | 1989-07-13 | 1993-10-22 | Gemplus Card International | Fusible mos a claquage d'oxyde et son application aux cartes a memoire |
| JPH088314B2 (ja) * | 1989-10-11 | 1996-01-29 | 株式会社東芝 | 不揮発性半導体記憶装置およびその製造方法 |
| FR2683664A1 (fr) * | 1991-11-13 | 1993-05-14 | Sgs Thomson Microelectronics | Memoire integree electriquement programmable a un seuil transistor. |
| FR2690748A1 (fr) * | 1992-04-30 | 1993-11-05 | Sgs Thomson Microelectronics | Circuit de détection de seuil de tension à très faible consommation. |
| US5359573A (en) * | 1992-06-19 | 1994-10-25 | Lattice Semiconductor Corporation | Flash E2 PROM array with mingle polysilicon layer memory cell |
| FR2714202B1 (fr) * | 1993-12-22 | 1996-01-12 | Sgs Thomson Microelectronics | Mémoire en circuit intégré à temps de lecture amélioré. |
| FR2758645B1 (fr) * | 1997-01-22 | 2001-12-14 | Sgs Thomson Microelectronics | Dispositif et procede de programmation d'une memoire |
| FR2859041A1 (fr) * | 2003-08-18 | 2005-02-25 | St Microelectronics Sa | Circuit memoire a memoire non volatile d'identification et procede associe |
| JP2005310314A (ja) * | 2004-04-23 | 2005-11-04 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2006048749A (ja) * | 2004-07-30 | 2006-02-16 | Seiko Epson Corp | 不揮発性記憶装置及び不揮発性記憶装置のデータ書き込み方法 |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
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| JPS62121979A (ja) * | 1985-11-22 | 1987-06-03 | Mitsubishi Electric Corp | 集積回路メモリ |
| JPS62224853A (ja) * | 1986-03-26 | 1987-10-02 | Hitachi Ltd | マイクロ・コンピユ−タ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1186430B (it) * | 1985-12-12 | 1987-11-26 | Sgs Microelettrica Spa | Rpocedimento per la realizzazione di memorie a sola lettura in tecnologia nmos programmate mediante impiantazione ionica e memoria a sola lettura ottenuta mediante tale procedimento |
| JPS62143476A (ja) * | 1985-12-18 | 1987-06-26 | Fujitsu Ltd | 半導体記憶装置 |
-
1987
- 1987-11-20 FR FR8716063A patent/FR2623651B1/fr not_active Expired - Lifetime
-
1988
- 1988-11-16 US US07/272,123 patent/US5099451A/en not_active Expired - Lifetime
- 1988-11-18 DE DE8888402906T patent/DE3867810D1/de not_active Expired - Lifetime
- 1988-11-18 EP EP88402906A patent/EP0317442B1/fr not_active Expired - Lifetime
- 1988-11-21 JP JP29448288A patent/JP3134075B2/ja not_active Expired - Fee Related
- 1988-11-21 KR KR1019880015323A patent/KR890008990A/ko not_active Withdrawn
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| US5099451A (en) | 1992-03-24 |
| EP0317442B1 (fr) | 1992-01-15 |
| JP3134075B2 (ja) | 2001-02-13 |
| DE3867810D1 (de) | 1992-02-27 |
| FR2623651A1 (fr) | 1989-05-26 |
| EP0317442A1 (fr) | 1989-05-24 |
| FR2623651B1 (fr) | 1992-11-27 |
| KR890008990A (ko) | 1989-07-13 |
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