JPH023288A - 絶縁ゲート型バイポーラトランジスタ - Google Patents
絶縁ゲート型バイポーラトランジスタInfo
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- JPH023288A JPH023288A JP63151502A JP15150288A JPH023288A JP H023288 A JPH023288 A JP H023288A JP 63151502 A JP63151502 A JP 63151502A JP 15150288 A JP15150288 A JP 15150288A JP H023288 A JPH023288 A JP H023288A
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- pressure resistance
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- Pending
Links
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- 239000012535 impurity Substances 0.000 abstract description 9
- 239000011229 interlayer Substances 0.000 abstract description 2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
- H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
- H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、絶縁ゲート型バイポーラトランジスタに係り
、特にオン抵抗を減らした素子構造に関する。
、特にオン抵抗を減らした素子構造に関する。
Ｂ１発明の概要
本発明は、絶縁ゲート型バイポーラトランジスタにおい
て、 チャネルを縦方向に持つ構造とすることにより、面積利
用率、耐圧を向上しながらオン抵抗を低減できるように
したものである。
て、 チャネルを縦方向に持つ構造とすることにより、面積利
用率、耐圧を向上しながらオン抵抗を低減できるように
したものである。
Ｃ１従来の技術
電力変換装置用の電力素子は、装置の高効率化低騒音化
等の観点から高周波化が強く要求されてきている。高周
波用電力素子としてはパワーＭＯ９ＦＥＴが知られてお
り、この素子は電圧駆動型になる高入力インピーダンス
特性を有してパワートランジスタ等のバイポーラ型素子
に較べて駆動回路の構成を簡単、小型化する長所を持つ
が、この反面にオン抵抗が大きく高耐圧大電流化が困難
になるという短所を持つ。
等の観点から高周波化が強く要求されてきている。高周
波用電力素子としてはパワーＭＯ９ＦＥＴが知られてお
り、この素子は電圧駆動型になる高入力インピーダンス
特性を有してパワートランジスタ等のバイポーラ型素子
に較べて駆動回路の構成を簡単、小型化する長所を持つ
が、この反面にオン抵抗が大きく高耐圧大電流化が困難
になるという短所を持つ。
そこで、Ｍ ＯＳ Ｆ Ｅ Ｔの短所を補うため、ＭＯ
ＳＦＥＴにバイポーラ動作を付加したバイポーラ・Ｍ
ＯＳ ＞ｆ；１合素子、いわゆるＩ Ｇ Ｂ Ｔ （Ｉ
ｎ５ｕｌａｔｅｄＧａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎ
ｓｉｓｔｏｒ）が開発されてきている。
ＳＦＥＴにバイポーラ動作を付加したバイポーラ・Ｍ
ＯＳ ＞ｆ；１合素子、いわゆるＩ Ｇ Ｂ Ｔ （Ｉ
ｎ５ｕｌａｔｅｄＧａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎ
ｓｉｓｔｏｒ）が開発されてきている。
第２図は従来のＩ ＧＢＴの断面構造を示す。この素子
は、縦型のＭ ＯＳ Ｆ Ｅ Ｔのドレイン側にＰ。
は、縦型のＭ ＯＳ Ｆ Ｅ Ｔのドレイン側にＰ。
１１を設けた構造にされ、Ｐ”（１）ウェハにｎ層２．
ｎ−層３をエピタキソヤル成長により形成し、この盾仮
を用いてＭ ＯＳ Ｆ Ｅ Ｔの製造プロセスと同様の
プロセスで層４〜９が形成される。ＩＯはエミッタ電極
である。
ｎ−層３をエピタキソヤル成長により形成し、この盾仮
を用いてＭ ＯＳ Ｆ Ｅ Ｔの製造プロセスと同様の
プロセスで層４〜９が形成される。ＩＯはエミッタ電極
である。
この構造において、ゲート層８に正のゲート電圧を印加
することによりｎ゛層６ｎ−層３間にチャネルが形成さ
れ、層６から層３に電子が流れ込み、この電子が層３の
電位を下げ、コレクタ側のＰ″ｎ−接合を順バイアスし
、Ｐ゛層ｌらｎ４３３に正孔が流れ込み、ｎ−層３のベ
ース抵抗を下げる。この正孔の流れ込みにより、素子オ
ン抵抗の大部分になるｍ１１の抵抗を下げてオン抵抗を
下げる。ｎ゛層２オン抵抗との兼ね合いをとりなからＰ
゛層１側からの正孔注入を抑制し、ｎ−層に蓄積するキ
ャリアを低減してターンオフを短縮する。
することによりｎ゛層６ｎ−層３間にチャネルが形成さ
れ、層６から層３に電子が流れ込み、この電子が層３の
電位を下げ、コレクタ側のＰ″ｎ−接合を順バイアスし
、Ｐ゛層ｌらｎ４３３に正孔が流れ込み、ｎ−層３のベ
ース抵抗を下げる。この正孔の流れ込みにより、素子オ
ン抵抗の大部分になるｍ１１の抵抗を下げてオン抵抗を
下げる。ｎ゛層２オン抵抗との兼ね合いをとりなからＰ
゛層１側からの正孔注入を抑制し、ｎ−層に蓄積するキ
ャリアを低減してターンオフを短縮する。
Ｄ 発明か解決しようとする課題
従来のＩ ＧＢＴ構造において、素子の高耐圧化にはｎ
−層３を厚く形成すると共にＰ゛層４２層５を深く拡散
形成する必要がある。
−層３を厚く形成すると共にＰ゛層４２層５を深く拡散
形成する必要がある。
しかし、拡散層を深くするにつれて横方向への拡散１も
増大する。このため、ユニットセルの横方向の大きさが
増して面積利用率を悪くするし、深い拡散がオン抵抗を
増大させる。この結果、１０００Ｖ１５０Ａ素子でオン
電圧３Ｖを下回る素子を歩留り良く作成することは困難
になるものであった。
増大する。このため、ユニットセルの横方向の大きさが
増して面積利用率を悪くするし、深い拡散がオン抵抗を
増大させる。この結果、１０００Ｖ１５０Ａ素子でオン
電圧３Ｖを下回る素子を歩留り良く作成することは困難
になるものであった。
本発明の目的は、面積利用率及び耐圧を低下さ仕ること
なくオン抵抗を小さくすることができる［ＧＢＴ素子構
造を提供することにある。
なくオン抵抗を小さくすることができる［ＧＢＴ素子構
造を提供することにある。
９０課題を解決するための手段と作用
本発明は上記目的を達成するため、コレクタ側のＰ゛層
ウェハにｎ−層、Ｐ層及びパターン形成したエミッタ側
のｎ層層を有し、前記ｎ層層からｎ層に達する深さの溝
内壁面に絶縁膜を有して該溝内に制御電極を設けた構造
とし、ｎ層層からｎ−層に至る縦方向のチャネル形成に
よってＰ層の拡散形成を不要にして横方向の拡散を無く
して所期のチャネル長、ｎ゛層厚さを得る。
ウェハにｎ−層、Ｐ層及びパターン形成したエミッタ側
のｎ層層を有し、前記ｎ層層からｎ層に達する深さの溝
内壁面に絶縁膜を有して該溝内に制御電極を設けた構造
とし、ｎ層層からｎ−層に至る縦方向のチャネル形成に
よってＰ層の拡散形成を不要にして横方向の拡散を無く
して所期のチャネル長、ｎ゛層厚さを得る。
Ｆ 実施例
第１図は本発明の一実施例を示すＩ ＧＢＴの断面図で
ある。同図が第２図と異なる部分は、０層６からｎ−層
３までのチャネルを縦方向に形成した点にある。
ある。同図が第２図と異なる部分は、０層６からｎ−層
３までのチャネルを縦方向に形成した点にある。
この構造を得るための製造プロセスは、Ｐ゛層１なるＰ
型ウェハにｎ゛層２びｎ−層３をエビタキンヤル成長で
形成し、この基板にＰ型の不純物を全面に拡散して２層
４を形成する。次に、ｎ型の不純物を酸化膜をマスクと
して所定のパターンにｎ゛層６拡散形成し、さらに上記
ｎ型不純物用の酸化マスクを使用して反応性イオンエツ
チング等によりウェハの主面にｎ−層３に達する溝を掘
り込む。この溝部壁面にゲート酸化膜７を付けた後、該
溝部に低抵抗のポリシリコン８を充填してゲート電極と
し、この上面に層間絶縁膜９を付け、最後にエミッダ電
極ＩＯをメタル蒸着等によって形成する。
型ウェハにｎ゛層２びｎ−層３をエビタキンヤル成長で
形成し、この基板にＰ型の不純物を全面に拡散して２層
４を形成する。次に、ｎ型の不純物を酸化膜をマスクと
して所定のパターンにｎ゛層６拡散形成し、さらに上記
ｎ型不純物用の酸化マスクを使用して反応性イオンエツ
チング等によりウェハの主面にｎ−層３に達する溝を掘
り込む。この溝部壁面にゲート酸化膜７を付けた後、該
溝部に低抵抗のポリシリコン８を充填してゲート電極と
し、この上面に層間絶縁膜９を付け、最後にエミッダ電
極ＩＯをメタル蒸着等によって形成する。
このように、２層４を全面に拡散形成し、その上面にｎ
層層をパターン形成し、ｎ°層６からｎ層に至る溝部に
縦方向にゲート層を形成することでチャネルを縦方向に
持つ構造とする。これにより、２層４を深く形成する素
子の高耐圧化にもユニットセル面積を広げる必要がなく
なる。従って、従来構造では高耐圧素子になるほどユニ
ットセル面積を広くし、また深い拡散がオン抵抗増大を
招くのに対して、本実施例の構造では同じチップ面積で
オン抵抗を低く又は高耐圧化を図ることがてきる。
層層をパターン形成し、ｎ°層６からｎ層に至る溝部に
縦方向にゲート層を形成することでチャネルを縦方向に
持つ構造とする。これにより、２層４を深く形成する素
子の高耐圧化にもユニットセル面積を広げる必要がなく
なる。従って、従来構造では高耐圧素子になるほどユニ
ットセル面積を広くし、また深い拡散がオン抵抗増大を
招くのに対して、本実施例の構造では同じチップ面積で
オン抵抗を低く又は高耐圧化を図ることがてきる。
本実施例に基づく実験として、１００ＯＶ１５０Ａクラ
スのＩＧＢＴ素子を第１図の構造と第２図の構造のもの
を同じチップ面積で得るよう試作し、５０Ａ通電時のオ
ン電圧を測定した。この実験では従来構造のものが３〜
４Ｖのオン電圧であるのに対して、本実施例の構造では
２〜３■のオン電圧に低下し、オン時の電力損失を大幅
に低減できることが判った。
スのＩＧＢＴ素子を第１図の構造と第２図の構造のもの
を同じチップ面積で得るよう試作し、５０Ａ通電時のオ
ン電圧を測定した。この実験では従来構造のものが３〜
４Ｖのオン電圧であるのに対して、本実施例の構造では
２〜３■のオン電圧に低下し、オン時の電力損失を大幅
に低減できることが判った。
また、従来構造のものはＰ型不純物導入のためのマスク
パターン及びｎ型不純物導入のためのマスクパターンの
２種類のパターンを必要とするが、本実施例のものでは
ｎ型不純物導入のためのマスクパターンのみで溝部掘り
込みもでき、製造プロセスの短縮、簡略化を図ることが
できる。
パターン及びｎ型不純物導入のためのマスクパターンの
２種類のパターンを必要とするが、本実施例のものでは
ｎ型不純物導入のためのマスクパターンのみで溝部掘り
込みもでき、製造プロセスの短縮、簡略化を図ることが
できる。
なお、実施例においては等方性エツチングによるＵ字形
溝の場合を示すが、これは異方性エツチングによるＶ字
形溝の構造にして同様のプロセスによる製造が可能であ
る。
溝の場合を示すが、これは異方性エツチングによるＶ字
形溝の構造にして同様のプロセスによる製造が可能であ
る。
Ｇ９発明の効果
以上のとおり、本発明によれば、縦方向のチャネルを持
つＩ ＧＢＴとするため、チャネルの形成にＰ層の横方
向の拡散が無くなり、同じチャネル長を得るにもユニッ
ト面積利用率が向上すると共に耐圧を向上でき、しかも
オン抵抗の増大が無くなる効果がある。また、拡散によ
るチャネル形成に較べてＰ層の厚さによるユニットセル
間のチャネル長均−化を図ることができ、歩留り及びマ
スクパターンの低減も含めて製造プロセスの短縮を図る
ことができる。
つＩ ＧＢＴとするため、チャネルの形成にＰ層の横方
向の拡散が無くなり、同じチャネル長を得るにもユニッ
ト面積利用率が向上すると共に耐圧を向上でき、しかも
オン抵抗の増大が無くなる効果がある。また、拡散によ
るチャネル形成に較べてＰ層の厚さによるユニットセル
間のチャネル長均−化を図ることができ、歩留り及びマ
スクパターンの低減も含めて製造プロセスの短縮を図る
ことができる。
第１図は本発明の一実施例を示す素子断面図、第２図は
従来のＩＣ；ＢＴ断面図である。 ■・・・Ｐ層層、３・・・ｎ−層、４・・・Ｐ層、６・
・・ｎ層層、７・絶縁膜、８・・・ゲート電極。 第１図 デブ矩例のＩＧＢＴｖ旬図 コレクタ 第２図 詑釆楯哉のＩＧＢＴ餠面口 Φ コレクタ
従来のＩＣ；ＢＴ断面図である。 ■・・・Ｐ層層、３・・・ｎ−層、４・・・Ｐ層、６・
・・ｎ層層、７・絶縁膜、８・・・ゲート電極。 第１図 デブ矩例のＩＧＢＴｖ旬図 コレクタ 第２図 詑釆楯哉のＩＧＢＴ餠面口 Φ コレクタ
Claims (1)
- （１）コレクタ側のＰ＾＋層ウェハにｎ＾−層、Ｐ層及
びパターン形成したエミッタ側のｎ＾＋層を有し、前記
ｎ＾＋層からｎ＾−層に達する深さの溝内壁面に絶縁膜
を有して該溝内に制御電極を設けた構造を特徴とする絶
縁ゲート型バイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63151502A JPH023288A (ja) | 1988-06-20 | 1988-06-20 | 絶縁ゲート型バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63151502A JPH023288A (ja) | 1988-06-20 | 1988-06-20 | 絶縁ゲート型バイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH023288A true JPH023288A (ja) | 1990-01-08 |
Family
ID=15519913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63151502A Pending JPH023288A (ja) | 1988-06-20 | 1988-06-20 | 絶縁ゲート型バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH023288A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0645612A (ja) * | 1992-07-21 | 1994-02-18 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US5304821A (en) * | 1990-10-08 | 1994-04-19 | Mitsubishi Denki Kabushiki Kaisha | MOS-gate-turnoff thyristor |
| EP0594049A1 (en) * | 1992-10-20 | 1994-04-27 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar transistor and manufacturing method thereof |
| US6040599A (en) * | 1996-03-12 | 2000-03-21 | Mitsubishi Denki Kabushiki Kaisha | Insulated trench semiconductor device with particular layer structure |
| US6107650A (en) * | 1994-02-21 | 2000-08-22 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device and manufacturing method thereof |
-
1988
- 1988-06-20 JP JP63151502A patent/JPH023288A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5304821A (en) * | 1990-10-08 | 1994-04-19 | Mitsubishi Denki Kabushiki Kaisha | MOS-gate-turnoff thyristor |
| JPH0645612A (ja) * | 1992-07-21 | 1994-02-18 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| EP0594049A1 (en) * | 1992-10-20 | 1994-04-27 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar transistor and manufacturing method thereof |
| US6107650A (en) * | 1994-02-21 | 2000-08-22 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device and manufacturing method thereof |
| US6323508B1 (en) | 1994-02-21 | 2001-11-27 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device and manufacturing method thereof |
| US6331466B1 (en) | 1994-02-21 | 2001-12-18 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device and manufacturing method thereof |
| US6221721B1 (en) | 1996-02-12 | 2001-04-24 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing an insulated trench gate semiconductor device |
| US6040599A (en) * | 1996-03-12 | 2000-03-21 | Mitsubishi Denki Kabushiki Kaisha | Insulated trench semiconductor device with particular layer structure |
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