JPH0235265B2 - - Google Patents
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- Publication number
- JPH0235265B2 JPH0235265B2 JP54029337A JP2933779A JPH0235265B2 JP H0235265 B2 JPH0235265 B2 JP H0235265B2 JP 54029337 A JP54029337 A JP 54029337A JP 2933779 A JP2933779 A JP 2933779A JP H0235265 B2 JPH0235265 B2 JP H0235265B2
- Authority
- JP
- Japan
- Prior art keywords
- delay time
- integrated circuit
- under test
- input
- lsi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Measurement Of Unknown Time Intervals (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は集積回路の遅延時間測定方法に関し、
たとえば、記憶装置を有する自動試験装置を用い
て集積回路の遅延時間を測定する方法に関する。
たとえば、記憶装置を有する自動試験装置を用い
て集積回路の遅延時間を測定する方法に関する。
一般に、集積回路の入出力間における遅延時間
の高速測定法として、多数の入出力ピン（たとえ
ば60ピン、72ピン）をもつたフアンクシヨンLSI
テスタ（自動試験装置）を用いる方法がある。こ
の方法によれば、フアンクシヨンLSIテスタ内の
パターン・ゼネレータによつて発生されたテスト
パターンを被測定素子の入力ピン（たとえば40ピ
ン、60ピン、又は120ピン）の各々に印加し、出
力ピン（同じく40ピン、60ピン、又は120ピン）
の各々における出力パターンを期待値と比較し
て、この被測定素子の品質の良否を判定する。こ
の場合、出力ドライバー特性のばらつきやLSIス
テータ内部の信号経路の相異等により、被測定素
子の入力ピンにおけるテストパターンの立上り／
立下りが、各ピン毎に±２〜±５ナノ秒程度ずれ
る、いわゆるスキユーが生じる。また、フアンク
シヨンテスタと被測定素子を接続する線路及び被
測定物の端子のインピーダンスの違いにより、入
力ピンにおけるテストパターンの立上りが各ピン
毎に異なるなまりを生じる。さらに、フアンクシ
ヨンLSIテスタの各出力ピン毎に異なる検出系入
力容量のため被測定物の出力波形になまりを生じ
る。これらの、入力信号のスキユー、入力信号立
上りのなまり、出力波形のなまり、等は遅延時間
測定における誤差要因となり、フアンクシヨン
LSIテスタを用いた遅延時間の測定においては、
これらの各種誤差要因は重畳されて測定精度が低
下する。これらの各種誤差要因に対して測定値を
補正するために、従来、各種誤差要因の遅延時間
に対する影響を補正値としてフアンクシヨンLSI
テスタの入出力ピン毎に、同一品種の被測定素子
について予め個別に求めておき、この補正値を用
いて測定値を補正してきた。しかしながら、多岐
にわたる誤差要因の被測定素子に対する影響を、
入出力ピンの極めて多数の組合せ（60ピンの場合
最大で60！個）について調査し補正することは、
極めて煩雑であるばかりでなく、フアンクシヨン
LSIテスタの入力ピンにおけるテスタの回路特性
によつて決まる波形の立上り時間は、例えば２ナ
ノ秒というように、一定であるため、被測定素子
の測定仕様に対応できず、また、被測定素子の入
力ピンにおけるスキユー或いは立上りのなまりに
対応できず、被測定素子の出力に対する検出系の
応答性、入力インピーダンスにより完全な補正は
不可能であり、集積回路の遅延時間の測定におい
て高い精度を期待することは困難である。
の高速測定法として、多数の入出力ピン（たとえ
ば60ピン、72ピン）をもつたフアンクシヨンLSI
テスタ（自動試験装置）を用いる方法がある。こ
の方法によれば、フアンクシヨンLSIテスタ内の
パターン・ゼネレータによつて発生されたテスト
パターンを被測定素子の入力ピン（たとえば40ピ
ン、60ピン、又は120ピン）の各々に印加し、出
力ピン（同じく40ピン、60ピン、又は120ピン）
の各々における出力パターンを期待値と比較し
て、この被測定素子の品質の良否を判定する。こ
の場合、出力ドライバー特性のばらつきやLSIス
テータ内部の信号経路の相異等により、被測定素
子の入力ピンにおけるテストパターンの立上り／
立下りが、各ピン毎に±２〜±５ナノ秒程度ずれ
る、いわゆるスキユーが生じる。また、フアンク
シヨンテスタと被測定素子を接続する線路及び被
測定物の端子のインピーダンスの違いにより、入
力ピンにおけるテストパターンの立上りが各ピン
毎に異なるなまりを生じる。さらに、フアンクシ
ヨンLSIテスタの各出力ピン毎に異なる検出系入
力容量のため被測定物の出力波形になまりを生じ
る。これらの、入力信号のスキユー、入力信号立
上りのなまり、出力波形のなまり、等は遅延時間
測定における誤差要因となり、フアンクシヨン
LSIテスタを用いた遅延時間の測定においては、
これらの各種誤差要因は重畳されて測定精度が低
下する。これらの各種誤差要因に対して測定値を
補正するために、従来、各種誤差要因の遅延時間
に対する影響を補正値としてフアンクシヨンLSI
テスタの入出力ピン毎に、同一品種の被測定素子
について予め個別に求めておき、この補正値を用
いて測定値を補正してきた。しかしながら、多岐
にわたる誤差要因の被測定素子に対する影響を、
入出力ピンの極めて多数の組合せ（60ピンの場合
最大で60！個）について調査し補正することは、
極めて煩雑であるばかりでなく、フアンクシヨン
LSIテスタの入力ピンにおけるテスタの回路特性
によつて決まる波形の立上り時間は、例えば２ナ
ノ秒というように、一定であるため、被測定素子
の測定仕様に対応できず、また、被測定素子の入
力ピンにおけるスキユー或いは立上りのなまりに
対応できず、被測定素子の出力に対する検出系の
応答性、入力インピーダンスにより完全な補正は
不可能であり、集積回路の遅延時間の測定におい
て高い精度を期待することは困難である。
本発明の目的は、上述の問題点にかんがみ、標
準サンプルの補正データをサンプリングオシロス
コープによる正確な測定値とフアンクシヨンLSI
テスタによる測定値の差により求めておき、各々
の被測定素子の測定値をその補正データを用いて
補正するという構想に基づき、集積回路の遅延時
間の測定における精度を高め、かつ集積回路の入
出力ピンの組合せのすべてについて誤差要因の影
響を調べるような煩雑さを排除した、フアンクシ
ヨンLSIテスタを用いる集積回路の遅延時間の測
定方法を提案することである。
準サンプルの補正データをサンプリングオシロス
コープによる正確な測定値とフアンクシヨンLSI
テスタによる測定値の差により求めておき、各々
の被測定素子の測定値をその補正データを用いて
補正するという構想に基づき、集積回路の遅延時
間の測定における精度を高め、かつ集積回路の入
出力ピンの組合せのすべてについて誤差要因の影
響を調べるような煩雑さを排除した、フアンクシ
ヨンLSIテスタを用いる集積回路の遅延時間の測
定方法を提案することである。
本発明においては、パターン・ゼネレータによ
つて発生されたテストパターンを被測定集積回路
の入力ピンの各々に印加し、出力ピンの各々にお
ける出力値を期待値と比較するフアンクシヨンテ
スタを用いる集積回路の遅延時間の測定方法にお
いて、 被測定集積回路に関する完全良品である標準サ
ンプルの遅延時間をサンプリングスコープを用い
て正確に測定し、 該フアンクシヨンテスタを用いて該標準サンプ
ルの遅延時間を測定し、これと該サンプリングス
コープの測定値との差を補正テーブルとして記憶
装置に記憶させ、 該被測定集積回路について該フアンクシヨンテ
スタにより得られた遅延回路に関する測定値を該
補正テーブルを用いて補正し該期待値との比較を
して被測定集積回路の品質の良否を判断すること
を特徴とする集積回路の遅延時間の測定方法が提
供される。
つて発生されたテストパターンを被測定集積回路
の入力ピンの各々に印加し、出力ピンの各々にお
ける出力値を期待値と比較するフアンクシヨンテ
スタを用いる集積回路の遅延時間の測定方法にお
いて、 被測定集積回路に関する完全良品である標準サ
ンプルの遅延時間をサンプリングスコープを用い
て正確に測定し、 該フアンクシヨンテスタを用いて該標準サンプ
ルの遅延時間を測定し、これと該サンプリングス
コープの測定値との差を補正テーブルとして記憶
装置に記憶させ、 該被測定集積回路について該フアンクシヨンテ
スタにより得られた遅延回路に関する測定値を該
補正テーブルを用いて補正し該期待値との比較を
して被測定集積回路の品質の良否を判断すること
を特徴とする集積回路の遅延時間の測定方法が提
供される。
本発明による集積回路の遅延時間測定法の実施
例においては、添附の図面に示されるように、パ
ターンジエネレータ１から発生される所要のテス
トパターンは切替手段２を介して被測定LSIに関
する完全良品である標準LSIサンプル４の入力ピ
ン又は被測定LSI１３に接続される。
例においては、添附の図面に示されるように、パ
ターンジエネレータ１から発生される所要のテス
トパターンは切替手段２を介して被測定LSIに関
する完全良品である標準LSIサンプル４の入力ピ
ン又は被測定LSI１３に接続される。
まず、テストパターンを標準LSIサンプル４に
入力する。この場合、その入出力ピンはそれぞれ
切替手段３及び５によつて選択され、選択された
入出力ピンは連動切替手段６によつてサンプリン
グスコープ７又はフアンクシヨンLSIテスタ８に
接続される。標準LSIサンプル４の入出力ピンが
サンプリングスコープ７に接続された場合、入出
力ピンの各々の組合せについてテストパターン毎
にサンプリングスコープにより遅延時間が測定さ
れ、この測定結果はインタフエース回路及び
CPU（図示せず）を介してデイスク９に記憶され
る。サンプリングスコープ及び測定系の立上り時
間はサブナノ秒のオーダであるので、遅延時間は
ほぼ正確に測定できるが、測定に要する時間はフ
アンクシヨンLSIテスタを用いる場合に比べては
るかに長い。次に、標準LSIサンプル４の入出力
ピンが連動切替手段６によつてフアンクシヨン
LSIテスタ８に接続された場合も同様にしてフア
ンクシヨンLSIテスタ８により入出力ピンの各組
合せについてテストパターン毎に遅延時間が測定
され、この測定結果がインタフエース回路及び
CPU（図示せず）を介してデイスク１０に記憶さ
れる。デイスク９とデイスク１０に記憶された標
準LSIの遅延時間の入出力ピンの各組合せについ
ての各テストパターン毎の差は演算装置１４によ
り計算され、この差はサンプリングオシロスコー
プ７による測定値を基準としてこれに対するフア
ンクシヨンLSIテスタ８による測定値の差を測定
機差とすることを意味しており、この測定機差を
補正テーブルとしてデイスク１５に記憶してお
く。
入力する。この場合、その入出力ピンはそれぞれ
切替手段３及び５によつて選択され、選択された
入出力ピンは連動切替手段６によつてサンプリン
グスコープ７又はフアンクシヨンLSIテスタ８に
接続される。標準LSIサンプル４の入出力ピンが
サンプリングスコープ７に接続された場合、入出
力ピンの各々の組合せについてテストパターン毎
にサンプリングスコープにより遅延時間が測定さ
れ、この測定結果はインタフエース回路及び
CPU（図示せず）を介してデイスク９に記憶され
る。サンプリングスコープ及び測定系の立上り時
間はサブナノ秒のオーダであるので、遅延時間は
ほぼ正確に測定できるが、測定に要する時間はフ
アンクシヨンLSIテスタを用いる場合に比べては
るかに長い。次に、標準LSIサンプル４の入出力
ピンが連動切替手段６によつてフアンクシヨン
LSIテスタ８に接続された場合も同様にしてフア
ンクシヨンLSIテスタ８により入出力ピンの各組
合せについてテストパターン毎に遅延時間が測定
され、この測定結果がインタフエース回路及び
CPU（図示せず）を介してデイスク１０に記憶さ
れる。デイスク９とデイスク１０に記憶された標
準LSIの遅延時間の入出力ピンの各組合せについ
ての各テストパターン毎の差は演算装置１４によ
り計算され、この差はサンプリングオシロスコー
プ７による測定値を基準としてこれに対するフア
ンクシヨンLSIテスタ８による測定値の差を測定
機差とすることを意味しており、この測定機差を
補正テーブルとしてデイスク１５に記憶してお
く。
次いで標準LSIサンプル４と同一品種の被測定
LSI１３の入力ピンに前記と同様のテストパター
ンを切替手段２を介してパターンジエネレータ１
より入力する。被測定LSIの入出力ピンはそれぞ
れ切替手段１１及び１２によつて選択され、選択
された入出力ピンはフアンクシヨンLSIテスタ８
に接続される。フアンクシヨンLSIテスタ８によ
り被測定LSI１３の入出力ピンの各々の組合せに
ついて各テストパターン毎に遅延時間が測定さ
れ、この測定結果は補正装置１６において、デイ
スク１５に記憶されている補正テーブルにより入
出力ピンの各々の組合せについて各テストパター
ン毎に補正される。こうして得られた被測定LSI
の最終的な測定値は、サンプリングオシロスコー
プを用いて得られる測定値にほぼ等しく、極めて
精度が高い。この最終測定値を判定装置１７にお
いて許容値と比較して品質の良否を判定する。
LSI１３の入力ピンに前記と同様のテストパター
ンを切替手段２を介してパターンジエネレータ１
より入力する。被測定LSIの入出力ピンはそれぞ
れ切替手段１１及び１２によつて選択され、選択
された入出力ピンはフアンクシヨンLSIテスタ８
に接続される。フアンクシヨンLSIテスタ８によ
り被測定LSI１３の入出力ピンの各々の組合せに
ついて各テストパターン毎に遅延時間が測定さ
れ、この測定結果は補正装置１６において、デイ
スク１５に記憶されている補正テーブルにより入
出力ピンの各々の組合せについて各テストパター
ン毎に補正される。こうして得られた被測定LSI
の最終的な測定値は、サンプリングオシロスコー
プを用いて得られる測定値にほぼ等しく、極めて
精度が高い。この最終測定値を判定装置１７にお
いて許容値と比較して品質の良否を判定する。
以上説明したように、本発明によれば、標準サ
ンプルの補正データをサンプリングオシロスコー
プによる測定値とフアンクシヨンLSIテスタによ
る測定値の差により求めておき、各々の被測定素
子の測定値をその補正データを用いて補正すると
いう構想に基づき、集積回路の遅延時間の測定に
おける精度を高め、かつ集積回路の入出力ピンの
組合せのすべてについて誤差要因の影響を人の手
をかりて調べるような煩雑さを排除した、フアン
クシヨンLSIテスタを用いる集積回路の遅延時間
の測定方法が得られる。
ンプルの補正データをサンプリングオシロスコー
プによる測定値とフアンクシヨンLSIテスタによ
る測定値の差により求めておき、各々の被測定素
子の測定値をその補正データを用いて補正すると
いう構想に基づき、集積回路の遅延時間の測定に
おける精度を高め、かつ集積回路の入出力ピンの
組合せのすべてについて誤差要因の影響を人の手
をかりて調べるような煩雑さを排除した、フアン
クシヨンLSIテスタを用いる集積回路の遅延時間
の測定方法が得られる。
尚、本発明の実施例においては、サンプリング
オシロスコープによる測定値を基準としたが、こ
れに替えて他の精密な測定器を用いて得られる測
定値を基準としてもよい。
オシロスコープによる測定値を基準としたが、こ
れに替えて他の精密な測定器を用いて得られる測
定値を基準としてもよい。
添附の図面は、本発明による、集積回路の遅延
時間の測定方法を説明するための、集積回路遅延
時間測定システムのブロツク回路図である。 １：パターンジエネレータ、２，３，５，６，
１１，１２：切替手段、４：標準LSIサンプル、
７：サンプリングスコープ、８：フアンクシヨン
LSIテスタ、９，１０，１５：デイスク、１３：
被測定LSI、１４：演算装置、１６：補正装置、
１７：判定装置。
時間の測定方法を説明するための、集積回路遅延
時間測定システムのブロツク回路図である。 １：パターンジエネレータ、２，３，５，６，
１１，１２：切替手段、４：標準LSIサンプル、
７：サンプリングスコープ、８：フアンクシヨン
LSIテスタ、９，１０，１５：デイスク、１３：
被測定LSI、１４：演算装置、１６：補正装置、
１７：判定装置。
Claims (1)
- 【特許請求の範囲】 １ パターン・ゼネレータによつて発生されたテ
ストパターンを被測定集積回路の入力ピンの各々
に印加し、出力ピンの各々における出力値を期待
値と比較するフアンクシヨンテスタを用いる集積
回路の遅延時間の測定方法において、 被測定集積回路に関する完全良品である標準サ
ンプルの遅延時間をサンプリングスコープを用い
て正確に測定し、 該フアンクシヨンテスタを用いて該標準サンプ
ルの遅延時間を測定し、これと該サンプリングス
コープの測定値との差を補正テーブルとして記憶
装置に記憶させ、 該被測定集積回路について該フアンクシヨンテ
スタにより得られた遅延回路に関する測定値を該
補正テーブルを用いて補正し該期待値との比較と
して被測定集積回路の品質の良否を判断すること
を特徴とする集積回路の遅延時間の測定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2933779A JPS55122170A (en) | 1979-03-15 | 1979-03-15 | Method of measuring lag time of integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2933779A JPS55122170A (en) | 1979-03-15 | 1979-03-15 | Method of measuring lag time of integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55122170A JPS55122170A (en) | 1980-09-19 |
| JPH0235265B2 true JPH0235265B2 (ja) | 1990-08-09 |
Family
ID=12273412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2933779A Granted JPS55122170A (en) | 1979-03-15 | 1979-03-15 | Method of measuring lag time of integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55122170A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3134141A1 (de) * | 1981-08-28 | 1983-03-17 | Basf Ag, 6700 Ludwigshafen | 2h-1,2,4,6-thiatriazin(3)on-1,1-dioxide, verfahren zur ihrer herstellung und ihre verwendung zur bekaempfung unerwuenschten pflanzenwuchses |
| JPS5940276A (ja) * | 1982-08-31 | 1984-03-05 | Matsushita Electric Ind Co Ltd | 電力増幅器 |
| JPS5940275A (ja) * | 1982-08-31 | 1984-03-05 | Matsushita Electric Ind Co Ltd | コレクタ損失算出装置 |
| DE69324507T2 (de) * | 1992-01-16 | 1999-10-07 | Hamamatsu Photonics K.K., Hamamatsu | Anordnung zur Messung des zeitlichen Zusammenhangs zwischen zwei oder mehr Signalen |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5542420Y2 (ja) * | 1976-07-26 | 1980-10-04 |
-
1979
- 1979-03-15 JP JP2933779A patent/JPS55122170A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55122170A (en) | 1980-09-19 |
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