JPH023547B2 - - Google Patents
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- JPH023547B2 JPH023547B2 JP55038471A JP3847180A JPH023547B2 JP H023547 B2 JPH023547 B2 JP H023547B2 JP 55038471 A JP55038471 A JP 55038471A JP 3847180 A JP3847180 A JP 3847180A JP H023547 B2 JPH023547 B2 JP H023547B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- gate
- drain
- channel
- impurity density
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
- H10D89/213—Design considerations for internal polarisation in field-effect devices
- H10D89/217—Design considerations for internal polarisation in field-effect devices comprising arrangements for charge injection in static induction transistor logic [SITL] devices
Landscapes
- Bipolar Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Description
本発明は、ガリウム砒素静電誘導トランジスタ
を用いた半導体集積回路に関する。 ノーマリオフ接合型静電誘導トランジスタ（以
後、簡単のためにBSITと呼ぶ）は、ゲートに順
方向バイアスを加えて動作させる。したがつて、
ある程度ゲートバイアスが深くなると当然、ゲー
トからチヤンネルに向つた少数キヤリア注入が起
り、この少数キヤリアの蓄積効果が、動作速度を
制限する大きな要因となつていた。等価回路的に
表現すれば、順方向バイアスされたpn接合の拡
散容量の増大ということになるわけである。とこ
ろで、GaAsでつくられたBSITは、電子の移動
度が大きいことによる電流密度の大きさ、変換コ
ンダクタンスの大きさがともに大きいという特徴
を有している。同時に、p+ゲート領域からもと
もとチヤンネルへのホール注入が、Siにくらべて
小さいだけでなく、直接遷移型結晶であることか
ら再結合速度が速く、少数キヤリア蓄積効果が少
ないという長所を有している。 既に、本出願人により倒立型ガリウム砒素静電
誘導トランジスタを用いた高速ゲート用半導体集
積回路に関する特許を出願している。 しかし、前記出願では、ｎ型基板を用いている
ために、変換コンダクタンスの大きい正立型
BSITを構成するには工夫を必要とする。さら
に、集積回路を素子分離するために、固定電位ゲ
ートを用いており、どうしても一部不必要なキヤ
リアの注入が起きている。これらの問題点を克服
するために、半絶縁性基板を用い、不必要なキヤ
リアの注入が起きる領域を半絶縁性にする方法が
考えられる。 本発明に目的は、半絶縁性領域を有する正立型
ノーマリオフ接合型ガリウム砒素静電誘導トラン
ジスタを用いた高速ゲート用半導体集積回路を提
供することである。 第１図は、正立型GaAsBSITを用いた高速論
理ゲート用半導体集積回路である。第１図ａは断
面図、第１図ｂは回路構成である。 半絶縁性基板１１上に、n+層、n-層を連続的
に成長させたのち、所定の個所にそれぞれイオン
注入を行いn+領域、p+領域、ｐ領域を形成し、
さらにプロトン照射などにより分離用半絶縁性領
域が設けられている。GaAsの特徴の一つは、プ
ロトン照射により、GaAs自身が絶縁領域に変化
することである。抵抗率は106〜108Ωcm程度であ
る。n+領域１２は埋込みドレイン領域、n-１３
は高抵抗領域、n+領域１４及びp+領域１７は、
正立型BSITのソース領域及びゲート領域であ
る。n+領域１６は表面に設けられたドレイン取
り出し領域である。ｐ領域２１は負荷抵抗を形成
する領域、p+領域１８はその電極領域である。
１４′，１６′，１７′，１８′は、ソース電極、ド
レイン電極、ゲート電極、および電源に接続する
ための電極である。１９はSi3N4、Al2O3、AlN、
GaOxNy等の絶縁物もしくは、これらの複合絶縁
物である。ｉ領域２０は、プロトン照射による半
絶縁性領域であり、分離領域となつている。各領
域の不純物密度は、n+：５×1017〜１×1019cm-3
程度、n-：１×1013〜５×1015cm-3程度、p+：１
×1018〜５×1019cm-3程度、ｐ：１×1015〜１×
1018cm-3程度である。ｐ領域２１の上には薄い絶
縁層を介して電極が設けられているから、一応電
界効果トランジスタ的になつている。所望の抵抗
値になるよう、形状、不純物密度が決められる。
p+ゲート１７にはさまれるn-領域は、p+n-接合
拡散電位でチヤンネルが完全に空乏化し、かつチ
ヤンネル中に電位障壁が残るように不純物密度及
び寸法が決められる。VEEは電源電圧、Vioは入力
電圧、Vputは出力電圧である。ゲートの入力電圧
Vioが低レベルのときは、BSITは遮断状態にあ
り、Vputは略々VEEに等しく、Vioが高レベルにあ
るときは、Vputは低レベルになる。 第１図では、ドレイン取り出し電極が、オーミ
ツク接触で、取り出されていたが、これでは出力
を複数にしたとき布線論理が取れない。複数個の
出力端子間を独立させるためには、出力端子をシ
ヨツトキ接合で取り出せばよい。以下図面を用い
て本発明を説明する。本発明の実施例を第２図に
示す。１入力２出力の例である。第２図ａは断面
構造、ｂは回路構成である。本回路構成では、
BSITのゲート・ドレイン間が導通時には順方向
にバイアスされる。したがつて、ゲート・ドレイ
ン間の拡散容量が、第１図のようにゲート・ドレ
イン間に高抵抗層が介在すると高くなるから、第
２図では、p+ゲート・n+ドレインが直接隣接し
ている。第１図にくらべて、出力端子２２−１，
２２−２はシヨツトキ接合により取り出されてい
る。ゲート・ドレイン間クランプ用シヨツトキダ
イオードとして電極２３が設けられている。この
例では、ｐ領域２１上の絶縁物上には電極は設け
られていない。RLは負荷抵抗、Vfはゲートクラ
ンプ用シヨツトキダイオードの順方向降下電圧、
Vf′は出力端シヨツトキダイオードの順方向降下
電圧である。論理振幅は略々（Vf−Vf′）で与え
られる。したがつて（Vf−Vf′）は少なくとも
0.1V以上望ましくは0.2V以上に設定する。他の
動作は、第１図の場合と同様である。不純物密度
の寸法も第１図の例に準じて決定する。 第２図の例で、導通時n+埋込みドレイン領域
１２の電位はかなり低くなる。したがつて、p+
領域１８とn+領域１２の間に順方向電流が流れ
て、不要な電流を流し、消費電力を増大させる欠
点がある。その欠点を克服する例が第３図の例で
ある。基本的構造は、第２図と同じであるが、
n+領域１２の、p+領域１８、ｐ領域２１及びp+
領域１７の左側の下が、プロトン照射により半絶
縁性領域２４になされている。したがつて、前述
した不要な電流が、殆んど完全に流れなくなると
同時に、p+ゲート１７とドレイン間の拡散容量
も減少して、消費電力が小さく、かつ速度の速い
動作が行える。 BSITのチヤンネル長を短くする程、電流は流
れ易く、かつ高速動作が行える。チヤンネル長が
n-領域でできている時には、チヤンネル長ｌと
ゲート・ゲート間隔Ｗとの比ｌ／Ｗは、0.7程度
以上ないと遮断状態が実現できない。また、
GaAsではキヤリアの寿命が短いから、その拡散
距離は短い。たとえば数μｍから５〜6μｍ程度
である。したがつて、ゲート・ゲート間隔Ｗは、
通常3μｍ程度以下にする。望ましくは2μｍ程度
以下に設定する。チヤンネルに一層ｐ領域を設け
ると、より小さなｌ／Ｗの比で十分遮断状態が実
現できる。ただし、ｐ領域は拡散電位や印加電圧
で、殆んど完全に空乏化するように不純物密度及
び寸法を選定する。ｐ領域は空乏化し、かつ遮断
状態でチヤンネルに電位障壁が残るようにするに
は、たとえば次のように寸法及び不純物密度を選
択する。ゲート・ゲート間隔Ｗ、ｐ領域のソー
ス・ドレイン方向長さｌとすると、次表に示され
るように選ぶ。
を用いた半導体集積回路に関する。 ノーマリオフ接合型静電誘導トランジスタ（以
後、簡単のためにBSITと呼ぶ）は、ゲートに順
方向バイアスを加えて動作させる。したがつて、
ある程度ゲートバイアスが深くなると当然、ゲー
トからチヤンネルに向つた少数キヤリア注入が起
り、この少数キヤリアの蓄積効果が、動作速度を
制限する大きな要因となつていた。等価回路的に
表現すれば、順方向バイアスされたpn接合の拡
散容量の増大ということになるわけである。とこ
ろで、GaAsでつくられたBSITは、電子の移動
度が大きいことによる電流密度の大きさ、変換コ
ンダクタンスの大きさがともに大きいという特徴
を有している。同時に、p+ゲート領域からもと
もとチヤンネルへのホール注入が、Siにくらべて
小さいだけでなく、直接遷移型結晶であることか
ら再結合速度が速く、少数キヤリア蓄積効果が少
ないという長所を有している。 既に、本出願人により倒立型ガリウム砒素静電
誘導トランジスタを用いた高速ゲート用半導体集
積回路に関する特許を出願している。 しかし、前記出願では、ｎ型基板を用いている
ために、変換コンダクタンスの大きい正立型
BSITを構成するには工夫を必要とする。さら
に、集積回路を素子分離するために、固定電位ゲ
ートを用いており、どうしても一部不必要なキヤ
リアの注入が起きている。これらの問題点を克服
するために、半絶縁性基板を用い、不必要なキヤ
リアの注入が起きる領域を半絶縁性にする方法が
考えられる。 本発明に目的は、半絶縁性領域を有する正立型
ノーマリオフ接合型ガリウム砒素静電誘導トラン
ジスタを用いた高速ゲート用半導体集積回路を提
供することである。 第１図は、正立型GaAsBSITを用いた高速論
理ゲート用半導体集積回路である。第１図ａは断
面図、第１図ｂは回路構成である。 半絶縁性基板１１上に、n+層、n-層を連続的
に成長させたのち、所定の個所にそれぞれイオン
注入を行いn+領域、p+領域、ｐ領域を形成し、
さらにプロトン照射などにより分離用半絶縁性領
域が設けられている。GaAsの特徴の一つは、プ
ロトン照射により、GaAs自身が絶縁領域に変化
することである。抵抗率は106〜108Ωcm程度であ
る。n+領域１２は埋込みドレイン領域、n-１３
は高抵抗領域、n+領域１４及びp+領域１７は、
正立型BSITのソース領域及びゲート領域であ
る。n+領域１６は表面に設けられたドレイン取
り出し領域である。ｐ領域２１は負荷抵抗を形成
する領域、p+領域１８はその電極領域である。
１４′，１６′，１７′，１８′は、ソース電極、ド
レイン電極、ゲート電極、および電源に接続する
ための電極である。１９はSi3N4、Al2O3、AlN、
GaOxNy等の絶縁物もしくは、これらの複合絶縁
物である。ｉ領域２０は、プロトン照射による半
絶縁性領域であり、分離領域となつている。各領
域の不純物密度は、n+：５×1017〜１×1019cm-3
程度、n-：１×1013〜５×1015cm-3程度、p+：１
×1018〜５×1019cm-3程度、ｐ：１×1015〜１×
1018cm-3程度である。ｐ領域２１の上には薄い絶
縁層を介して電極が設けられているから、一応電
界効果トランジスタ的になつている。所望の抵抗
値になるよう、形状、不純物密度が決められる。
p+ゲート１７にはさまれるn-領域は、p+n-接合
拡散電位でチヤンネルが完全に空乏化し、かつチ
ヤンネル中に電位障壁が残るように不純物密度及
び寸法が決められる。VEEは電源電圧、Vioは入力
電圧、Vputは出力電圧である。ゲートの入力電圧
Vioが低レベルのときは、BSITは遮断状態にあ
り、Vputは略々VEEに等しく、Vioが高レベルにあ
るときは、Vputは低レベルになる。 第１図では、ドレイン取り出し電極が、オーミ
ツク接触で、取り出されていたが、これでは出力
を複数にしたとき布線論理が取れない。複数個の
出力端子間を独立させるためには、出力端子をシ
ヨツトキ接合で取り出せばよい。以下図面を用い
て本発明を説明する。本発明の実施例を第２図に
示す。１入力２出力の例である。第２図ａは断面
構造、ｂは回路構成である。本回路構成では、
BSITのゲート・ドレイン間が導通時には順方向
にバイアスされる。したがつて、ゲート・ドレイ
ン間の拡散容量が、第１図のようにゲート・ドレ
イン間に高抵抗層が介在すると高くなるから、第
２図では、p+ゲート・n+ドレインが直接隣接し
ている。第１図にくらべて、出力端子２２−１，
２２−２はシヨツトキ接合により取り出されてい
る。ゲート・ドレイン間クランプ用シヨツトキダ
イオードとして電極２３が設けられている。この
例では、ｐ領域２１上の絶縁物上には電極は設け
られていない。RLは負荷抵抗、Vfはゲートクラ
ンプ用シヨツトキダイオードの順方向降下電圧、
Vf′は出力端シヨツトキダイオードの順方向降下
電圧である。論理振幅は略々（Vf−Vf′）で与え
られる。したがつて（Vf−Vf′）は少なくとも
0.1V以上望ましくは0.2V以上に設定する。他の
動作は、第１図の場合と同様である。不純物密度
の寸法も第１図の例に準じて決定する。 第２図の例で、導通時n+埋込みドレイン領域
１２の電位はかなり低くなる。したがつて、p+
領域１８とn+領域１２の間に順方向電流が流れ
て、不要な電流を流し、消費電力を増大させる欠
点がある。その欠点を克服する例が第３図の例で
ある。基本的構造は、第２図と同じであるが、
n+領域１２の、p+領域１８、ｐ領域２１及びp+
領域１７の左側の下が、プロトン照射により半絶
縁性領域２４になされている。したがつて、前述
した不要な電流が、殆んど完全に流れなくなると
同時に、p+ゲート１７とドレイン間の拡散容量
も減少して、消費電力が小さく、かつ速度の速い
動作が行える。 BSITのチヤンネル長を短くする程、電流は流
れ易く、かつ高速動作が行える。チヤンネル長が
n-領域でできている時には、チヤンネル長ｌと
ゲート・ゲート間隔Ｗとの比ｌ／Ｗは、0.7程度
以上ないと遮断状態が実現できない。また、
GaAsではキヤリアの寿命が短いから、その拡散
距離は短い。たとえば数μｍから５〜6μｍ程度
である。したがつて、ゲート・ゲート間隔Ｗは、
通常3μｍ程度以下にする。望ましくは2μｍ程度
以下に設定する。チヤンネルに一層ｐ領域を設け
ると、より小さなｌ／Ｗの比で十分遮断状態が実
現できる。ただし、ｐ領域は拡散電位や印加電圧
で、殆んど完全に空乏化するように不純物密度及
び寸法を選定する。ｐ領域は空乏化し、かつ遮断
状態でチヤンネルに電位障壁が残るようにするに
は、たとえば次のように寸法及び不純物密度を選
択する。ゲート・ゲート間隔Ｗ、ｐ領域のソー
ス・ドレイン方向長さｌとすると、次表に示され
るように選ぶ。
【表】
ただし、NA：ｐ領域の不純物密度、ε：誘電
率、Vbi：p+n+拡散電位、ｑ：単位電荷である。 ｐ領域をチヤンネルに設けた例が、第４図に示
されている。ｐ領域２５がチヤンネルを形成して
いる。他は、すでに述べた領域と同じである。 不要な電流が流れないように、n+領域１２の
一部をプロトン照射により半絶縁性領域にした例
が、第５図に示されている。 ゲート・ドレイン間が順方向にバイアスされた
ときに、拡散容量があまり増大しないように、
p+ゲートn+ドレインを直接隣接させた例が、第
６図に示されている。 BSITの動作を高速にするには、ゲート領域の
面積を小さくして、ゲート・ソース間及びゲー
ト・ドレイン間容量を小さくして、実効的なチヤ
ンネル面積を大きくして、流れる電流を大きくす
ることである。もちろん、ソース・ドレイン間を
短くすることも有効である。 ゲート面積を小さくして、実効チヤンネル面積
を大きくした例を第７図に示す。第７図ａは平面
図、ｂはAA′線に沿う断面図、ｃはBB′線に沿う
断面図、ｄはCC′線に沿う断面図である。チヤン
ネルは、p+ゲート領域で囲まれてはおらず、一
方はp+ゲート領域、一方は半絶縁性領域でかこ
まれている。したがつて、実効的p+ゲート領域
は小さく、実効チヤンネル面積は大きい。この構
造は、高速動作にきわめて適している。GaAsの
ように、プロトン照射で半絶縁性領域がつくれる
材料の場合にはきわめて適している。 チヤンネルにｐ領域が挿入されてもよいことは
もちろんである。 本発明の集積回路は、半絶縁性GaAs基板上の
所定の厚さのn+領域n-領域をエピタキシヤル成
長させた後、所定の個所に、Ｓ、Se等のイオン
注入によりn+領域、Be、Cdのオン注入によりp+
領域、ｐ領域、プロトン照射により半絶縁性領域
を作ることができる。 また、BSITのn+ソース領域、p+ゲート領域、
n+ドレイン領域の少なくとも一つをGa1-xAlxAs
やGa1-xAlxAs1-yPyで作ることにより、電流利得
を格段に向上させることができる。チヤンネルの
GaAs領域より50ｍＶ程度以上禁制帯域の広い領
域にすればよいわけである。不要なキヤリアの注
入を不要な個所に起さないため、電流利得が向上
し、かつ拡散容量が小さく保たれることとなる
（特開昭56−124273号「静電誘導トランジスタ及
び半導体集積回路」）。 本発明の半導体集積回路が、ここで述べた構造
に限らないことは当然である。負荷を抵抗とし、
ドライバトランジスタが正立型GaAsBSITで構
成され出力端子がシヨツトキ接触で取り出されて
おり、又ゲート・ドレイン間にクランプ用シヨツ
トキ接触を有しかつ各ゲートが半絶縁性領域によ
り囲まれていれば、如何なる構造でもよいわけで
ある。負荷抵抗は、GaAs領域内に形成したが
Si3N4膜上のポリシリコン抵抗等で形成してもよ
いことはもちろんである。GaAsの電子の高移動
度と、直接遷移型による短い再結合時間により、
きわめて速い動作が行え、又論理振幅をゲート・
ドレイン及びドレインに設けたシヨツトキ接触に
より小さく低消費電力動作が可能で、しかも製造
も容易でその工業的価値は高い。
率、Vbi：p+n+拡散電位、ｑ：単位電荷である。 ｐ領域をチヤンネルに設けた例が、第４図に示
されている。ｐ領域２５がチヤンネルを形成して
いる。他は、すでに述べた領域と同じである。 不要な電流が流れないように、n+領域１２の
一部をプロトン照射により半絶縁性領域にした例
が、第５図に示されている。 ゲート・ドレイン間が順方向にバイアスされた
ときに、拡散容量があまり増大しないように、
p+ゲートn+ドレインを直接隣接させた例が、第
６図に示されている。 BSITの動作を高速にするには、ゲート領域の
面積を小さくして、ゲート・ソース間及びゲー
ト・ドレイン間容量を小さくして、実効的なチヤ
ンネル面積を大きくして、流れる電流を大きくす
ることである。もちろん、ソース・ドレイン間を
短くすることも有効である。 ゲート面積を小さくして、実効チヤンネル面積
を大きくした例を第７図に示す。第７図ａは平面
図、ｂはAA′線に沿う断面図、ｃはBB′線に沿う
断面図、ｄはCC′線に沿う断面図である。チヤン
ネルは、p+ゲート領域で囲まれてはおらず、一
方はp+ゲート領域、一方は半絶縁性領域でかこ
まれている。したがつて、実効的p+ゲート領域
は小さく、実効チヤンネル面積は大きい。この構
造は、高速動作にきわめて適している。GaAsの
ように、プロトン照射で半絶縁性領域がつくれる
材料の場合にはきわめて適している。 チヤンネルにｐ領域が挿入されてもよいことは
もちろんである。 本発明の集積回路は、半絶縁性GaAs基板上の
所定の厚さのn+領域n-領域をエピタキシヤル成
長させた後、所定の個所に、Ｓ、Se等のイオン
注入によりn+領域、Be、Cdのオン注入によりp+
領域、ｐ領域、プロトン照射により半絶縁性領域
を作ることができる。 また、BSITのn+ソース領域、p+ゲート領域、
n+ドレイン領域の少なくとも一つをGa1-xAlxAs
やGa1-xAlxAs1-yPyで作ることにより、電流利得
を格段に向上させることができる。チヤンネルの
GaAs領域より50ｍＶ程度以上禁制帯域の広い領
域にすればよいわけである。不要なキヤリアの注
入を不要な個所に起さないため、電流利得が向上
し、かつ拡散容量が小さく保たれることとなる
（特開昭56−124273号「静電誘導トランジスタ及
び半導体集積回路」）。 本発明の半導体集積回路が、ここで述べた構造
に限らないことは当然である。負荷を抵抗とし、
ドライバトランジスタが正立型GaAsBSITで構
成され出力端子がシヨツトキ接触で取り出されて
おり、又ゲート・ドレイン間にクランプ用シヨツ
トキ接触を有しかつ各ゲートが半絶縁性領域によ
り囲まれていれば、如何なる構造でもよいわけで
ある。負荷抵抗は、GaAs領域内に形成したが
Si3N4膜上のポリシリコン抵抗等で形成してもよ
いことはもちろんである。GaAsの電子の高移動
度と、直接遷移型による短い再結合時間により、
きわめて速い動作が行え、又論理振幅をゲート・
ドレイン及びドレインに設けたシヨツトキ接触に
より小さく低消費電力動作が可能で、しかも製造
も容易でその工業的価値は高い。
第１図はGaAsBSITを用いた高速論理ゲート
用半導体集積回路、第２図は本発明の集積回路で
ａは断面構造、ｂは回路構成、第３図乃至第６図
は本発明の集積回路の断面構造、第７図は本発明
の集積回路の断面構造でａは平面図、ｂはａ図中
AA′線に沿う断面図、ｃはBB′線に沿う断面図、
ｄはCC′線に沿う断面図である。
用半導体集積回路、第２図は本発明の集積回路で
ａは断面構造、ｂは回路構成、第３図乃至第６図
は本発明の集積回路の断面構造、第７図は本発明
の集積回路の断面構造でａは平面図、ｂはａ図中
AA′線に沿う断面図、ｃはBB′線に沿う断面図、
ｄはCC′線に沿う断面図である。
Claims (1)
- 【特許請求の範囲】 １ 半絶縁性ガリウム砒素基板の上部にｎ型高不
純物密度領域を設けて、埋込みドレイン領域とな
し、前記ｎ型高不純物密度領域の上部に高抵抗チ
ヤンネル領域を設け、前記チヤンネル領域の上部
にｎ型高不純物密度ソース領域を備え、前記チヤ
ンネル領域に隣接してｐ型高不純物密度ゲート領
域を設けた正立型静電誘導トランジスタをドライ
バトランジスタとなし、前記静電誘導トランジス
タの少なくとも一つ以上の出力端子をシヨツトキ
接触により備え、前記正立型静電誘導トランジス
タのゲート領域とドレイン領域にクランプ用のシ
ヨツトキ接触を備え、前記ゲート領域に隣接して
負荷となる抵抗領域を設け、前記正立型静電誘導
トランジスタのチヤンネルがn-型半導体のとき
には、チヤンネル長ｌとゲート・ゲート間隔Ｗと
の比ｌ／Ｗを0.7程度以上とし、チヤンネルに一
層ｐ型半導体領域を形成したときに、ゲート・ゲ
ート間隔Ｗ、ｐ領域のソース・ドレイン方向長さ
ｌ、ｐ型半導体領域の不純物密度をNA、GaAsの
誘電率をε、pn接合の拡散電位をVbi、単位電荷
をｑとしたときに、NAqW2／ε Vbiをｌ／Ｗが
0.2〜１としたときに１〜250に設定し、前記ゲー
ト・ドレイン間のクランプ用シヨツトキ接触の順
方向降下電圧をVf、出力端シヨツトキ接触の順
方向降下電圧Vf′としたときにVf−Vf′を0.1〜
0.2V以上に設定し、かつ前記正立型静電誘導ト
ランジスタ及び抵抗領域が半絶縁性領域で囲まれ
たことを特徴とするガリウム砒素半導体集積回
路。 ２ 前記ｎ型高不純物密度ドレイン領域の前記抵
抗領域の下に位置する領域を半絶縁性領域に置き
変えたことを特徴とする前記特許請求の範囲第１
項記載のガリウム砒素半導体集積回路。 ３ 前記ソース領域、前記ゲート領域、前記ドレ
イン領域のうち少なくとも一つの領域をガリウム
砒素より禁制帯幅の広い材料により構成したこと
を特徴とする前記特許請求の範囲第１項乃至第２
項のいずれか一項に記載のガリウム砒素半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3847180A JPS56134779A (en) | 1980-03-25 | 1980-03-25 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3847180A JPS56134779A (en) | 1980-03-25 | 1980-03-25 | Semiconductor integrated circuit |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62313800A Division JPS63296263A (ja) | 1987-12-10 | 1987-12-10 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56134779A JPS56134779A (en) | 1981-10-21 |
| JPH023547B2 true JPH023547B2 (ja) | 1990-01-24 |
Family
ID=12526151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3847180A Granted JPS56134779A (en) | 1980-03-25 | 1980-03-25 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56134779A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63296263A (ja) * | 1987-12-10 | 1988-12-02 | Semiconductor Res Found | 半導体集積回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53108290A (en) * | 1977-03-03 | 1978-09-20 | Seiko Instr & Electronics Ltd | Static induction transistor logic |
| JPS54145486A (en) * | 1978-05-08 | 1979-11-13 | Handotai Kenkyu Shinkokai | Gaas semiconductor device |
-
1980
- 1980-03-25 JP JP3847180A patent/JPS56134779A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56134779A (en) | 1981-10-21 |
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