JPH0237458A

JPH0237458A - 冗長バス構成のバス制御方式

Info

Publication number: JPH0237458A
Application number: JP63185607A
Authority: JP
Inventors: Yoichi Endo; 遠藤　代一
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-07-27
Filing date: 1988-07-27
Publication date: 1990-02-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、冗長バス構成のバス制御方式に関し、特に、
中央処理装置、メモｉ八人出方デバイス。

回線制御コントローラおよびバスコントローラを下位バ
スで共通接続した処理モジュールの複数個を、前記バス
コントローラを介して共通の上位バスに接続したマルチ
プロセッサシステムにおいて、各処理モジュールに複数
個のバスコントローラを備え、各々の処理モジュールの
間を共通に接続する上位バスをバスコントローラ対応に
複数本のバス構成とする冗長バス構成のバス制御方式に
関するものである。

〔従来の技術〕

従来、マルチプロセッサシステムの一構成法として、各
々のプロセッサモジュールを共通バスにバス接続してシ
ステムを構成する柔軟結合マルチプロセッサシステムが
ある。このような柔軟結合マルチプロセッサシステムに
おいては、各々のプロセッサモジュールは任意の個数が
接続加能であるので、システム構成上での柔軟性が高い
。しかし、このようにマルチプロセッサシステムにおい
テ、各プロセッサモジュールの間を接続するバスの仲介
となるバスコントローラは、各プロセッサモジュールの
プロセッサから見て、固定的なアドレス割付けが必要と
なっている。

なお、このような柔軟結合マルチプロセッサシステムに
関する公知文献として、例えば、特開昭６１−１６３４
６０号公報が挙げられる。

〔発明が解決しようとする課題〕

ところで、上述のような柔軟結合マルチプロセッサシス
テムにおいて、システムの信頼性を向上させるため、各
プロセッサモジュールの間を接続する共通バスを２重化
構成としてシステムが構成される。このように、プロセ
ッサモジュールの間を接続する共通バス（上位バス）が
現用系と待機系の二重化構成となフている場合、各プロ
セッサモジュール内には、その現用系と待機系の上位バ
スに対応して、それぞれ現用系バスコントローラと待機
系パスコントローラとが設けられる。そして、このよう
な現用系バスコントローラと待機系バスコントローラと
に対しても、各プロセッサモジュール内のプロセッサか
らはアクセスアドレスが異なるように決められ、各々の
バスコントローラが個別に制御されるようになっている
。

このバスコントローラのアクセスアドレス等の属性は、
バスコントローラ自体が備えているものであり、上位バ
スの属性が現用系または待機系に切りかわったとしても
変わるものではない。そのため、各バスコントローラに
備えられているプロセッサモジュール間の通信制御を行
うプログラム、および上位バスの障害時に対する障害処
理プログラム等においては、バスコントローラのアクセ
スアドレス等の属性と、これに接続されている上位バス
の現用系または待機系といった属性とを管理する必要が
あり、これらは各プログラム処理において多大の負荷と
なっている。また、１つのバスコントローラの障害が、
その上位バス全体に悪影響を及ぼしている場合、この障
害部分を外部から切り分けて、障害部位を特定すること
は困難であるため、長時間にわたり、システムを停止し
て、切り分は作業を行わければならず、保守運用上好ま
しくない状況に陥いる場合があるという問題点があった
。

本発明は、上記問題点を解決するためになされたもので
ある。

本発明の目的は、上位バスの現用系または待機系といっ
た属性の゛変化に従い、それに接続されたバスコントロ
ーラのアクセスアドレス属性をダイナミックに変化させ
て、プログラム上でＸ滅することをなくし、処理プログ
ラムにおける上位バスの管理負荷を低減するバス制御方
式を提供することにある。

また、本発明の他の目的は、処理モジュール単位に上位
バスの接続をかえることにより、バスコントローラのハ
ードウェア自体を交換したのと等価な結果を得るバス制
御を行って、障害部位の特定作業をより適切に行うこと
にある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

上記目的を達成するため、本発明においては、中央処理
装置、メモリ、入出力デバイス２回線制御コントローラ
およびバスコントローラを下位バスで共通接続した処理
モジュールの複数個を、前記バスコントローラを介して
共通の上位バスに接続したマルチプロセッサシステムに
おいて、各処理モジュールに複数個のバスコントローラ
を備え、各々の処理モジュールの閏を共通に接続する上
位バスをバスコントローラ対応に複数本のバス構成とす
る冗長バス構成とし、処理モジュールのうちの１個のマ
スタ処理モジュールの制御により、複数本の上位バス属
性を決定し、各処理モジュールの中央処理装置から見た
バスコントローラのアクセスアドレス属性をマスタ処理
モジュールからの上位バス属性により決定するバス制御
を行うことを特徴とする。

〔作用〕

前記手段によれば、中央処理装置、メモリ、入出力デバ
イス２回線制御コントローラおよびバスコントローラを
下位バスで共通接続した処理モジュールの複数個を、前
記バスコントローラを介して共通の上位バスに接続した
マルチプロセッサシステムにおいて、各処理モジュール
に複数個のバスコントローラが備えられ、各々の処理モ
ジュールの間を共通に接続する上位バスをバスコントロ
ーラ対応に複数本のバス構成とする冗長バス構成でシス
テムが構成される。そして、システム要素の処理モジュ
ールのうちの１個のマスタ処理モジュールの制御により
、複数本の上位バス属性を決定し、各処理モジュールの
中央処理装置から見たバスコントローラのアクセスアド
レス属性をマスタ処理モジュールからの上位バス属性に
より決定するバス制御を行う。

したがって、処理モジュール内の中央処理装置から見た
バスコントローラのアクセスアドレス属性は、当該バス
コントローラに接続される上位バス属性により決定され
る。すなわち、上位バスの属性、すなわち５例えば現用
系または待機系という属性は、マスタ処理モジュールと
なる処理モジュール内の制御プログラムの制御下に上位
バス属性が決定される。このため、各々の処理モジュー
ルにおける中央処理装置のプログラム処理では。

上位バスのアクセスアドレス属性を格別に意識すること
はない。

また、各モジュール内において、現用系上位バスに接続
された現用系バスコントローラのアクセスアドレスと待
機系上位バスに接続された待機系バスコントローラのア
クセスアドレスとは、接続される上位バスの現用系また
は待機系という属性により決定される。すなわち、各モ
ジュール内の複数のバスコントローラのハードウェア自
体を交換するのと等価な動作を、マスタ処理モジュール
内の制御プログラムの制御により行える。このため、処
理モジュール単位に上位バスの接続をかえることにより
、バスコントローラのハードウェア自体を交換したのと
等価な結果を得るバス制御を行って、障害部位の特定作
業をより適切に行うことができる。

〔実施例〕

以下、本発明の一実施例を図面を用いて具体的に説明す
る。

第１図は、本発明の一実施例にかかるマルチプロセッサ
システムのブロック図である。第１図において、１０は
マスタ処理モジュール、２０は処理モジュール、４０は
第１上位バス、５０は第２上位バスである。マルチプロ
セッサシステムは、第１上位バス４０および第２上位バ
ス５０の２本のバスによる冗長バス構成として、これら
のバスに複数個の処理モジュール２０と１個のマスタ処
理モジュール１０が共通に接続されたシステム構成とな
っている。

マスタ処理モジュール１０には、下位バス１３に共通に
バス接続される中央処理袋［（ＣＰ　Ｕ）１１．メモリ
（Ｍ　Ｓ　）１２．第１のバスコントローラ（ＢＣＩ）
１４゜第２のバスコントローラ（ＢＣ２）１５．コンソ
ール制御部１６．バス制御回路１７が備えられており、
バス制御のマスタ処理を行うマスタ処理ユニットとなっ
ている。コンソール制御部１６には、外部からの操作入
力を受付けるための操作端末機１９が接続される。また
、個々の処理モジョール２０には、下位バス２３に共通
にバス接続される中央処理装置２１゜メモリ２２．第１
のバスコントローラ２４．第２のバスコントローラ２５
．ライン制御部２６が備えられており、各々に回線制御
を行う回線制御処理ユニットとなっている。ライン制御
部２６には、回線制御を行う対象となる回線群２７が接
続され１回線群２７から入出力されるデータに対する通
信制御を行う。

このように構成されたマルチプロセッサシステムにおい
て、マスタ処理モジュール１０のバス制御回路１７は、
中央処理装置１１からの指示を受けて。

第１上位パス４０および第２上位バス５０のバスアドレ
ス属性を決定する制御を行う。なお、各々の処理モジュ
ール２０は、複数個が上位バスにより共通に接続されて
システムに組込まれるが、ここでは、例えば、処理モジ
ュール２０と同様な構成の処理モジュール２０ａが１回
線制御処理ユニットの待機系の処理モジュールとして、
上位バスに共通に接続されている。

第２図は、本発明の一実施例にかかるシステムの要部の
上位バスの信号線の構成を説明する図である。第２図に
示すように、上位バスの信号線は、伝送するビット幅分
の本数のデータ線４１と、伝送制御を行うための必要な
本数の制御線４２と、上位バスの属性として当該上位バ
スが現用系（Ａ　ＣＴ）または待機系（ＳＢＹ）のいず
れであるかを示す１本の信号線のＡＣＴ／ＳＢＹ表示線
４３から構成されている。

第３図は、上位バスの属性を決定するバス制御回路の構
成を示すブロック図である。第３図に示すように、バス
制御回路１７は、マスタ処理モジュールにおける中央処
理装置！　（ＣＰＵ）１１からの命令をデコードするデ
コーダ１７ａと、デコーダ１７ａのデコード出力結果に
より反転するフリップフロップ１７ｂと、インバータ１
７ｃと、フリップフロップ１７ｂの出力をドライブして
バスに出力する出力ドライバ１７ｄと、フリップフロッ
プ１７ｂからの反転出力をドライブしてバスに出力する
出力ドライバ１７ｅとより構成されている。このバス制
御回路１７は、マスタ処理モジュールにおける中央処理
袋Ｗ　（ＣＰＵ）１１からの所定コードの指示命令によ
り、第１上位バス４０（７）ＡＣＴ／ＳＢＹ表示線４３
と第２上位バス５０のＡＣＴ／ＳＢＹ表示線５３のそれ
ぞれに送出するバス属性の信号を相補的に反転させて出
力する。なお、第３図において、１４は第１バスコント
ローラ、１５は第２バスコントローラである。

第４図は、バスコントローラの要部の構成を示すブロッ
ク図である。第４図において、１４ａはマイクロプロセ
ッサ、１４ｂは上位バスインタフェース制御回路、１４
ｃは下位バスインタフェース制御回路、１４ｄは送受信
バッファメモリである。

バスコントローラ１４において、上位バスインタフェー
ス制御回路１４ｂが第１上位バスのＡＣ：Ｔ／ＳＢＹ表
示線４３から「１」またはｒＯＪの信号を受けると、上
位バスＡＣＴ／ＳＢＹ表示フラグ記憶部３１に登録する
。この上位バスＡＣＴ／Ｓ　Ｂ　Ｙ表示フラグ記憶部３
１のフラグは、マイクロプロセッサ１４ａにより読取ら
れ、読取った上位バスＡＣＴ／Ｓ　Ｂ　Ｙ表示フラグ記
憶部３１のフラグの値はマイクロプロセッサ１４ａが、
下位バス側に反映させるため、下位バスインタフェース
制御回路１４ｃの下位バス側バスＡＣＴ／ＳＢＹ表示フ
ラグ記憶部３２に登録する。また、下位バスインタフェ
ース制御回路１４ｃには、バスコントローラ１４がメモ
リ１２をアクセスする時のアクセスアドレスを設定する
ＤＭＡアドレスレジスタ３３と、ＣＰＵＩＩから命令が
発行された時の命令アドレスを保持する受信アドレスレ
ジスタ３４と、当該バスコントローラ１４が存在する処
理モジュール内に割り付けられた割付はアドレスをもつ
バスコントローラ自己アドレスレジスタ３５と、受信ア
ドレスレジスタ３４の値とバスコントローラ自己アドレ
スレジスタ３５の値とを比較する比較器３６と、比較結
果を登録する下位バス命令受信表示フラグ記憶部３７と
が、要部の構成として備えられている。

第５図は、処理モジュール内のアドレス空間の割付けを
示すアドレス空間マツプの要部を示す図である。第５図
に示すように、マスタ処理モジュール１０のアドレス空
間には、ＡＣＴ系バスコントローラ命令アドレス空間１
２ａ、ＳＢＹ系バスコントローラ命令アドレス空間１２
ｂ、ＡＣＴ系コマンドコードエリア１２ｃ、ＡＣＴ系報
告エリア１２ｄ。

ＳＢＹ系コマンドコードエリア１２ｅ、およびＳＢＹ系
報告エリア１２ｆが割付けられる。ＡＣＴ系バスコント
ローラ命令アドレス空間１２ａはアドレス（７００００
０）１．〜（７ＯＦＦＦＦ）ｔ、　ニ割付けられ、ＡＣ
Ｔ系バスコントローラに命令を発行する時のアドレス空
間となる。また、ＳＢＹ系バスコントローラ命令アドレ
ス空間１２ｂはアドレス（７１００００）、ａ〜（７１
ＦＦＦＦ）ｚｉに割付けられ、ＳＢＹ系バスコントロー
ラに命令を発行する時のアドレス空間となる。アドレス
（８０００００）□６〜（ＢＦＦＦＦＦ）１．がメモリ
１２のアドレス空間である。さらに、メモリ１２のアド
レス空間内のアドレス（８０００００）１．〜（８ＯＦ
ＦＦＦ）８．に、ＡＣＴ系バスコントローラに対するコ
マンドエリアのＡＣＴ系コマンドコードエリア１２ｃと
、ＡＣＴ系のバスコントローラのコマンド実行結果報告
エリアのＡＣＴ系報告エリア１２ｄが割付けられる。ま
た。

アドレス（８１００００）、、〜（８１ＦＦＦＦ）、、
に、ＳＢＹ系バスコントローラに対するコマンドエリア
のＳＢＹ系コマンドコードエリア１２ｅと、ＳＢＹ系の
バスコントローラのコマンド実行結果報告エリアのＳＢ
Ｙ系報告エリア１２ｆが割付けられる。

第６図は、バス制御回路によりバス属性の信号からバス
アドレスが変換されるバスアドレス変換の動作概念を説
明する図である。第６図において、３３はＤＭＡアドレ
スレジスタ、３５はバスコントローラ自己アドレスレジ
スタである。ここでは、ＤＭＡアドレスレジスタ３３の
アドレスコードとバスコントローラ自己アドレスレジス
タ３５のアドレスコードとが、下位バス側バスＡＣＴ／
ＳＢＹ表示フラグ記憶部３２の出力値により、ハードウ
ェアの機構の操作で、（８０ＸＸＸＸ）１．と（７０Ｘ
ＸＸＸ）、Ｇとされ、または、（８１ＸＸＸＸ）１Ｇと
（７１ＸＸＸＸ）０．とされる動作概念を示している。

次に、本実施例のバス制御の動作を説明する。

ここでは、バスコントローラの動作を中心にして、ＣＰ
Ｕ上で走る処理プログラムのバスコントローラの制御手
順による処理動作によって、バス制御を行う場合を例に
して説明する。

まず、システムの状態は、初期状態として次のような状
態になっている。

上位バスのバス属性を決定するバス制御回路１７内のフ
リップフロップ１７ｂの出力値は「０」であり、第１上
位バス４０がＡＣＴ系、第２上位バス５０がＳＢＹ系と
なっている。その結果、各処理モジュール内において、
第１上位バス４０に接続されている第１バスコントロー
ラ１４　（２４）は、そのバスコントローラ内のマイク
ロプロセッサ１４ａにより上位バスＡＣＴ／ＳＢＹ表示
フラグ記憶部３１のフラグがオン（＝ＡＣＴ系：現用系
）とされており。

これにより、その下位バス側ＡＣＴ／ＳＢＹ表示フラグ
記憶部３２のフラグはセット（出力値「１」）されてい
る。このため、自己アドレスレジスタ３５のアドレス値
は（７０）□６となっている。

一方、第２上位バス５０に接続されている第２バスコン
トローラ１５　（２５）は、そのバスコントローラ内の
マイクロプロセッサにより上位バスＡＣＴ／ＳＢＹ表示
フラグ記憶部のフラグがオフ（＝ＳＢＹ系：待機系）と
されており、これにより、その下位バス側ＡＣＴ／ＳＢ
Ｙ表示フラグはリセット（出力値「Ｏ」）されている。

このため、自己アドレスレジスタのアドレス値は（７１
）１−どなっている。

このようなシステムの状態において、ある処理モジュー
ル２０内のメモリ２２上のデータを、他の処理モジュー
ル２０内のメモリ２２上へ転送する動作を順を追って説
明する。なお、以下の説明において、処理モジュールの
各要素を参照する場合、特に、送信側を示すときは参照
番号の後にＳを付加して示し、受信側を示すときは参照
番号の後にＲを付加して示すものとする。

まず、処理モジュール２０Ｓ内のＣＰＵ２１Ｓ上で走る
処理プログラムは、アドレス（８０００００）、、〜（
８ＯＦＦＦＦ）□６内の決められたＡＣＴ系バスコント
ローラに対するコマンドを設定するＡＣＴ系コマンドコ
ードエリア１２ｃに、転送先の処理モジュール２０Ｒを
示す転送先バスコントローラ上位バスアドレス、メモリ
２２Ｓ上にある転送データの先頭アドレス、および転送
バイト数と、更に転送データに付加している諸々のパラ
メータ値とを、コマンドコードとして書込み設定する。

そして、次に処理プログラムは、下位バス２３Ｓ上にＡ
ＣＴ系バスコントローラへの命令発行コード（７０ＸＸ
ＸＸ）８．を送出する。これにより、処理モジュール２
０Ｓ内の第１バスコントローラ２４Ｓ、第２バスコント
ローラ２５．ｌＥｒ、およびラインコントローラ２６Ｓ
は、受信アドレスレジスタ３４Ｓに取込まれたアドレス
データ値の上位１バイトの（７０）４．と、自己アドレ
スレジスタ３５３の値を比較し、自分宛の命令かどうか
を比較判定する６その結果、第１パスコントローラ２４
Ｓ内で比較結果が一致すると、下位バス命令受信表示フ
ラグ記憶部３７Ｓのフラグがオン状態とされる。

この下位バス命令受信表示フラグ記憶部３７Ｓのフラグ
がオン状態とされると、第１バスコントローラ２４Ｓ内
のマイクプロセッサ（１４ａ）が、この下位バス命令受
信表示フラグ記憶部３７Ｓのフラグがオン状眉であるこ
とを知る。次に、マイクロプロセッサ（１４ａ）は、メ
モリ２２Ｓ上の決められたコマンドコードエリアに設定
されているコマンドコードを読取るため、ＤＭＡアクセ
スレジスタ３３Ｓにアクセスアドレスを設定してＤＭＡ
アクセスする。このＤＭＡアクセスにより、マイクロプ
ロセッサ（１４ａ）は、転送データの所在と、処理内容
（他の処理モジュール２ＯＲへ転送するデータ内容等）
とを知り、処理内容にしたがって、上位バスインタフェ
ース制御回路（１４ｂ）を介して第１上位バス４０によ
りデータ転送を行う、この結果、受信側の他の処理モジ
ュール２ＯＲでは、受信した転送データが第１バスコン
トローラ２４Ｒ内の受信バッファメモリ　（１４ｃ　）
に格納される。そして、第１バスコントローラ２４Ｒ内
のマイクロプロセッサ（１４ａ）により、さらに、処理
モジュール２ＯＲ内のメモリ２２Ｒ上の受信データ格納
エリアへ転送される。一方、送信側の処理モジュール２
Ｏ８においては、上位バス４０上の転送結果（送信相手
側の処理モジュール２ＯＲの第１バスコントローラ２４
Ｒへ障害もなく無事に送出できたかどうか等の結果情報
）をメモリ２２Ｓ上のＡＣＴ系報告エリア（１２ｄ）へ
設定し、ＣＰＵ２ｉＳ上で走る処理プログラムに報告す
る。

このような処理モジュール間のデータ転送処理において
、上述した説明から明らかなように、ＣＰＵ２１Ｓ上で
走る処理プログラムは、ＡＣＴ系の第１上位バス４０を
経由して送信する処理を実行する場合に、（７０ＸＸＸ
Ｘ）８．という固定のバスアドレス情報を用いただけで
、ＡＣＴ系の第１上位バス４０なのかＳＢＹ系の第２上
位バス５０なのかを指定していない。すなわち、第１バ
スコントローラ２４へ命令を発行するのか第２バスコン
トローラ２５へ命令を発行するのかといったことは判定
せずに発行している。このように、ここでは、このため
、各々の処理モジュールにおける中央処理装置のプログ
ラム処理では、上位バスのアクセスアドレス属性を格別
に意識することはない。

次に、現用系の第１上位バス４０に故障が発生して、待
機系の第２バス５０に切替える場合の動作を説明する。

ＡＣＴ系である第１上位バス４０上で障害力（発生する
と、例えば、処理モジュール２０内のＣＰＵ２ｉ上で走
る処理プログラムが第１バスコントローラ２４からの報
告情報により、この故障の発生を検出する。そこで、Ｃ
ＰＵ２１上で走る処理プログラムは、その障害発生と故
障内容をマスタ処理モジュール１０へ通知する。その場
合の通知の処理は、ＳＢＹ系の第２上位バス５０を経由
して行う。この通知の処理は、例えば、上述したＡＣＴ
系の第１上位バス４０を経由して行うデータ転送の説明
において、データ転送を行う上位バスを、そのままＳＢ
Ｙ系の第２上位バス５０を経由して行うようにしてもの
である。すなわち、この場合には、メモリ２２上のコマ
ンドコードエリアはアドレス（８１００００）、。

〜（８１ＦＦＦＦ）０．とされ、第２バスコントローラ
２５および第２バスコントローラ１５の制御によりデー
タ転送を行うものとされ、ＣＰＵ２１からの発行命令コ
ードは（７１ＸＸＸＸ）１６とされる。

故障通知を受けたマスタ処理モジュール１０内のＣＰＵ
ＩＩは、上位バス属性の決定を行うバス制御回路１７に
対して命令を発行し、フリップフロップ１７ｂを反転さ
せる。その結果、フリップフロップ１７ｂの出力値はｒ
ＱＪがら「１」へ反転し、第１上位バス４０内のＡＣＴ
／ＳＢＹ表示線４３は「１」から「Ｏ」にされ、ＡＣＴ
系からＳＢＣ系へ切替えられる。また、第２上位バス５
ｏ内のＡＣＴ／ＳＢＹ表示ｔＪＡ　５３は「Ｏ」から「
１」にされ、ＳＢＹ系からＡＣＴ系へそれぞれ切替えら
れる。

第１上位バス４０内（７）ＡＣＴ／ＳＢＹ表示線４３と
第２上位バス５０内のＡＣＴ／ＳＢＹ表示線５３の状態
が切替えられると、第１上位バス４ｏに接続された第１
バスコントローラ１４．２４内の上位バスＡＣＴ／ＳＢ
Ｙ表示フラグ（３１）はオンからオフへ変化し、第１バ
スコントローラ内のマイク。プロセッサにより、下位バ
ス何バスＡＣＴ／ＳＢＹ表示フラグ（３２）はオフ状態
とされる。同様にして、第２上位バス５０に接続された
第２バスコントローラ１５．２５内の各々のバスＡＣＴ
／ＳＢＹ表示フラグは、逆にオフからオン状態に切替わ
る。

このようなバスＡＣＴ／ＳＢＹ表示フラグの切替による
上位バスのＡＣＴ系／ＳＢＹ系の切替えは、マスタ処理
モジュール１０内のＣＰＵＩＩ上で走るプログラムが管
理し、この切替の処理はマスタ処理モジュール１０内の
ＣＰＵＩＩ上で走るプログラムが行う。このため、他の
処理モジュール２０のＣＰＵ２ｉ上で走る各々のプログ
ラムは一切知らなくて良い、しかも、以降の上位バス経
由のデータ転送を行う場合においても、各処理モジュー
ルのＣＰＵ上で走るプログラムは、ＡＣＴ系上位バス経
由で転送する時には、（７０ＸＸＸＸ）４．という命令
コードのみを意識して、データ転送の処理を行うように
すれば良い。この場合、実際には、第２上位バス５０に
接続された第２バスコントローラ２５を経由して送受信
していることになるが、各処理モジュールの処理プログ
ラムは、格別に、データ転送するバス制御を行うように
しなくても良い。

以上、説明したように、本実施例によれば、上位バスの
現用／待機といった属性の変化に従い。

それに接続されたバスコントローラのアクセスアドレス
等の属性も、制御プログラムが意識することなく、ダイ
ナミックに変わることになり、制御プログラムの管理の
負荷を低減することができる。

また、モジュール単位に上位バスの接続を変更すること
ができるので、バスコントローラのハードウェア自体を
交換したのと等価な結果が得られることになる。このた
め、故障が発生した場合、障害部位の特定作業をより適
切に行える。

以上、本発明を実施例にもとづき具体的に説明したが１
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

〔発明の効果〕

以上、説明したように、本発明によれば、各の処理モジ
ュールにおける処理プログラムによる上位バスの現用系
／待機系といった属性管理を、排除することにより、ソ
フトウェアの負荷低減が図られ、その分、性能面上等に
反映される。

【図面の簡単な説明】

第１図は１本発明の一実施例にかかるマルチプロセッサ
システムのブロック図、第２図は、本発明の一実施例にかかるシステムの要部の
上位バスの信号線の構成を説明する図、第３図は、上位
バスの属性を決定するバス制御回路の構成を示すブロッ
ク図。第４図は、バスコントローラの要部の構成を示すブロッ
ク図、第５図は、処理モジュール内のアドレス空間の割付けを
示すアドレス空間マツプの要部を示す図、第６図は、バ
ス制御回路によりバス属性の信号からバスアドレスが変
換されるバスアドレス変換の動作概念を説明する図であ
る。図中、１０・・・マスタ処理モジュール、１１．２１・
・・中央処理装置、１２．２２・・・メモリ、１３．２
３・・・下位バス。１４、２４・・・第１バスコントローラ、１５．２５・
・・第２バスコントローラ、１６・・コンソール制御部
、１７・・・バス制御回路、１９・・・操作端末機、２
０・・・処理モジュール、２０ａ・・・待機系の処理モ
ジュール、２６・・ライン制御部、２７・・回線群、３
１・・・上位バスＡＣＴ／ＳＢＹ表示フラグ記憶部、３
２・・・下位バス側バスＡＣＴ／ＳＢＹ表示フラグ記憶
部、３３・・Ｄ　Ｍ　Ａアドレスレジスタ、３４・・・
受信アドレスレジスタ、３５・・・バスコントローラ自
己アドレスレジスタ、３６・・・比較器、３７・・・下
位バス命令受信表示フラグ記憶部、４０・・・第１上位
バス、５０・・・第２上位バス、４３．５３・・・ＡＣ
Ｔ／ＳＢＹ表示線、１４ａ・・・マイクロプロセッサ、
１４ｂ・・・上位バスインタフェース制御回路、１４ｃ
・・・下位バスインタフェース制御回路、１４ｄ・・・
送受信バッファメモリ。算４回鵠２□□□ 第３回第５面第６凹

Claims

【特許請求の範囲】

１、中央処理装置、メモリ、入出力デバイス、回線制御
コントローラおよびバスコントローラを下位バスで共通
接続した処理モジュールの複数個を、前記バスコントロ
ーラを介して共通の上位バスに接続したマルチプロセッ
サシステムにおいて、各処理モジュールに複数個のバス
コントローラを備え、各々の処理モジュールの間を共通
に接続する上位バスをバスコントローラ対応に複数本の
バス構成とする冗長バス構成とし、処理モジュールのう
ちの１個のマスタ処理モジュールの制御により、複数本
の上位バス属性を決定し、各処理モジュールの中央処理
装置から見たバスコントローラのアクセスアドレス属性
をマスタ処理モジュールからの上位バス属性により決定
するバス制御を行うことを特徴とする冗長バス構成のバ
ス制御方式。