JPH0239100B2 - - Google Patents
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- Publication number
- JPH0239100B2 JPH0239100B2 JP56155037A JP15503781A JPH0239100B2 JP H0239100 B2 JPH0239100 B2 JP H0239100B2 JP 56155037 A JP56155037 A JP 56155037A JP 15503781 A JP15503781 A JP 15503781A JP H0239100 B2 JPH0239100 B2 JP H0239100B2
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- JP
- Japan
- Prior art keywords
- layer
- metal layer
- wiring
- etching
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、より詳しくは
半導体基板のバルク上に形成された第１層配線
と、その上に絶縁膜を介して配設される第２層配
線との接続を形成する方法に関する。
半導体基板のバルク上に形成された第１層配線
と、その上に絶縁膜を介して配設される第２層配
線との接続を形成する方法に関する。
半導体集積回路の集積度を高めるために、配線
を多層に形成することが行なわれる。第１図を参
照して多層配線につき説明すると、そのａにおい
て、１は半導体基体、２はバルク１上に形成され
た例えばアルミニウム（Al）の第１層配線、３
は例えば燐シリケートガラスのような絶縁縁層、
４はこの絶縁層３の上に形成された第２層配線
（例えばAl配線）である。なお１′は半導体基体
１の表面に形成された絶縁層である。
を多層に形成することが行なわれる。第１図を参
照して多層配線につき説明すると、そのａにおい
て、１は半導体基体、２はバルク１上に形成され
た例えばアルミニウム（Al）の第１層配線、３
は例えば燐シリケートガラスのような絶縁縁層、
４はこの絶縁層３の上に形成された第２層配線
（例えばAl配線）である。なお１′は半導体基体
１の表面に形成された絶縁層である。
かかる多層配線を形成するには、絶縁層３を形
成した後に、この絶縁層に層間接続孔（through
holeまたはVia hole）５を開孔し、しかる後に
第２層配線４を形成する。かかる層間接続孔５の
開孔については、第１層配線２との相対的位置合
わせの問題がある。この位置合わわせに十分な余
裕をもたせ、第層配線と確実に接続がとれること
を保障する目的で層間接続孔５のまわりには、第
１図ｂの平面図に示す如くひろがり（位置合わせ
余裕）をもたせなければならない。このことは、
半導体集積回路の微細化に対して障害となる。
成した後に、この絶縁層に層間接続孔（through
holeまたはVia hole）５を開孔し、しかる後に
第２層配線４を形成する。かかる層間接続孔５の
開孔については、第１層配線２との相対的位置合
わせの問題がある。この位置合わわせに十分な余
裕をもたせ、第層配線と確実に接続がとれること
を保障する目的で層間接続孔５のまわりには、第
１図ｂの平面図に示す如くひろがり（位置合わせ
余裕）をもたせなければならない。このことは、
半導体集積回路の微細化に対して障害となる。
かかる問題を解決するために、第１層配線に柱
状突起部を形成する技術が開発された。第１図ｃ
を参照すると、第層配配線２には柱状突起部６が
形成されていて、この柱状突起部６が第２層配線
４と接続している。かかる多層配線は、バルク１
上に導通部となる柱状突起部６をもつた第１層配
線２を形成し、その上に燐シリケートガララス
（PSG）層３を形成すると、PSG層３の第１層配
線２の上部の層の表面は、図に点線で示す如くに
なる。このPSG層３に対し平担化を意図した制
御された（コントロール）エツチングを行ない、
図に実線で示す如くに表面を形成し、しかる後に
第２層配線４を形成する。
状突起部を形成する技術が開発された。第１図ｃ
を参照すると、第層配配線２には柱状突起部６が
形成されていて、この柱状突起部６が第２層配線
４と接続している。かかる多層配線は、バルク１
上に導通部となる柱状突起部６をもつた第１層配
線２を形成し、その上に燐シリケートガララス
（PSG）層３を形成すると、PSG層３の第１層配
線２の上部の層の表面は、図に点線で示す如くに
なる。このPSG層３に対し平担化を意図した制
御された（コントロール）エツチングを行ない、
図に実線で示す如くに表面を形成し、しかる後に
第２層配線４を形成する。
本発明の目的はかかる多層配配線方法の改善に
あり、そのために、柱状の導通用突起部により接
続される第１層配線と第２層配線とを形成するに
おいて、半導体基板上に第１の金属層を形成し、
この第１の金属層上にそれとは同一のエツチング
材に対して異なるエツチング速度をもち、かつ、
該第１の金属層のエツチングに対して耐性をもつ
第２の金属層を配設し、該第２の金属層上に第１
の金属層と同じ材料からなる第３の金属層を配設
する工程、第３金属層上に前記第１層配線に対応
するパターンの第１のマスク層と前記柱状の導通
用突起部に対応するパターンの第２のマスク層の
積層体を形成する工程、前記第１のマスク層を用
いて前記第３の金属層をエツチングしてパターニ
ングし、さらに前記パターニングされた第３の金
属層と同じパターンに前記第２の金属層をパター
ニングして第１の金属層を部分的に露出させ、か
つ、前記第２のマスク層を用いて第３の金属層を
選択的にエツチング除去して前記導通用突起部を
形成し、さらに前記パターニングされた第２の金
属層をマスクに用いて前記露出された部分の第１
の金属層を選択的にエツチング除去して前記第１
層配線を形成する工程、次いで第１層配線および
導通用突起部の周囲に絶縁層を形成する工程、お
よび前記導通用突起部に接して前記絶縁層上に延
在する第２層配線を形成する工程を有することを
特徴とする半導体装置の製造方法を提供する。
あり、そのために、柱状の導通用突起部により接
続される第１層配線と第２層配線とを形成するに
おいて、半導体基板上に第１の金属層を形成し、
この第１の金属層上にそれとは同一のエツチング
材に対して異なるエツチング速度をもち、かつ、
該第１の金属層のエツチングに対して耐性をもつ
第２の金属層を配設し、該第２の金属層上に第１
の金属層と同じ材料からなる第３の金属層を配設
する工程、第３金属層上に前記第１層配線に対応
するパターンの第１のマスク層と前記柱状の導通
用突起部に対応するパターンの第２のマスク層の
積層体を形成する工程、前記第１のマスク層を用
いて前記第３の金属層をエツチングしてパターニ
ングし、さらに前記パターニングされた第３の金
属層と同じパターンに前記第２の金属層をパター
ニングして第１の金属層を部分的に露出させ、か
つ、前記第２のマスク層を用いて第３の金属層を
選択的にエツチング除去して前記導通用突起部を
形成し、さらに前記パターニングされた第２の金
属層をマスクに用いて前記露出された部分の第１
の金属層を選択的にエツチング除去して前記第１
層配線を形成する工程、次いで第１層配線および
導通用突起部の周囲に絶縁層を形成する工程、お
よび前記導通用突起部に接して前記絶縁層上に延
在する第２層配線を形成する工程を有することを
特徴とする半導体装置の製造方法を提供する。
以下、本発明の方法の実施例を添付図面を参照
して説明する。
して説明する。
第２図には、本発明の方法を実施する工程にお
ける半導体装置の要部が断面で示される。従来の
技術においては、半導体基体１１の表面に形成さ
れた絶縁膜１１′上に、第１配配線層形成体とし
て単一層のアルミニウム（Al）または多結晶シ
リコンの層が形成されたのに対し、本発明の方法
においては導電性金属層を、上下の同種の金属層
の間に、前記金属のエツチング速度と異なるエツ
チング速度をもつ、かつそのエッチヤントに耐性
をもつ他の金属層がサンドウイツチ状に配設され
た３層から構成する。図示の実施例において、第
１の配線層１２と後の工程で導通部すなわち柱状
突起部となるべき第１の配線層１２と同材料の突
起部形成層１３は、アルミニウム（Al）層から
なりそれぞれ約0.8〔μｍ〕の厚さに形成される。
またそれらの間には、アルミニウムとは異なつた
エツチング速度をもち、かつ、アルミニウムのエ
ツチヤントに対して耐性をもつ導電性金属例えば
チタン・タングステン合金（Ti・Ｗ）の数1000
〔Å〕の厚さの層１４が配設される。
ける半導体装置の要部が断面で示される。従来の
技術においては、半導体基体１１の表面に形成さ
れた絶縁膜１１′上に、第１配配線層形成体とし
て単一層のアルミニウム（Al）または多結晶シ
リコンの層が形成されたのに対し、本発明の方法
においては導電性金属層を、上下の同種の金属層
の間に、前記金属のエツチング速度と異なるエツ
チング速度をもつ、かつそのエッチヤントに耐性
をもつ他の金属層がサンドウイツチ状に配設され
た３層から構成する。図示の実施例において、第
１の配線層１２と後の工程で導通部すなわち柱状
突起部となるべき第１の配線層１２と同材料の突
起部形成層１３は、アルミニウム（Al）層から
なりそれぞれ約0.8〔μｍ〕の厚さに形成される。
またそれらの間には、アルミニウムとは異なつた
エツチング速度をもち、かつ、アルミニウムのエ
ツチヤントに対して耐性をもつ導電性金属例えば
チタン・タングステン合金（Ti・Ｗ）の数1000
〔Å〕の厚さの層１４が配設される。
次いで、突起部形成層１３上に、プラズマ
CVD法によつて窒化シリコン膜（プラズマ窒化
膜）１５を約0.3〔μｍ〕の厚さに被着成長する。
またはこれに代えて、チタン・タングステン合金
の薄膜を形成してもよい。この窒化シリコン膜１
５は突起部形成層１３のエツチングのときマスク
として用いるが、それを第１層配線に対応してパ
ターニングする（第２図ｂ）。従つて、第１図ｂ
を参照して説明した従来技術における接続部形成
用の配線のひろがりは形成されない。
CVD法によつて窒化シリコン膜（プラズマ窒化
膜）１５を約0.3〔μｍ〕の厚さに被着成長する。
またはこれに代えて、チタン・タングステン合金
の薄膜を形成してもよい。この窒化シリコン膜１
５は突起部形成層１３のエツチングのときマスク
として用いるが、それを第１層配線に対応してパ
ターニングする（第２図ｂ）。従つて、第１図ｂ
を参照して説明した従来技術における接続部形成
用の配線のひろがりは形成されない。
次いで、全面にレジスト層１６を約1.5〔μｍ〕
の厚さに形成し、従来技術による層間接続孔と同
様のパターンで、すなわち導通用の柱状突起部を
形成するところにレジスト層１６が残るようパタ
ーニングする（第２図ｃ）。
の厚さに形成し、従来技術による層間接続孔と同
様のパターンで、すなわち導通用の柱状突起部を
形成するところにレジスト層１６が残るようパタ
ーニングする（第２図ｃ）。
次いで、前記窒化シリコン膜１５をマスクにし
て突起部形成層１３のアルミニウムを、エツチヤ
ントとして例えば四塩化炭素（CCl4）ガスを用
いエツチング除去すると、このエツチングは、そ
れに対して耐性をもつチタン・タングステン層１
４で止まる。引続き、レジスト層１６をマスクに
して、エツチヤントとして例えば四弗化炭素
（CF4）ガスを用い窒化シリコン膜１５をエツチ
ング除去する（第２図ｄ）。
て突起部形成層１３のアルミニウムを、エツチヤ
ントとして例えば四塩化炭素（CCl4）ガスを用
いエツチング除去すると、このエツチングは、そ
れに対して耐性をもつチタン・タングステン層１
４で止まる。引続き、レジスト層１６をマスクに
して、エツチヤントとして例えば四弗化炭素
（CF4）ガスを用い窒化シリコン膜１５をエツチ
ング除去する（第２図ｄ）。
次いで、チタン・タングステン層１４を、エツ
チヤントとして例えばクロロペンタフルオロエタ
ン（C2ClF5）ガスを用いエツチング除去する。
引続き、第１の配線層１２のアルミニウムを前述
した如くに選択的にエツチング除去する（第２図
ｅ）。
チヤントとして例えばクロロペンタフルオロエタ
ン（C2ClF5）ガスを用いエツチング除去する。
引続き、第１の配線層１２のアルミニウムを前述
した如くに選択的にエツチング除去する（第２図
ｅ）。
次いで、前記レジスト層１６、窒化シリコン膜
１５を除去し、例えばPSGからなる層間絶縁膜
１７を1.6〜２〔μｍ〕の厚さに被着する。次いで
層間絶縁層１７上に該層間絶縁層１７表面の凹部
を埋めて例えばフオトレジストを被着する。次い
でプラズマエツチング法により前記フオトレジス
ト層と層間絶縁層をエツチングし、前記アルミニ
ウム層１３とその周囲の層間絶縁層が略同一平面
となるようアルミニウム層１３の頂部を表出す
る。しかる後、例えばアルミニウムを１〜1.5〔μ
ｍ〕の厚さに被着し、これを選択エツチングして
第２層配線１８を形成する（第２図ｆ）。
１５を除去し、例えばPSGからなる層間絶縁膜
１７を1.6〜２〔μｍ〕の厚さに被着する。次いで
層間絶縁層１７上に該層間絶縁層１７表面の凹部
を埋めて例えばフオトレジストを被着する。次い
でプラズマエツチング法により前記フオトレジス
ト層と層間絶縁層をエツチングし、前記アルミニ
ウム層１３とその周囲の層間絶縁層が略同一平面
となるようアルミニウム層１３の頂部を表出す
る。しかる後、例えばアルミニウムを１〜1.5〔μ
ｍ〕の厚さに被着し、これを選択エツチングして
第２層配線１８を形成する（第２図ｆ）。
以上に説明した如く、本発明の方法によると、
柱状突起部の形成において、比較的平担な表面を
もつレジストのパターニングに始まる工程により
柱状突起部が形成され、その工程は通常のエツチ
ング技術で容易になされ、第１層配線と第２層配
線の接続のための通し孔を形成するため第１層配
線にひろがりを形成する必要がなく、半導体集積
回路の微細化に効果的である。
柱状突起部の形成において、比較的平担な表面を
もつレジストのパターニングに始まる工程により
柱状突起部が形成され、その工程は通常のエツチ
ング技術で容易になされ、第１層配線と第２層配
線の接続のための通し孔を形成するため第１層配
線にひろがりを形成する必要がなく、半導体集積
回路の微細化に効果的である。
なお、上記においては、配線材料にアルミニウ
ム、突起部形成層にチタン・タングステン合金を
例として説明したが、本発明の適用範囲はこれら
の材料が用いられる場合に限定されるものではな
く、その他の導電性金属材料が用いられる場合に
も及ぶものである。
ム、突起部形成層にチタン・タングステン合金を
例として説明したが、本発明の適用範囲はこれら
の材料が用いられる場合に限定されるものではな
く、その他の導電性金属材料が用いられる場合に
も及ぶものである。
第１図ａは従来技術により形成された半導体装
置における２層配線の断面図、第１図ｂは第１図
ａの２層配線の平面図、第１図ｃは柱状突起部を
もつ従来の２層配線の断面図、第２図は本発明の
方法を実施する工程における半導体装置の要部の
断面図である。 １１…半導体基体、１２…第１の配線層、１３
…突起部形成層、１４…チタン・タングステン
層、１５…窒化シリコン膜、１６…レジスト層、
１７…層間絶縁膜、１８…第２層配線。
置における２層配線の断面図、第１図ｂは第１図
ａの２層配線の平面図、第１図ｃは柱状突起部を
もつ従来の２層配線の断面図、第２図は本発明の
方法を実施する工程における半導体装置の要部の
断面図である。 １１…半導体基体、１２…第１の配線層、１３
…突起部形成層、１４…チタン・タングステン
層、１５…窒化シリコン膜、１６…レジスト層、
１７…層間絶縁膜、１８…第２層配線。
Claims (1)
- １ 柱状の導通用突起部により接続される第１層
配線と第２層配線とを形成するにおいて、半導体
基板上に第１の金属層を形成し、この第１の金属
層上にそれとは同一のエツチング材に対して異な
るエツチング速度をもち、かつ、該第１の金属層
のエツチングに対して耐性をもつ第２の金属層を
配設し、該第２の金属層上に第１の金属層と同じ
材料からなる第３の金属層を配設する工程、第３
金属層上に前記第１層配線に対応するパターンの
第１のマスク層と前記柱状の導通用突起部に対応
するパターンの第２のマスク層の積層体を形成す
る工程、前記第１のマスク層を用いて前記第３の
金属層をエツチングしてパターニングし、さらに
前記パターニングされた第３の金属層と同じパタ
ーンに前記第２の金属層をパターニングして第１
の金属層を部分的に露出させ、かつ、前記第２の
マスク層を用いて第３の金属層を選択的にエツチ
ング除去して前記導通用突起部を形成し、さらに
前記パターニングされた第２の金属層をマスクに
用いて前記露出された部分の第１の金属層を選択
的にエツチング除去して前記第１層配線を形成す
る工程、次いで第１層配線および導通用突起部の
周囲に絶縁層を形成する工程、および前記導通用
突起部に接して前記絶縁層上に延在する第２層配
線を形成する工程を有することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15503781A JPS5856438A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15503781A JPS5856438A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5856438A JPS5856438A (ja) | 1983-04-04 |
| JPH0239100B2 true JPH0239100B2 (ja) | 1990-09-04 |
Family
ID=15597286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15503781A Granted JPS5856438A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856438A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0175604B1 (en) * | 1984-08-23 | 1989-07-19 | Fairchild Semiconductor Corporation | A process for forming vias on integrated circuits |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4851595A (ja) * | 1971-10-29 | 1973-07-19 |
-
1981
- 1981-09-30 JP JP15503781A patent/JPS5856438A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5856438A (ja) | 1983-04-04 |
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