JPH0239254A - データ処理システム及びそのキヤツシユ記憶システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ、産業上の利用分野 Ｂ、従来技術及びその問題点 Ｃ１問題点を解決するための手段 り、実施例 １　　　記憶装置動作 １．１　プロセッサ記憶装置アーキテクチャの要件 １．２　階層式プロセッサ記憶システム１．３　階層式
キャッシュ・データ規則２　　　記憶装置ルーチン ２．１　　ＭＰ／３主記憶装置取出しルーチン２．２Ｍ
Ｐ／３主記憶装置記憶ルーチン２．３　　ＭＰ／３主記
憶装置の要求の組合せ。

２．４　主記憶装置コマンド ２．５　主記憶キー・コマンド ３　　　記憶装置ルーチン ３．１　チャネル記憶装置取出しルーチン３．２　チャ
ネル記憶装置記憶ルーチン３．３　チャネル記憶装置コ
マンド ３．４　ベクトル記憶装置取出しルーチン８０発明の効
果 Ａ、産業上の利用分野 本発明は、コンピュータ・システムに関し、具体的には
多重プロセッサ・データ処理システム中の記憶サブシス
テムに関する。

Ｂ、従来技術及びその問題点 コンピュータ・システムの一種に多重プロセッサ・シス
テムがある。多重プロセッサ・システムは、複数のプロ
セッサを含み、その各々がある時点で主記憶装置へのア
クセスを必要とする。多重処理システムの２台以上のプ
ロセッサが同時にこのアクセスを必要とすることがある
。こうしたシステムはまた、命令及びデータを一時的に
記憶するための中間レベルのキャッシュを含む場合がし
ばしばである。多重処理システムの２台以上のプロセッ
サが同時に中間レベルのキャッシュに対するアクセスを
必要とすることもある。こうした同時アクセスが必要に
なった場合、何らかの仲裁方法が必要である。その上、
データが変更されるとき、変更済みデータの他のプロセ
ッサにとっての可視性を管理するための何らかの方法も
必要となる。こうしたことはすべて、複数のプロセッサ
と単一の主記憶装置を中間レベルのキャッシュと共に使
用する結果として必要になる。その結果、主記憶装置及
びキャッシュに対するアクセスを管理しまたはその他の
方法でその正確な制御を維持する装置が必要となる。本
明細書では、この装置を「バス切替えユニットＪ　　（
ＢＳＵ）と呼ぶ。

Ｃ１問題点を解決するための手段 本発明の目的は、データ処理システム用の改良されたキ
ャッシュ記憶システムを提供することにある。

本発明の目的には、多重プロセッサ・システムで使用す
るのに特に適したキャッシュ記憶システムを提供するこ
とも含まれる。

本発明の目的には、多重プロセッサ構成で使用するのに
特に適した多重レベル・キャッシュ記憶システムを提供
することも含まれる。

本発明の目的には、多重プロセッサ・システムで使用す
る多重レベル・キャッシュ記憶システムにおける記憶の
整合性を維持するためのシステムを提供することも含ま
れる。

本発明の上記及びその他の目的、特徴、利点は、データ
処理システム内の各多重プロセッサが、それぞれ専用の
第１レベル・キャッシュ・バッフ１（Ｌｌ）を備え、そ
れがシステム内のすべてのプロセッサカ共用スる第２レ
ベル・キヤ、７シユ・バッファ（Ｌ２）とインターフェ
ースするという、多重レベル・キャッシュ・バッファ・
システムによって達成される。第２レベル・キャッシュ
・バッファは、主記憶袋（ｉｆ（Ｌ３）に接続される。

Ｌ１キャッシュはストアスルー型キャッシュであり、Ｌ
２キャッシュはストアイン型キャッシュである。

このシステムは、記憶の整合性を維持し、状況情報に基
づいて記憶要求を制御するための手段を含む。

下記の好ましい実施例に関する詳細な説明と添付の図面
から、本発明が完全に理解できるはずである。ただし、
この説明及び図面は例示のために示したものにすぎず、
本発明の範囲を限定するものではない。

Ｄ、実施例 第１図は、本発明の単一プロセッサ・コンピュータ・シ
ステムを示す。

第１図で、単一プロセッサ・システムは、記憶制御装置
（ＳＣＬ）１２に接続されたＬ３メモリ１０を含む。記
憶制御装置１２は、一端で統合入出力サブシステム制御
装置１４に接続され、制御装置１４は統合アダプタ及び
単一カード・チャネ多重システム・チャネル通信ユニッ
ト２４は、システム外部に実装された４ポート・チャネ
ル間アダプタである。

第２図は、３連式（多重プロセッサ）システムを示す。

第２図で、記憶サブシステム１０は、一対のＬ３メモリ
１０Ａ／１０Ｂとバス切替えユニット（ＢＳＵ）を含み
、ＢＳＵはＬ２キャッシュ２６Ａを含む。記憶サブシス
テム２６については、第５図により詳しく示す。ＢＳＵ
は、統合入出力サブシステム１４、共用チャネル・プロ
セッサＡ（ＳＨＯＰ−Ａ）２８Ａ、共用チャネル・プロ
セッサＢ　（ＳＨＯＰ−Ｂ）２８Ｂ、及び下記の３台の
プロセッサに接続されている。第１のプロセッサは命令
／データ・キャッシュ１８Ａと命令／実行ユニット／制
御記憶装置２ＯＡを含み、第２のプロセッサは命令／デ
ータ・キャッジ、１８Ｂと命令／実行ユニット／制御記
憶装置２０Ｂを含み、第３のプロセッサは命令／データ
・キャッシュ１８Ｃと命令／実行ユニット／制御記憶装
置２０Ｃル１６に接続されている。記憶制御装置１２は
、他端でＩ／Ｄキャッシュ（Ｌｌ）１８に接続され、Ｉ
／Ｄキャッシュ１８は命令キャッシュとデータ・キャッ
シュを含み、Ｌ１キャッシュと総称される。

Ｉ／Ｄ＋ヤッシュ１８は、命令ユニット（Ｉユニット）
、実行ユニット（Ｅユニット）、制御記憶装置２０及び
ベクトル・プロセッサ（ＶＰ）２２に接続されている。

ベクトル・プロセッサ２２は、１９８３年９月９日に出
願された「高性能並列ベクトル・プロセッサ（Ｉｌｉｇ
ｈ　ｒ’ｅｒｆｏｒｍａｎｃｅ　ＰａｒａｌｌｅｌＶｅ
ｃｔｏｒ　Ｐｒｏｃｅｓｓｏｒ）　Ｊと題する特許出願
第５３０８４２号に記載されている。この開示を引用に
より本明細古に組み込む。第１図の単一プロセッサ・シ
ステムは、多ＩＩＫシステム・チャネル通信ユニット２
４をも含む。

Ｌ３メモリ１０は、２枚の「知能」メモリ・カードを含
む。これらのカードを「知能」的と称するのは、エラー
検査・訂正、拡張エラー検査・訂正（ＥＣＣ）、再生ア
ドレス・レジスタ及びカウンタ、ビット節約機能などの
特定の機能を備えているためである。Ｌ３メモリ１０へ
のインターフェースは幅８バイトである。メモリ・サイ
ズは、８．１６．３２．６４メガバイトである。Ｌ３メ
モリ１０は記憶制御装置（ＳＣＬ）１２に接続されてい
る。

記憶制御装置１２は、Ｌ３メモリ１０、入出力サブシス
テム制御装置１４及びＩ／Ｄキャッシュ１８に対するア
クセスを調停する、３つのバス・アービタを含む。記憶
制御装置１２はさらに、命令／データ・キャッシュ１８
、別名Ｌ１キャッシュでのデータ探索を担当するディレ
クトリを含んでいる。データがＬ１キャッシュ１８に入
っでいるが古くなっている場合、記憶制御装置１２は、
Ｌ１キャッシュ１８中の古くなったデータを無効にして
、入出力サブシステム制御装置１４がＬ３メモリ１０中
のデータを更新できるようにする。その後、命令／実行
ユニット２０はＬ３メモリ１０から更新済みデータを獲
得しなければならない。

記憶制御装置１２は、さらに、入出力サブシステム制御
装置１４からＬ３メモリ１０に入力されるデータを緩衝
記憶し、命令／実行ユニット２０からＬ３メモリ１０に
入力されるデータを緩衝記憶するための複数のバッファ
を含む。命令／実行ユニット２０と関連するバッファは
２５６バイトの行バッファで、順次命令などある種の命
令の項目を一時に８バイトずつ作成することができる。

この行バッファが一杯になると、Ｌ３メモリへのデータ
のブロック転送が起こる。したがって、メモリ動作が、
個別記憶動作の回数からずっと少ない行転送の回数に減
少する。

命令キャッシュ／データ・キャッシュ１８は、それぞれ
ＩＥ３にバイトのキャッシュである。記憶制御装置１２
に対するインターフェースは幅８バイトであり、したが
って記憶制御装置１２からのインページ動作に８データ
転送サイクルを要する。

データ・キャッシュ１８は「ストアスルー」型キャッシ
ュであり、したがって命令／実行ユニット２０からのデ
ータはＬ３主記憶装置に記憶され、Ｌ１キャッシュ１８
にそれに対応する古くなったデータが存在しない場合、
そのデータはＬ１キャッシュに入力、記憶されない。こ
の動作を支援するため、最大８個の記憶動作を緩衝記憶
できる「記憶バッファ」がＬ１データ・キャッシュ１８
に付随する。

ベクトル・プロセッサ２２がＬ１データ・キャソシュ１
８に接続されている。ベクトル・ブロモ、ツサ２２は、
記憶制御装置１２に入る命令／実行ユニット２０のデー
タ・フローを共用するが、その稼動中、命令／実行ユニ
ット２０がデータを取り出すために記憶制御装置１２に
アクセスするのを許さない。

統合入出力サブシステム１４は、８バイトのバスを介し
て記憶制御装置１２に接続されている。

統合入出力サブシステム１４は、サブシステム１４から
くるデータを記憶制御装置１２と同期させるために使わ
れる３個の６４バイト・バッファを含んでいる。すなわ
ち、命令／実行ユニット２０と入出力サブシステム１４
は異なるクロックで動作し、この２つのクロックの同期
が、この３個の６４バイト・バッファ構造によって実施
される。

多ｍシステム・チャネル通信ユニット２４は、システム
外部に実装された４ボート・チャネル間アダプタである
。

第２図は、３連式（多重プロセッサ）システムを示す。

第２図で、記憶サブシステム１０は、一対のＬ３メモリ
ＩＯＡ／ＩＯＢとバス切替えユニット（ＢＳＵ）を含み
、ＢＳＵはＬ２キャッシュ２６Ａを含む。記憶サブシス
テム２６については、第５図により詳しく示す。ＢＳＵ
は、統合入出力サブシステム１４、共用チャネル・プロ
セッサＡ（ＳＨＯＰ−Ａ）２８Ａ、共用チャネル・プロ
セッサＢ　（ＳＨＯＰ−Ｂ）２８Ｂ、及び下記の３台の
プロセッサに接続されている。第１のプロセッサは命令
／データ・キャッシュ１８Ａと命令／実行ユニット／制
御記憶袋３２　ＯＡを含み、第２のプロセッサは命令／
データ・キャッシュ１８Ｂと命令／実行ユニット／制御
記憶装置２０Ｂを含み、第３のプロセッサは命令／デー
タ・キャッシュ１８Ｃと命令／実行ユニット／制御記憶
装置２０Ｃを含む。命令／データ・キャッシュ１８Ａ、
１８Ｂ１１８Ｃをそれぞれ「Ｌｌ」キャッシュと呼ぶ。

ＢＳＵ中のキャッシュはＬ２キャッシュ２６Ａと呼び、
主記憶装置１０Ａ／ＩＯＢはＬ３メモリと呼ぶ。

ＢＳＵは、３個のプロセッサ１８Ａ／２ＯＡ。

１８Ｂ／２０Ｂ、１８Ｃ／２０Ｇ、２個のＬ３メモリ・
ポートＩＯＡ／ＩＯＢ、２個の共用チャネル・プロセッ
サ２８Ａ／２８Ｂ、及び統合入出力サブシステム１４を
接続する。ＢＳＵは、３台のプロセッサそれぞれからの
Ｌ３メモリに対する要求や入出力サブシステム１４また
は共用チャネル・プロセッサからの要求など、処理すべ
き要求の優先順位を決定する回路、インターフェースを
動作させる回路、及びＬ２キャッシュ２８Ａにアクセス
するための回路を含む。Ｌ２キャッシュ２６Ａは「スト
アイン」型キャッシュであり、したがって、データを変
更するためにＬ２キャッシュにアクセスする動作で、Ｌ
２キャッシュ中に存在するデータも修正されなければな
らない（この規則に対する唯一の例外として、動作が入
出力サブシステム１４に由来する場合、及びデータがＬ
２キャッシュ２６Ａには存在せずＬ３メモリＩＯＡ／ｌ
。

Ｂのみに存在する場合、Ｌ３メモリ中でのみデータが変
更され、Ｌ２キャッシュでは変更されない。） ＢＳＵとＬ３メモリＩＯＡ／ＩＯＢの間のインターフェ
ースは、第１図の単一８バイト・ボートの代わりに、２
つの１６バイト線／ボートを含む。

ただし、第１図のメモリ１０は第２図のメモリ・カード
１０Ａ／ＩＯＢと同一である。第２図の２枚のメモリ・
カードＩＯＡ／ＩＯＢは並列にアクセスされる。

共用チャネル・プロセッサ２８は、それぞれ８バイトの
インターフェースである２個のボートを介してＢＳＵに
接続されている。共用チャネル・プロセッサ２８は、Ｂ
ＳＵとは独立な周波数で動作し、ＢＳＵ内のクロックは
、第１図の記憶制御装置１２と統合入出力サブシステム
１４の間のクロック同期と同様の方式で、共用チャネル
・プロセッサ２８のクロックと同期される。

以下では、第１図を参照して、第１図の単一プロセッサ
・コンピュータ・システムの動作について機能的説明を
行なう。

通常、命令は命令キャッシュ（ＬＬキャッシュ）１８中
にあり、実行されるのを待つ。命令／実行ユニット２０
は、Ｌｌキャッシュ１８内にあるディレクトリを探索し
て、そこに典型的命令が記憶されているかどうか判定す
る。Ｌ１キャッシュ１８に命令が記憶されていない場合
、命令／実行ユニット２０は記憶ｇＪ御装置１２に対す
る記憶要求を生成する。その命令、または命令を含む行
のアドレスが、記憶制御装置１２に供給される。記憶制
御装置１２は、Ｌ３メモリ１０に接続されたバスに対す
るアクセスを仲裁する。最終的には、命令／実行ユニッ
ト２０からの要求がＬ３メモリ１０に渡され、Ｌ３メモ
リ中の行を示すコマンドを含む要求が取り出されて命令
／実行ユニット２０に転送される。Ｌ３メモリは、要求
をラッチして復号し、メモリ・カード中の命令が記憶さ
れる位置を選択し、数サイクルの遅延後に、その命令が
８バイトずつＬ３メモリから記憶制御装置１２に供給さ
れる。次いで、記憶制御装置１２から命令キャッシュ（
ＬＬキャッシュ）１８に命令が送られ、そこに−時的に
記憶される。命令は、命令キャッシュ１８から命令／実
行ユニット２０内の命令バッフ１に再伝送される。命令
は命令ユニット２０内の復号器で復号される。命令を実
行するためにオペランドが必要な場合が多いが、オペラ
ンドはメモリ１０中にある。命令／実行ユニット２０が
データ・キャッシュ１８中のディレクトリを探索する。

データ・キャッシュ１８のディレクトリでオペランドが
見つからない場合、先に命令キャッシュ・ミスに関して
説明したのと全く同様に、命令／実行ユニット２０が、
Ｌ３メモリ１０にアクセスするための別の記憶アクセス
を発行する。オペランドがデータ・キャッシュに記憶さ
れ、命令／実行ユニット２０がそのオペランドを求めて
データ・キャッシュ１８を探索する。その命令でマイク
ロコードの使用が必要な場合、命令／実行ユニット２０
は、命令／実行ユニット２０カード上にあるマイクロコ
ードを使用する。入出力動作を実行する必要がある場合
、命令／実行ユニット２０は、命令キャッシュ１８中に
存在する入出力命令を復号する。情報は、Ｌ３メモリ１
０の命令実行とは別のセクシジンにある補助部分に記憶
される。この時点で、命令／実行ユニット２０は、その
情報がＬ３メモリに記憶されていると統合入出力サブシ
ステム１４に通知し、サブシステム１４はＬ３メモリ１
０にアクセスして情報を取り出す。

以下では、第２図を参照して、第２図の多重プロセッサ
・コンピュータ・システムの動作について機能的説明を
行なう。

第２図で、特定の命令／実行ユニット、すなわち２ＯＡ
、２０Ｂ、２０Ｇのどれかが命令を必要とし、所期の命
令を求めてそれ自体のＬ１キャッシュ、すなわち１８Ａ
、１８Ｂ、１８Ｇのどれかを探索するものと仮定する。

さらに、所期の命令がＬ１キャッシュ中に存在しないも
のと仮定する。

この特定の命令／実行ユニットは、次にＬ２キャッシュ
を探索するためにＢＳＵに対するアクセスを要求する。

ＢＳＵは、命令／実行ユニッ）２ＯＡ。

２０Ｂ、２０Ｃのそれぞれ、共用チャネル・プロセッサ
２８、及び統合入出力サブシステム１４から要求を受は
取って、−時にそれらの装置の工つにアクセスを許可す
るアービタを含む。特定の命令／実行ユニット（２ＯＡ
ないし２０Ｃのどれか）がＬ２キャッシュ２８Ａを探索
するためにＢＳＵにアクセスすることを許可されると、
その命令／実行ユニットは、所期の命令を求めてＢＳＵ
内にあるＬ２キャッシュ２６Ａのディレクトリを探索す
る。Ｌ２キャッシュで所期の命令が見つかったと仮定す
る。その場合、所期の命令がその命令／実行ユニットに
戻される。所期の命令がＬ２キャッシュ内にないとその
ディレクトリが示す場合、所期の命令を求める要求がＬ
３メモリ、１０Ａと１０Ｂのどちらかに対して行なわれ
る。所期の命令がＬ３メモリ中にある場合、その命令は
直ちに一時に１６バイトずつＢＳＵに送られ、その特定
の命令／実行ユニット（２ＯＡないし２０Ｃのどれか）
に渡されると同時に、ＢＳＵのＬ２キャッシュ２６Ａに
記憶される。ＢＳＵ内に存在するその他の機能は、多重
プロセッサ・システム中での記憶の整合性についての規
則に関係するものである。

たとえば、特定の命令／実行ユニット２０Ｃ（別称は「
プロセッサＪ２０Ｃ）がデータを変更するとき、そのデ
ータが複合体の他の命令／実行ユニット、すなわち「プ
ロセッサＪ　２ＯＡ、２０Ｂに見えるようにしなければ
ならない。プロセッサ２０ＣがそのＬ１キャッシュ１８
Ｇにそのとき存在するデータを変更する場合、ＢＳＵの
Ｌ２キャッシュ・ディレクトリ２８Ａでそのデータがあ
るかどうか探索が行なわれる。それが見つかった場合、
そのデータはＬ１キャッシュ１８Ｃでの変更を反映する
ように変更される。さらに、他のプロセッサ２ＯＡ及び
２０Ｂが、Ｌ２キャッシュ２６Ａにそのとき存在する修
正済みの正しいデータを見ることができ、したがってそ
うした他のプロセッサがそのＬ１キャッシュ１８Ａ及び
１８Ｂにあるその対応するデータを変更することができ
る。問題のプロセッサ２０Ｃは、他のプロセッサ２ＯＡ
及び２０Ｂがその対応するデータを適宜変更する機会を
与えられるまで、その特定のデータに再アクセスできな
い。

第３図は、各命令／実行ユニット（第１図の２０または
第２図の２０Ａないし２０Ｇのどれか）及びその対応す
るＬ１キャッジ、（第１図の１８または第２図の１８Ａ
ないし１８Ｇのどれか）の詳細な構造を示す。

第１図及び第２図で、命令／実行ユニット２０．２ＯＡ
、２０Ｂ、２０Ｇは「ＩユニットＥユニッ）Ｃ／Ｓ　（
９２ＫＢ）Ｊと記したブロックにある。

このブロックは、「プロセッサ」、「命令処理ユニット
」あるいは上記のように「命令／実行ユニ・ット」と呼
ばれる。以下では説明を簡略にするため、ブロック２０
．２０Ａないし２０Ｇを「プロセッサ」と呼ぶ。さらに
、「Ｉ／Ｄキャッシュ（Ｌｌ）」をｒＬ１キャッシュ」
と呼ぶ。第３図は、プロセッサ（２０，２ＯＡ、２０Ｂ
、２０Ｃ）及びＬ１キャッシュ（１８，１８Ａ、１８Ｂ
１１８Ｃ）の詳細な構成を示す。

第３図で、プロセッサ（２０，２ＯＡないし２０Ｃのど
れか）は下記の要素を含む。制御記憶サブシステム２０
−１は、８４にバイトの高速固定制御記憶域２Ｏ−ＩＡ
、ページ可能区域（８にバイト、２にワード、４重連想
式ページ可能区域）２０−ＩＢ１ページ可能制御記憶域
２Ｏ−ＩＢ用のディレクトリ（Ｃ８ＤＩＲ）２０−ＩＣ
，制御記憶アドレス・レジスタ（Ｃ８ＡＲ）２０−１．
Ｄ。

及び８要素分岐／リンク（ＢＡＬ　　５ＴＫ）機能２Ｏ
−ＩＥを含む。マシン状態制御装置２０−２は、プロセ
ッサ用大域制御機能２Ｏ−２Ａと命令分岐テーブル２Ｏ
−２Ｂを含む。テーブル２Ｏ−２Ｂは、制御記憶起点ア
ドレス・バスを介してＣ８ＡＲに接続され、マイクロコ
ード命令用の所期アドレスを生成するために使用される
。アドレス生成ユニット２０−３は、アドレス・バスを
介してＬ１キャッシュ１８．１８Ａないし１８Ｃに接続
された、命令キャッシュＤＬＡＴ／ディレクトリ２Ｏ−
３Ａ、データ・キャッシュＤＬＡＴ／ディレクトリ２Ｏ
−３Ｂ１アドレス生成チップ２０−３０の３つのチップ
を含む。命令キャッシュＤＬＡＴ／ディレクトリ２Ｏ−
３Ａは、要求された命令がＬ１キャッシュの命令キャッ
シュ部分１８−ＩＡにあることを示す４本の「ヒツト（
ｂｉｔ）　　Ｊ線を介して、Ｌ１キャッシュの命令キャ
ッシュ部分に接続されている。同様に、要求されたデー
タがＬ１キャッシュのデータ・キャッシュ部分１８−２
Ｂにあることを示す、４木の「ヒツト」線が、データ・
キャッシュＤＬＡＴ／ディレクトリ２Ｏ−３ＢをＬ１キ
ャッシュのデータ・キャッシュ部分に接続している。ア
ドレス生成ユニット２０−３は、アドレスの生成に使わ
れる１６個の汎用レジスタ（ＧＰＲＣ０ＰＹ　　２Ｏ−
３Ｄ参照）のコピーを含み、また命令実行のためのアド
レスをマイクロコードに供給するために使用される３個
の記憶アドレス・レジスタ（ＳＡＲ８）２０−３Ｅを含
む。固定小数点命令実行ユニッ）２０−４が、データ・
バス（Ｄバス）を介してデータ・キャッシュ１８−２に
接続されている。ユニット２０−４は、上記の１６個の
汎用レジスタとマイクロコード専用のいくつかの作業用
レジスタを含むローカル記憶スタック２Ｏ−４Ａ１いく
つかの算術・桁送り型演算の結果と３７０条件コードの
結果を含む条件レジスタ２Ｏ−４Ｂ１４バイトの演算論
理機構（ＡＬＵ）２０−４Ｃ，８／＜イト（７）回転／
ｉＪ１合せユニット２Ｏ−４Ｄ、及び様々なレジスタか
らのビットの選択を行なう分岐ビット選択ハードウェア
２Ｏ−４Ｅを含む。このハードウェア２Ｏ−４Ｅは分岐
動作の方向を決定するもので、汎用レジスタ、作業用レ
ジスタ及び条件レジスタからのビットが選択される。浮
動小数点プロセッサ２０−５は、浮動小数点レジスタと
４個のマイクロコード作業用レジスタ２Ｏ−５Ｅ、コマ
ンド復号／制御機能２Ｏ−５Ａ、浮動小数点加算器２Ｏ
−５Ｂ。

固定小数点／浮動小数点乗算アレイ２Ｏ−５Ｃ。

及び平方根／除算機＋Ｒ２０−５Ｄを含む。浮動小数点
プロセッサ２０−５は、１９８７年９月３０日出願の米
国特許出願第１０２９８５号（ドケット番号ＥＮ９８７
０４３号）、「浮動小数点単一命令スドリーム単一デー
タ・アーキテクチャ用の動的複数命令ス）　ＩＪ−ム複
数データ複数バイブライン装置（Ｄｙｎａｎ＋ｉｃ　Ｍ
ｕｌｔｉｐｌｅ　Ｉｎ５ｔｒｕｃｔｉｏｎ　５ｔｒｅａ
ｎ＋Ｍｕｌｔｉｐｌｅ　Ｄａｔａ　Ｍｕｌｔｉｐｌｅ　
Ｐｉｐｅｌｉｎｅ　Ａｐｐａｒａｔｕｓｆｏｒ　Ｆｌｏ
ａｔｉｎｇ　Ｐｏ１ｎｔ　Ｓｉｎｇｌｅ　Ｉｎ５ｔｒｕ
ｃｔｉｏｎ　ＳｔｒｅａｍＳｉｎｇｌｅ　Ｄａｔａ　Ａ
ｒｃｈｉｔｅｃｔｕｒｅｓ）　Ｊに開示されている。

この開示を引用により本明細冊に組み込む。ＡＬＵ２０
−４Ｃは加算器を含むが、この加算器は、１９８７年６
月２６日出願の米国特許出願第０６６５８０号、「高性
能並列２進バイト加算器（Δｔｌｉｇｈ　Ｐｅｒｆｏｒ
ｍａｎｃｅ　Ｉ’ａｒａｌｌｅｌ　Ｂｉｎａｒｙ　Ｂｙ
ｔｅΔｄｄｅｒ）　Ｊに開示されている。この開示を引
用により本明細書に組み込む。外部チップ２０−６は、
タイマと割込み構造を含む。割込み信号は、入出力サブ
システム１４その他から供給される。プロセッサ間通信
機構（ＩＰＣ）２０−７は、通信バスを介して記憶サブ
システムに接続され、プロセッサが互いにメツセージを
渡し、かつ時刻クロックにアクセスできるようにする。

第３図で、Ｌ１キャッシュ（１８，１８Ａ、１８Ｂ、１
８Ｃのどれか）は下記の要素を含んでいる。命令キャッ
シュ１８−１は、１６にバイト４重キャッシュ１８−Ｉ
Ａ、出力端にある１６バイト命令バッファ１８−ＩＢ、
及び記憶装置からの入力端にある８バイト・インページ
・レジスタ１８−ＩＣを含む。命令キャッシュ１８−１
に接続された記憶バスは幅８バイトで、インベージ・レ
ジスタ１８−ＩＣに接続されている。インページ。

レジスタ１８−ＩＣは制御記憶サブシステム２〇−１に
接続され、ページ可能制御記憶域ミスで新しいデータを
制御記憶装置に入れなければならない場合にサブシステ
ム２０−１にデータを供給する。

データ・キャッシュ１８−２は、やはり記憶バスに接続
されたインページ・バッフｙ１８　２Ａ％１６　Ｋバイ
ト／４重キャッシュであるデータ・キャッシュ１８−２
Ｂ、一連の入出力レジスタを含み、８バイトのデータ・
バス（Ｄバス）を介してプロセッサに接続され、８バイ
トの「ベクトル・バス」を介してベクトル・プロセッサ
（２２Ａないし２２Ｃ）に接続されたキャッシュ・デー
タ・フロー機構１８−２Ｃ，及び８要素記憶バツフア（
ＳＴＯＲＢＦＲ）１８−２Ｄを含む。

以下では、第３図を参照して、第３図に示したプロセッ
サ及びＬ１キャッシュの機能的動作の説明を行なう。

実行すべき命令が命令キャッシュ１８−ＩＡに入ってい
るものと仮定する。命令キャッシュ１８−ＩＡからこの
命令が取り出されて、命令バッファ１８−ＩＢに記憶さ
れる（命令バッフＴを常に一杯にしておくため、あらゆ
る試みが行なわれる。）命令バッファ１８−ＩＢから命
令が取り出されて、アドレス生成チップ２０−３、固定
小数点実行ユニッ）２０−４、及びマシン状態制御装置
２〇−２の命令レジスタに記憶され、そこで命令の復号
が始まる。オペランドが必要な場合、アドレス生成ユニ
ッ）２０−３のＧＰＲＣ０ＰＹ２０−３Ｄからオペラン
ドが取り出される（通常は、ＲＸ命令用の基底レジスタ
及び指標レジスタにオペランドが必要な場合にＧＰＲＣ
０ＰＹがアクセスされる）。次のサイクルで、アドレス
生成過程が始まる。基底レジスタと指標レジスタの内容
が命令からの変位フィールドに加えられ、有効アドレス
が生成されて、データ／キャッシュ１８−２または命令
キャッシュ１８−１あるいはその両方に送られる。この
例では、オペランドが探索される。

したがってデータ・キャッシュ１８−２に有効アドレス
が送られる。このアドレスは、（この例ではオペランド
が探索されるので）データＤＬＡＴ／ディレクトリ・チ
ップ２Ｏ−３Ｂにも送られる。

第３サイクルでキャッシュ及びディレクトリに対するア
クセスが始まる。ＤＬＡＴ２０−３Ｂは、有効アドレス
から絶対アドレスにアドレスが変換可能かどうか判定す
る。この変換が以前に実行されていたと仮定すると、そ
の変換が記録されているはずである。変換済みのアドレ
スがキャッシュ・ディレクトリ２Ｏ−３Ｂの出力と比較
される。そのデータが以前にキャッシュ１８−２Ｂに取
り出されていたと仮定して、ブイレフＩ−ＩＪの出力と
ＤＬＡＴの出力が比較される。比較の結果が等しい場合
、データＤＬＡＴ／ディレクトリ２ｏ−３Ｂからの４本
の「ヒント」線のうちの１本が生成される。これらのヒ
ツト線はデータ・キャッシュ１８−２Ｂに接続される。

「ヒツト」線が生成されると、４つの連想式クラスのう
ちのどれに検索しようとするデータが含まれるかを示す
。次のサイクルで、データ・キャッシュ１８−２Ｂの出
力がキャッシュ・データ・フロー機＋ｆ４１８２Ｃの取
出し位置合せシフタ中をゲートされ、適当に桁送りされ
、Ｄバスを介して固定小数点実行ユニット２０−４に送
られ、ＡＬＵ２０−４Ｃにラッチされる。これは、ＲＸ
型命令のオペランド２のアクセスである。この桁送り過
程と並行して、ローカル記憶スタック２Ｏ−４Ａの汎用
レジスタからオペランド１がアクセスされる。その結果
、必要な場合、２つのオペランドがＡＬＵ２０−４Ｇの
入力端にラッチされる。第５サイクルで、ＡＬＵ２０−
４０は、命令コードの指示通り２つのオペランドを処理
（加算、減算、除算など）する。第５サイクルの終りに
ＡＬＵ２０−４Ｃの出力がラッチされ、またあふれ条件
及びゼロ条件を示す条件レジスタ２Ｏ−４Ｂがラッチさ
れる。第６サイクルでアドレス生成ユニット２０−３の
ＧＰＲＣ０ＰＹ２０−３Ｄをローカル記憶スタック２〇
−４Ａの内容と同期させるために、ＡＬＵ２０−４０の
出力がローカル記憶スタック２Ｏ−４ＡびＧＰＲＣ０Ｐ
Ｙ２０−３Ｄに吉き戻される。この命令の復号サイクル
が完了すると、次の命令の復号サイクルが開始でき、−
時に最高６つの命令が復号または実行される。ある皿の
命令は、実行を完了するためにマイクロコードの使用が
必要である。したがって、復号サイクル中にその命令か
らの命令コードをアドレスとして使って命令分岐テーブ
ル２Ｏ−２Ｂが探索される。命令分岐テーブルは、命令
の実行に必要なマイクロコード・ルーチンの開始アドレ
スを与える。これらの命令は、実行に２サイクル以上か
かる。したがって、命令分岐テーブルの探索中は、命令
復号が中断される。

マイクロコードの場合、■バスを使って復号ハードウェ
アにマイクロ命令が供給される。命令キャッシュ１８−
ＩＡが遮断され、制御記憶装置２〇−１人がオンになり
、マイクロ命令がエバスを介してバスされる。浮動小数
点命令の場合は、アドレス生成サイクルで、実行すべき
適切な命令を示し識別するためのコマンドが浮動小数点
ユニット２０−５に送られる以外は、前記と同様に復号
が進行する。たとえばＲＸ型浮動小数点命令では、前述
のようにデータ・キャッシュ１８−２Ｂからオペランド
が取り出され、固定小数点プロセッサ２０−４ではなく
て浮動小数点プロセッサ２０−５にそのオペランドが送
られる。浮動小数点命令の実行が始まる。それが完了す
ると、実行の結果が固定小数点実行ユニット２０−４に
戻される。

「結果」とは、条件コード及びあふれ等の割込み条件で
ある。

次に第３図に示すシステムの代替機能の説明を行なう。

第３図で、バイブラインの第ルベルは命令復号と呼ばれ
る。命令が復号される。１つのオペランドがメモリ中に
あるＲＸ型命令の場合、ＧＰＲＣＯＰＹ２０−３Ｄから
基底レジスタ及び指標レジスタの内容を獲得しなければ
ならない。基底レジスタと指標レジスタに変位フィール
ドが加えられる。次のサイクルの始めに、基底フィール
ド、１旨標フイールド、変位フィールドの加算が完了し
、。

有効アドレスをもたらす。この有効アドレスが、ＤＬＡ
Ｔ／ディレクトリ・チップ２Ｏ−３Ａ／２Ｏ−３Ｂに送
られる。有効アドレスの高位部分は変換しなければなら
ないが、低位部分は変換されずにキャッシュ１８−ＩＡ
／１８−２Ｂに送られる。第３サイクルで、キャッシュ
が、獲得したビットを使ってアクセス動作を始める。絶
対アドレスを得るため、仮想アドレスを使ってＤＬＡＴ
ディレクトリが探索される。この絶対アドレスが、キャ
ッシュ・ディレクトリに保存されている絶対アドレスと
比較される。比較の結果が一致した場合、「ヒツト」線
が生成されてキャッシュ・チップ１８−ＩＡ／１８−２
Ｂに送られる。その間に、キャッシュ・チップは４つの
連想式クラスのすべてにアクセスし、それに応じて出力
をラッチする。

第４サイクルで、４つの「スロット」または連想式クラ
スのうちの１つが選択され、データが位置合せされて、
データ・バスを介して固定小数点プロセッサ２０−４ま
たは浮動小数点プロセッサ２０−５に送られる。したが
って、第４サイクルの終りに、１つのオペランドがＡＬ
Ｕ２０−４Ｃの入力端にラッチされる。その間に、プロ
セッサ中では他の命令が実行される。他のオペランドを
獲得するため、ＧＰＲＣ０ＰＹ２０−３Ｄ及びローカル
記憶スタック２Ｏ−４Ａがアクセスされる。

この時点で、両方のオペランドがＡＬＵ２０−４０の入
力端にラッチされている。この計算を行ない、条件レジ
スタを設定し、最後にＧＰＲＣ０ＰＹ２０−３Ｄの汎用
レジスタに結果を書き込むのに１サイクルを要する。こ
の結果は、たとえばアドレスの計算に必要となる。した
がって、その場合、結果はＡＧＥＮ　　ＡＤＤＥＲ２０
−３Ｃに入力されることになる。ある種の命令では、そ
の実行中にキャッシュ１８−　ＩＡ／１８−２Ｂに対す
るアクセスが不要である。したがって、命令の復号が完
了すると、その結果は（キャッシュへのアクセスに関す
る）追加の遅延なしに、実行ユニットに直接波される。

したがって、命令が復号されてアドレス生成チップ２０
−３に渡されるとすぐに、別の命令が復号される。

第４図は、第２図のデータ処理システムの別の構成図を
示す。

第４図で、データ処理システムは多重プロセッサ・シス
テムであり、記憶サブシステム２６、第１のＬｊキャッ
シュ１８Ａ１第２のＬ１キャッシュ１８Ｂ１第３のし１
キヤツシユ１８Ｃ１第１のＬ１キャッシュ１８Ａに接続
された命令ユニットと実行ユニットと制御記憶装置を含
む第１のプロセッサ２０Ａ１第１のＬ１キャッシュ１８
Ａに接続された第１のベクトル・プロセッサ２２Ａ１第
２のし１キヤツシユ１８Ｂに接続された命令ユニットと
実行ユニットと記憶制御装置を含む第２のプロセッサ２
０Ｂ１第２のＬ１キャッシュ１８Ｂに接続された第２の
ベクトル・プロセッサ２２Ｂ１第３のＬ１キャッシュ１
８Ｃに接続された命令ユニットと実行ユニットと制御記
憶装置を含む第３のプロセッサ２０Ｃ，及び第３のし１
キヤツシユ１８Ｃに接続された第３のベクトル・プロセ
ッサ２２Ｃを含む。共用チャネル・プロセッサＡ　　２
８Ａと共用チャネル・プロセッサＢ　　２８Ｂが共に記
憶サブシステム１０に接続され、統合アダプタ・サブシ
ステム１４．１６も記憶サブシステム１０に接続されて
いる。

第５図は、第２図及び第４図の記憶サブシステム１０を
示す。

第５図で、Ｌ２キャッシュ／バス切替えユニツ）２６Ａ
／２８は、ｃｐＯｌｃｌ）１、ｃｐ２の３つの出力信号
を生成する。Ｌ２制御装置１０　Ｋも、ｃｐｏ、ｃｐｌ
、ｃｐ２の３つの出力信号を生成する。Ｌ２キャッシュ
／バス切替えユニット２６Ａ／２６のｃｌ）Ｏ出力信号
とＬ２制御装置１０にのｃｌ）０制御信号が、第１のＬ
１キャッシュ１８Ａを付勢する第１図の記憶サブシステ
ム１０からの出力信号を構成する。同様に、Ｌ２キャッ
シュ／バス切替えユニット２６Ａ／２６とＬ２制御装ａ
　１０　Ｋからのｃｐｌ出力信号は、第２のＬ１キャッ
シュ１８Ｂを付勢する第１図の記憶サブシステム１０か
らの出力信号を構成し、ユニット２６Ａ／２６と制御装
置１０　Ｋのｃｐ２出力信号は、第３のＬ１キャッシュ
１８Ｃを付勢する第１図の記憶サブシステム１０からの
出力信号を構成する。

第５図で、記憶チャネル・データ・バッファ１０Ｇは５
ｈｃｐａｓ　５ｈｃｐｂ１ｎｉｏの３つの出力信号を生
成する。５ｈｃｐａは共用チャネル。

プロセッサＡ　　２８Ａを参照し、５ｈｃｌ）ｂは共用
チャネル・プロセッサ８　２８Ｂを参照し、ｎｉＯは統
合アダプタ・システム１４／１ｆ３を参照する。同様に
、アドレス／キー制御装置１０Ｈは、５ｈｃｐａｓ　５
ｈｃｐｂｓ　ｎｉｏの３つの出力信号を生成する。記憶
チャネル・データ・バッファＬＯＧからの５ｈｃｐａ出
力信号は、アドレス／キー制御装置１０Ｈからの５ｈｃ
ｐａ出力信号と共に、第１図の記憶サブシステム１０か
ら共用チャネル・プロセッサＡ　　２８Ａに対して生成
される出力信号を構成する。記憶チャネル・データ・バ
ッファＩＯＣからの５ｈｃｐｂ出力信号出力子ドレス／
キー制御装置１０Ｈからのｓｈｃりｂ出力信号と共に、
第１図の記憶サブシステム１０から共用チャネル・プロ
セッサ８　２８Ｂに対して生成される出力信号を構成す
る。記憶チャネル・デ〒夕・バッファ１０Ｇからのｎｉ
ｏ出力信号はアドレス／キー制御装置１０Ｈからのｎｉ
ｏ出力信号と共に、第１図の記憶サブシステム１０から
統合アダプタ・サブシステム１４／１８に対して生成さ
れる出力信号を構成する。

以下では、第１図ないし第５図、特に第５図を参照して
、本発明の記憶サブシステム１０の機能の説明を行なう
。第５図は、本発明の記憶サブシステム１０の構造を具
体的に示す。

以下の記憶サブシステム１０の機能の説明は、いくつか
の節に分けて行ない、各節で機能説明に含まれる特定の
動作について説明する。機能の説明を始める前に、特定
の各動作が記載されている節を参照する。

１　記憶動作 １．１　プロセッサ記憶装置アーキテクチャの要件 特定ノコンピュータ・システムは、マシン構成内でプロ
セッサの記憶装置及び記憶キーを実施する方式に関して
特定の要件をもつ。以下では、こうしたアーキテクチャ
の特定の項目を、本発明の記憶サブシステムとの関連で
論じる。アーキテクチャとは、命令実行の「概念上のシ
ーケンス」をいう。これは、プロセッサ記憶装置アーキ
テクチャの要件に関する議論を理解する上で重要な概念
である。この概念上のシーケンスは極めて簡単である。

まず、主記憶装置から命令が取り出されて復号される。

次に、アーキテクチャで構成されたレジスタまたは主記
憶装置からオペランドが取り出される。命令コードで指
定される機能がオペランドに対して実行される。実行さ
れた機能の結果がレジスタまたは主記憶装置に戻され、
場合によっては条件コードがセットされる。ＰＳＷの命
令アドレスが更新される。これで１つの命令の実行が完
了する。最後に、次に実行すべき命令が主記憶装置から
取り出され、このシーケンスが繰り返される。この概念
上のシーケンスから、「概念上完了した記憶」という概
念が導き出される。「概念上完了した記憶」とは、その
記憶を要求した命令から見て、完了している主記憶装置
に対する記憶である。実際には、その記憶は記憶待ち行
列に入れられただけで、まだ物理的に牛中ソシュまたは
主記憶装置に記憶されていないこともある。この概念を
用いると、命令を早期に完了させてその結果をメモリに
記憶させ、後続の命令の実行の初期段階をオーバーラツ
プさせることが可能となる。

１．１．１　　待機記憶アクセス 記憶装置に対する変更は、プロセッサ記憶アクセスによ
って行なわれる。プロセッサ内では、これらの記憶アク
セスが概念上のシーケンスで行なわれる必要がある。簡
単に述べると、命令が順次実行される場合、命令によっ
て指定される順序で記憶が実行される必要がある。その
上、記憶アクセスを待ち行列化して、実際のメモリへの
記憶を無期限に保留することが可能である。ある種の伏
況では、待ち行列化された記憶を記憶装置にフラッシュ
することが必要となる。プロセッサ内で、取出し要求が
記憶装置の同じ位置に保留中の待機記憶要求を見つけた
場合、その記憶が完了してからでないとその取出しが可
能とならない。これは、。

下記で論じる単一イメージ記ｔα装置要件の一部である
。プロセッサの直列化時に、そのプロセッサについて保
留中の記憶装置に対するすべての記憶をも完了しなげれ
ばならない。

１．１．２　　単一イメージ記憶装置 記憶サブシステム１０は、単一プロセッサ（ＭＰ／１）
、２連式多重プロセッサ（ＭＰ／２）、３連式多重プロ
セッサ（ＭＰ／３）といくつかの構成で動くように設計
されている。どの場合も、メモリ・システムはある構成
のすべてのプロセッサに対して単一イメージを維持しな
ければならない。すなわち、その構成内のあるプロセッ
サが記憶を変更すると同時に、その構成内のすべてのプ
ロセッサにその変更が見えなければならない。変更が見
えるという原則は、必ずしもチャネルの参照には適用さ
れない。Ｌ２キャッシュは、その構成内の各プロセッサ
中のし１キヤツシユ・レベルにどんなデータが存在する
かのレコードを維持することにより、単一イメージとい
うアーキテクチャ上の要件を処理する。記憶アクセスが
要求側プロセッサに見えるようになったとき、構成内の
他のすべてのプロセッサには記憶の変更も見える。記憶
アクセスが要求側に見えるようになるのは、データが実
際にＬ２キャッシュに記憶されるときである。その記憶
を他のプロセッサに見えるようにするには、要求側が変
更したし１キヤツシユ行を他のし１キヤツシユで相互無
効化する。

ｉ、１．３　　単一アクセス要件 大多数の記憶装置参照では、記憶位置への単一アクセス
が必要である。すなわち、オペランドの要求、取出しあ
るいは記憶では、各オペランドごとに、また記憶フィー
ルド内の各バイトに対するアクセス型式ごとに１回だけ
、記憶位置に対するアクセスが許される。この要件によ
って、メモリ・システム中での記憶アクセス中にマシン
・チエツクが検出された場合の再試行の原則が影響を受
ける。命令が最初に結果をＬ２キャッシュに記憶してか
ら、再試行で記憶アクセスを繰り返そうと試みるまでの
間に、別のプロセッサがその位置に記憶を行なった場合
、命令の再試行は再実行できない。ある命令内で、順次
記憶動作は、Ｌ２キャッシュ書込みバッファ中に変更済
みフィールドを作成し、その命令の動作終了時にのみＬ
２キャッシュを更新することによって処理される。こう
すると、この単一アクセス要件を保証するのに必要な情
報が最小限に減り、同時にＬ２キャッシュの実際の使用
サイクルが減少する。

１．１．４　　オペランドのオーバーラツプ両方のオペ
ランドが記憶装置にある記憶装置間命令内では、オペラ
ンドがオーバーラツプすることが可能である。この条件
の検出は、論理アドレスに基づいて行なう必要がある。

メモリ・システムのハードウェアは、実際にはこのオー
バーラツプの検出を絶対アドレスに基づいて行なう。宛
先フィールドは、実際にはＬ１記憶待ち行列、及びＬ１
キャッシュ・ディレクトリ・セットの場合はＬ１キャッ
シュ、及びＬ２キャッシュ自体ではなくてＬ２キャッン
ユ書込みバッファに作成される。

オペランドのオーバーラツプが起こると、Ｌ１キャッシ
ュの待ち行列データとＬ２キャッシュがらの旧し１キャ
ッ７ユ行データがインベージで組み合わされて、Ｌ１キ
ャッシュに入れられる。破壊的オーバーラツプの場合、
アーキテクチャの面からは、オーバーラツプ部分の取出
しが必ずしも記憶装置から取り出されないと言うことが
できる。

したがって、Ｌ２キャッシュの実際の更新は、その命令
の動作終了時まで延期される。

１．１．５　　インターロックされた更新の規則インタ
ーロックされた更新とは、記憶位置に対する自動更新を
言う。構成内のあるプロセッサがインターロックされた
更新を実行するためにある記憶位置を取り出すとき、要
求側がその記憶位置への記憶（更新）を完了するまで、
要求側はそのデータの唯一のコピーを持つことを保証さ
れる。

このアーキテクチャは、これらの規則のこの厳密な定義
を緩和する。インターロックされた更新位置に対するチ
ャネル参照はすべて通常通り許される。これらの位置に
対する通常の取出し参照は構成中のプロセッサによって
許可される。構成内の他のプロセッサによるインターロ
ックされた更新及び記憶アクセスのための取出しアクセ
スは、元のプロセッサがインターロックされた更新の記
憶位置を使って記憶アクセスを完了するまで禁止される
。記憶サブシステム中では、インターロックされた更新
はダブルワード・アクセスに基づいて実行され、活動イ
ンターロックされた更新が構成中のプロセッサごとに１
つに制限される。プロセッサは、インターロックされた
更新を実施するために以下のシーケンスを実行する。ま
ず、プロセッサは記憶待ち行列をフラッシュする。次に
、Ｌ２キャッシュに対する取出し／ロック要求が行なわ
れる。このときダブルワードがＭＰ／３内の別のプロセ
ッサによってロックされていない場合、要求側にロック
が与えられる。要求側による最初の記憶アクセスが、記
憶／アンロック・アクセスであると仮定する。その命令
に対する動作完了を受は取ると、Ｌ２キャッシュ域で記
憶が処理される。

記憶アドレスが取出し／ロック・アドレスと一致しない
場合は、マシン・チエツクが生じる。

１．１．ｅ　　オペランド記憶の比較 プロセッサ内の概念上のシーケンスによって要求される
ように、ある命令がその結果をある記憶位置に記憶し、
後続のある命令がその同じ位置からオペランドを取り出
す場合、そのオペランド取出しにその記憶位置の更新済
み内容が見えなければならない。絶対アドレスに基づく
比較が必要となる。記憶要求が待ち行列化される場合、
Ｌ２キャッシュで実際に記憶が完了し、構成内のすべて
のプロセッサに見えるようになるまで、オペランドの取
出しを遅延させる必要がある。単一プロセッサでは、記
憶装置に対する変更を認識させるべき他のプロセッサが
ないので、取出しを続行する前にＬ２キャッシュに対す
る記憶が完了していなければならないという制限は適用
されない。チャネルはプロセッサと非同期に実行するの
で、プロセッサがある指定された順序で記憶することを
チャネルに知らせる必要はない。この場合、記憶の完了
をマークするには、Ｌ１記憶待ち行列に入れ、データが
Ｌ１オペランド・キャッシュに存在する場合にそのキャ
ッシュを更新するだけで十分である。しかし、記憶時に
Ｌ１キャッシュにそのデータがない場合は、キャッシュ
記憶階居の全レベルでのデータの整合性を保証するため
、オペランド記憶比較を伴う取出し要求は、Ｌ２キャッ
シュに対する記憶が完了するのを待ってからでないと、
Ｌ１キャッシュにインベージできない。

１．１．７　　プログラム記憶の比較 プロセッサ内で、プログラム記憶の比較のケースが２通
りある。その第１は、オペランドのメモリへの比較とそ
れに続く同じ位置からの命令の取出しく記憶後取出し）
に関するもので、第２は命令を命令バッファに事前取出
しし、続いて事前取出し命令の実行前にその記憶位置に
記憶する（取出し後記憶）ものである。プロセッサ内の
概念上のシーケンスによって要求されるように、ある命
令がその結果をある記憶位置に記憶し、続いてその同じ
位置から命令の取出しが行なわれる場合、その命令取出
しにその記憶位置の更新済み内容が見えなければならな
い。論理アドレスに基づく比較が必要である。記憶要求
が待ち行列化される場合、Ｌ２キ蕾ソシュで実際に記憶
が完了し、構成内のすべてのプロセッサにそれが見える
ようになるまで、命令の取出しを遅延させる必要がある
。

第２のケースでは、プロセッサ中で実行される各オペラ
ンド記憶のアドレスが、命令ストリーム中の事前に取り
出された命令と比較され、等しい場合は当該の命令が無
効にされる。事前に取り出された命令の供給元であるＬ
１命令キャッシュ行は、実際にはＬ２キャッシュでオペ
ランドの記憶が行なわれるまで無効にされない。オペラ
ンドが記憶された時点で、Ｌ２キャッシュ制御装置は、
Ｌ１命令キャッシュ行の無効化を要求する。、単一プロ
セッサの場合は、プログラム命令がプログラム・オペラ
ンドとは物理的に異なるＬ１キャッシュ中に存在し、Ｌ
１オペランド・キャッシュのみに対して記憶が行なわれ
るので、規則は緩和されない。

したがって、記憶後取出しのケースでは、Ｌ２キャッシ
ュが、Ｌ１命令キャッシュに対するインベージ以前にプ
ロセッサが記憶した最新のデータを含んでいる必要があ
る。

１．２　階層式プロセッサ記憶システムプロセッサの記
憶装置は、多重レベル・メモリ・システムとして実施さ
れる。一般に、階層中の最高レベルから最低レベルに向
かってルーベル進ムにつれて、アクセス時間とメモリ・
サイズが増加する。記憶システムの第ルベルは構成内の
各プロセッサに独自の一連のキャッシュである。次の段
は第２レベル・キャッシュである。このキャッシュはＮ
ζ構成内すべてのプロセッサが共用する資源である。第
３レベルは主記憶装置である。プロセッサが使用できる
最後の記憶段は拡張記憶機溝である。この記憶機構は、
システム制御プログラムの排他的制御下で半導体ベージ
ング装置として使われる。

１．２．１　　第１レベル・キャッシュ記憶機構（Ｌｌ
） 各プロセッサ内で、第ルベル（Ｌｌ）に制御記憶キャッ
シュ、命令キャッシュ、オペランド・キャッシュの３つ
のキャッシュが存在する。各Ｌ１キャッシュは、特定の
ハードウェア機能に［’のデータの維持を担当する。Ｌ
１制御記憶キャッシュ（ＬＩＣ８）は、そのプロセッサ
のページ可能マイクロコード用の記憶装置である。固定
制御記憶装置に存在するプロセッサ・マイクロコードを
すべて維持することは不可能なので、選択されたマイク
ロコードで制御される機能がページ可能になる。マイク
ロコード・ルーチンは物理的にハードウェアで制御され
る記憶域、すなわち主記憶装置のうちシステム制御プロ
グラムがアクセスできない部分にあり、要求に応じてＬ
ＩＣ８にページングされる。３７０−ＸＡプログラムの
データはＬＩＣＳキャッシュにロードされず、またハー
ドウェア制御記憶域中のページ可能マイクロコードにア
クセスできないので、このＬＩＣＳキャッシュの内容は
第２レベル・キャッシュの監視を受けない。したがって
、アーキテクチャ上のサポートのためにＬＩＣＳキャッ
シュの内容を追跡する必要はない。Ｌ１命令キャッシュ
（ＬＩＩ）は、３７０−ＸＡプログラムを保持するため
に使われる。

何らかの形のプログラム分岐のために行なわれるすべて
の命令取出し、及び順次命令処理のためのすべての命令
事前取出しは、ＬＩＩキャッシュに対して行なわれる。

このキャッシュ内のデータは、アーキテクチャで構成さ
れたプログラム・データなので、このキャッシュの内容
は第２レベル・キャッシュの追跡を受ける。オペランド
の記憶によりてこのキャッシュの内容は変更されないが
、このキャッシュ内にあるデータは、プロセッサによっ
てその記憶が実行されるときに無効にされる。

ＬＩＩキャッシュの構成は、６４の合同式クラスス６重
セット連想式である。１回のセット連想式読取りアクセ
スで、連想式またはキャッシュ・セットごとに１６バイ
トがもたらされる。インページによりキャッシュに１６
バイトの書込みができる。

ＬＩＩキャッシュ行のサイズは６４バイトである。

これらの数字から２４　Ｋバイトの命令キャッシュがも
たらされる。このキャッシュは、Ｌ１キャッシュ行の絶
対アドレスの高位ビットを維持するＬ１キャッシュ・デ
ィレクトリ・アレイと、Ｌ１キャッシュ・データ・アレ
イに分かれている。Ｌｌオペランド・キャッシュ（Ｌ　
Ｉ　Ｄ）は、３７０−ＸＡプログラムのオペランドを維
持する。命令実行のためのオペランドの取出しと記憶は
、すべてこのＬ１キャッシュに対して行なわれる。ＬＩ
Ｄキャッシュはストアスルー型キャッシュであり、すな
わち、ＬＩＤキャッシュで成功しなかったオペランド取
出しは、キャッシュにインページしてからでないとその
命令が続行できないが、オペランドの記憶はそうではな
い。プロセッサのオペランド取出し要求がＬＩＤキャッ
シュで成功しなかったときは、Ｌ２キャッシュまたはＬ
３記憶装置からデータをインページしなければならない
。データが低位の記憶段からＬＩＤキャッシュに転送さ
れるとき、最初に要求されたダブルワードがまず戻され
、続いてそのＬ１キャッシュ行の残りの部分が戻される
。このようにして、プロセッサが早期に解放されて、Ｌ
１オペランド・キャッシュへのキャッシュ行のインペー
ジ完了とオーバーラツプして、処理を再開することがで
きる。ＬＩＤキャッシュに対してオペランド記憶要求が
行なわれたとき、ＬＩＤキャッシュにデータが存在する
場合には、その記憶時にそのデータが更新され、並行し
て記憶待ち行列に入れられる。記憶時にＬＩＤキャッシ
ュにデータが存在しない場合は、単にその記憶に関連す
るアドレスとデータと制御が記憶待ち行列に入れられる
。Ｌ１キャッシュ記憶ミスの場合は、ＬＩＤキャッンユ
へのインページは実行されない。このキャッシュ内のデ
ータはアーキテクチャで構成されたプログラム・オペラ
ンドなので、このキャッシュの内容は第２レベル・キャ
ッシュの追跡を受ける。ＬＩＤキャッシュの構成は、６
４の合同式クラスズ６重セット連想式である。１回のセ
ント連想式読取りアクセスで、連想式またはキャッシュ
・セットごとに１６バイトがもたらされる。書込みはバ
イト書込み制御により８バイトずつ行なわれる。インベ
ージによりキャッシュに１６バイトの書込みができる。

ＬＩＤキャッシュ行のサイズは６４バイトである。これ
らの数字から２４にバイトのオペランド・キャッシュが
もたらされる。このキャッシュは、Ｌ１キャッシュ行の
絶対アドレスの高位ビットを維持するＬ１キャッシュ・
ディレクトリ・アレイと、Ｌ１キャッシュ・データ・ア
レイに分かれている。

１．２．２　　第２レベル・キャッシュ記憶機構（Ｌ２
） ３連式多重プロセッサ内に第２レベル・キャッシュ記憶
機構が存在する。多重プロセッサ環境での主記憶装置に
対するアーキテクチャ上の要件を実施することに加えて
、サポートする３台のプロセッサに対するバッファ記憶
装置の容量を増加させることがこのキャッシュの役割で
ある。命令とオペランドが共にこのキャッシュに存在し
、このレベルでは区別できない。Ｌ２キャッシュは構成
内のプロセッサ用の共用資源である。このキャッシュは
ストアイン型キャッシュとして設計され、したがって、
プロセッサに対するすべての参照で、データが完了前に
Ｌ２キャッシュにコピーされる。

Ｌ１キャッシュの取出しミスがあると、強制的にＬ２キ
ャッシュからＬ１キャッシュへのインページが行なわれ
、そのときＬ２キャッシュにデータが存在しない場合は
、Ｌ１キャッシュへの転送と並行して主記憶装置からＬ
２キャッシュにデータがインベージされる。この場合も
、始めのプロセッサ要求が希望するダブルワードが初期
のデータ転送に含まれるような順序でデータがインベー
ジされる。すべてのプロセッサ記憶要求はＬ２キャッシ
ュに記憶しなければならない。Ｌ２キャッシュがその記
憶を試みたときにＬ２キャッシュ行が存在しない場合は
、その記憶要求の完了前にＬ１キャッシュではなくてＬ
２キャッシュにそれがインページされる。Ｌ２キャッシ
ュは、ＭＰ／３内の各プロセッサのために、Ｌ１エキャ
ッシュもＬＩＤキャッシュも含めてＬ１キャッシュ中の
すべてのデータを追跡する。Ｌ２キャッシュは、要求側
プロセッサ内でのＬ１命令キャッシュ・コピーのローカ
ル無効化と代替プロセッサのし１キヤツシユ・コピーの
相互無効化によって、Ｌ２キャッシュ・アレイに対する
記憶が行なわれるとき、プロセッサ間の記憶の整合性を
維持する。Ｌ２キャッシュの構成は、５１２の合同式ク
ラスズ６重セット連想式である。１回のセット連想式読
取りで、連想式またはキャッシュ・セットごとに３２バ
イトがもたらされる。１行全部の読取りで、２キヤツシ
ユ・サイクルで１２８バイトがもたらされる。

古込みアクセスはバイト書込み制御によりＬ２キャッシ
ュ行内で１ないし１２８バイトずつ行なわれる。主記憶
装置からのインベージは、インページ・バッファに書き
込まれ、２サイクル、１２８バイトの書込みアクセスで
完了する。Ｌ２キャッシュ行のサイズは１２８バイトで
ある。これらの数字から、ＭＰ／３内に３８４にバイト
のキャッシュがもたらされる。このキャッシュは、Ｌ２
キャッシュ行の絶対アドレスの高位ビットを維持するＬ
２キャッシュ・ディレクトリ・アレイと、Ｌ２キャッシ
ュ・データ・アレイとに分かれている。さらに、Ｌ１キ
ャッシュ・レベルに存在するデータを追跡するため、Ｌ
１キャッシュ・アレイのディレクトリ構造が重複してい
る。あるＬ１重量式は１６個のし２合同式及びＬ２キャ
ッシュ・セットにマツプできるので、６４バイトのし１
キャッシュ行ごとに、Ｌ２Ｌ１状況アレイが高位Ｌ２合
同式を維持する。このようにして、Ｌ２キャッシュは、
ＭＰ／３内の各プロセッサについて、Ｌ１キャッシュ・
レベルに何が入っているかを記録する。

１．２．３　　第３レベル主記憶装置（Ｌ３）ＭＰ／３
内に最大限１２８Ｍバイトの主記憶装置が存在する。主
記憶装置は、主記憶装置要求中で供給される絶対アドレ
スでアドレスされる。記憶制御装置は、Ｌ３記憶装置が
利用できる物理ボートを２個備えている。これらのポー
トは、偶数と奇数の１２８バイトＬ３メモリ行に分かれ
ている。

Ｌ３記憶装置のインターフェースは、１６バイトの双方
向多重化コマンド／アドレス及びデータ・バスである。

記憶制御装置は、各ボートに１つずつ、２つの並列動作
を行なうことができる。プロセッサから見ると、Ｌ３記
憶ｚ　Ｕに対するアクセスはすべて、完全１２８バイト
行動作を用いたインページ要求及びアウトページ要求の
ためのものである。チャネルから見て、部分（１ないし
１２８バイト）行動作と完全行動作のどちらかをＬ３記
憶装置が利用できる。２フレーム・システムを予想して
、記憶再構成がサポートされている。このサポートは、
サブインクレメント・フレーム・マツプ及び記憶マツプ
と呼ばれる、別のアドレス変換レベルが可能なアレイか
ら構成される。このアドレス変換は、絶対アドレスから
物理アドレスへのもので、２Ｍバイトずつのサブインク
レメントでサポートされる。このサブインクレメント・
フレーム・マツプにより、記憶マツプが絶対アドレスか
ら物理アドレスへの完全変換を実施中に、Ｌ３記憶装置
ボートを迅速に識別することができる。

１．２．４　　第３レベル主記憶キー 主記憶装置の４にバイトのページごとに、記憶キーがサ
ポートされる。このキーは、４ビツトのアクセス制御フ
ィールドと取出し保護ビット、参照ビット、変更ビット
からなる。記憶キーは、主記憶装置とは別のアレイ内で
維持され、主記憶装置データとは異なる方式でアクセス
される。このアーキテクチャ内には、記憶キーを明示的
に操作するための命令がいくつかある。これらの命令に
加えて、参照ビット及び変更ビットは、この記憶階ツ内
で様々な記憶要求が実行される間に、暗示的に変更され
る。

１．２．４．１　　参照ビット暗示更新規則Ｌ１キャッ
ンユ取出しミスをもたらしたプロセッサ内での各取出し
要求ごとに、所期のＬ１キャッシュ行を含む４にバイト
のページの参照ビットが、インページ・プロセスの一部
として゛°１パにセットされる。Ｌ２キャッシュ内で実
行される各記憶要求ごとに、変更済みダブルワードを含
む４にバイトのページまたはＬ２キャッシュ書込みバッ
ファの参照ビットが“１°′にセットされる。主記憶装
置から直接参照される記憶フィールドに関する記憶コマ
ンドの場合、関連する参照ビットが適宜セットされる。

チャネル要求の場合、記憶装置に対して取出し要求また
は記憶要求が行なわれるたびに、その要求が求めるデー
タがＬ２キャッシュと主記憶装置のどちらにあろうと、
当該データを含む４にバイトのページの参照ビットが°
゛１“°にセットされる。

１．２．４．２　　変更ビット暗示更新規則Ｌ２キャッ
シュ内で各記憶要求が実行されるごとに、変更済みダブ
ルワードを含む４にバイトのページまたはＬ２キャッシ
ュ書込みバッファの変更ビットが１“９に変更される。

主記憶装置で直接変更される記憶フィールドに関する記
憶コマンドの場合、関連する変更ビットを゛１″にセッ
トする。チャネル要求の場合、記憶装置に対して記憶要
求が行なわれるたびに、その要求が求めるデータがＬ２
キャッシュと主記憶装置のどちらにあろうと、当該デー
タを含む４にバイトのページの変更ビットが′１″にセ
ットされる。

１．２．５　　第４レベル拡張記憶機構（Ｌ４）ＭＰ／
３内に最大限２５６Ｍバイトの拡張記憶機構が存在する
。この記憶機構は絶対アドレスでアドレスされ、完全に
システム制御プログラムの制御下にあるものと見なされ
る。記憶制御装置は、Ｌ４記憶機構が利用できる物理ボ
ートを１個備えている。Ｌ４メモリ行のサイズは１２８
バイトである。Ｌ４’記憶機構のインターフェースは、
１６バイトの双方向多重化コマンド／アドレス及びデー
タ・バスである。記憶制御装置は、任意の時間に活動状
況にあるＬ４記憶機構を利用して１つの動作を行なうこ
とができる。Ｌ４記憶機構に対するプロセッサからのア
クセスはすべて共用記憶データ・バッファを使用し、１
２８バイトの境界でアドレス指定された完全１２８バイ
ト行にアクセスする。Ｌ４記憶機構に対するチャネルか
らのアクセスはすべて、一連の記憶チャネル・データ・
バッファのうちの１つを使用し、１２８バイトの境界で
アドレス指定された完全１２８バイト行にアクセスする
。

１．３　階層式キャッシュ・データ規則２つのデータ保
持レベルをもつキャッシュ構成内でデータの整合性を維
持するために、いくつかの規則を設定しなければならな
い。それらの規則には、アーキテクチャ上の要件を満た
すために必要なものもあれば、ハードウェアの実施に必
要なものもある。Ｌ１キャッシュは、それ自体があるプ
ロセッサ内での記憶の整合性を扱う任に当たる。

Ｌ２キャッシュは、主として構成内のプロセッサ間でＭ
Ｐ／３内のＬ１キャッシュの整合性を扱う任に当たる。

１．３．１　　プロセッサ内Ｌ１キャッシュ・データ規
則 ７”ｃ＋セッサ内で、あるキャッシュ行（６４バイト）
が同時にＬ１命令キャッシュ中とＬ１オペランド・キャ
ッジ、中に存在することができる。このことは、あるプ
ロセッサ内で同じ行に対して同時に命令取出しとオペラ
ンド取出しが行なわれ得ることを意味する。しかしプロ
セッサ記憶要求はＭＤキャッシュのみに対して行なわれ
るので、その要求によって変更フィールドを含むＬ１命
令キャッシュ行が無効にならなければならない。続いて
、その記憶がＬ２キャッシュによって処理されるとき、
Ｌ２キャッシュは要求側のＬ１命令キャッシュに対する
そのＬ１状況を検査する。命令キャッシュにコピーが見
つかった場合、その命令キャッシュに対するＬ１状況が
クリアされ、そのＬ１命令キャッシュのコピーを無効に
せよとのローカル無効化要求が要求（！１ｑプロセッサ
に転送される。Ｌ２キャッシュで記憶が完了したとき、
Ｌ１オペランド・キャッシュのＬ１状況の変更は行なわ
れない。この無効化は、指定したサイクル数で行なわれ
ることが保証されており、この無効化プロセスはＬ２キ
ャッシュへの記憶動作に他の影響を与えない。すなわち
、Ｌ１キャッシュ・コピーのローカル無効化を行なう際
に、Ｌ２キャッシュ・パイプラインで遅延は生じない。

記憶待ち行列内にある記憶は、待ち行列に入った順に処
理されることに留意されたい。すなわち、保留中の記憶
の衝突、取出し要求が可能となるために完了しなければ
ならない記憶が、最も古い記憶待ち行列項目から数項目
後にある可能性がある。プロセッサ内では、オペランド
記憶の比較及びプログラム記憶の比較に関する規則を守
らなければならない。

１．３．１．１　　オペランド記憶の比較Ｌ１オペラン
ド・キャッシュにオペランド取出し要求が指示されたと
き、絶対アドレスをそのプロセッサのＬ１記憶待ち行列
中の活動項目と比較しなければならない。活動項目とは
、概念上完了した記憶、プロセッサから見て完了してい
るが、Ｌ２キャッシュには書き込まれ°Ｃいない、ある
命令に対する記憶待ち行列に入っている記憶を言う。

２つの状況を扱う必要がある。オペランド記憶の比較の
可能性を最小限に抑えるため、オペランド取出し要求の
結果、Ｌ１キャッシュ・ヒツトとなったとき、オペラン
ド取出しの絶対アドレスが、８バイトの境界までのＬ１
記憶待ち行列の活動項目と比較される。比較の結果等し
い場合、Ｌ２キャッシュ中で必要な記憶要求が完了する
まで、その取出しは保留される。これは多重プロセッサ
構成における単一イメージ記憶システムに対するアーキ
テクチャ上の要件である。オペランド取出しの結果、Ｌ
Ｌキャッシュ・ミスとなった場合、オペランド取出しの
絶対アドレスが、Ｌ１キャッシュ行（６４バイト）の境
界までのＬｌ記憶待ち行列の活動項目と比較される。比
較の結果等しい場合、Ｌ２キャッシュ中で必要な記憶要
求が完了するまで、その取出しは保留される。こうする
必要があるのは、Ｌ１キャッシュ行をＬ１オペランド・
キャッシュにインベージする前に、Ｌ１キャッシュ行に
対する保留中のすべての記憶がＬ２キャッシュで完了す
ることを保証するためである。こうすることにより、キ
ャッシュ記憶階層内でのデータの整合性が維持される。

インベージ・プロセスの一環として、Ｌ２キャッシュは
当該のＬ１オペランド・キャッシュ内にＬ１行が存在す
ることを反映するように、そのＬ１状況を更新する。記
憶域間命令内での破壊的なオペランド・オーバーラツプ
のケースを考慮しなければならない。この状況では、第
１の記憶オペランドの最初のバイトが第２のオペランド
の記憶フィールドにあるので、ある命令内にオペランド
記憶比較条件が存在する。この場合、オペランド記憶の
比較は現在活動状態の命令に対するものであり、その取
出し要求は特別の扱いをしなければならない。取出しの
結果Ｌ１キャッシュ・ヒツトになると、Ｌ１キャッシュ
が変更済み記憶フィールドを含むので、そこからデータ
を獲得することができる。取出しの結果Ｌ１キャッシュ
・ミスになった場合は、Ｌ２キャッシュからのインベー
ジ・データがＬ１記憶待ち行列のデータと組み合わされ
てＬ１キャッシュ行の最新のコピーが形成されてから、
要求されたデータがプロセッサに送られ、Ｌ１キャッシ
ュとディレクトリが更新される。Ｌ１キャッシュ・ミス
条件の場合にＬ１キャッシュ行の比較を行なう目的は、
Ｌ１キャッシュとＬ２キャッンユの間でデータの整合性
を保つことである。この状況について説明するために例
を示す。あるＬ１キャッシュ行を“′Ａ“と名付け、行
”Ａ′′中のダブルワードを”　Ａ　Ｏ“’−”Ａ７°
′と呼ぶ。記憶命令で“”Ａ２°“にデータが入り、そ
の行は現在Ｌ１キャッシュ中にない。したがって、その
記憶待ち行列にだけ項目が作成される。次の取出し命令
でＡ５”が要求される。記憶されたデータに対する保留
中の記憶の衝突はないが、その行がＬ１キャッシュにな
いので、Ｌ１キャッシュ・ミスとなる。Ｌ２キャッシュ
がその行をＬ１キャッシュに転送して、取出しが完了す
る。Ａ２“°に対する記憶がＬ２キャッシュで完了し、
その項目が待ち行列から取り除かれる。もはや、Ｌ１キ
ャッシュ中とＬ２キャッシュ中の’Ａ２“に対するデー
タは等しくない。置換されたＬ１キャッシュ行の状況を
考慮する。その行が変更されていない場合、あるいは変
更されているがその行に対する保留中の記憶が記憶待ち
行列中にはない場合、同一コピーがＬ２キャッシュにも
存在する。Ｌ１行が単に取出し要求に対する到来行で置
き換えられる。行が変更されているがその行に対する保
留中の記憶が記憶待ち行列中にはない場合は、Ｌ２キャ
ッシュ・レベルに正確ナコピーは存在しない。しかし、
このことは問題にはならない。保留中の記憶は最終的に
は完了し、それが属する行は、後続の取出し要求がその
行内のデータを求めない限り、Ｌ２キャッシュ・レベル
にだけ存在する。その時点で、到来し１キャッシュ行に
対する保留中の記憶の衝突のために、インベージの前に
強制的に記憶が完了させられる。

どの場合にも、置換すべく選択されたＬ１行は、単に取
出し要求に対する到来行で重ね書きされる。

１．３．１．２　　プログラム記憶の比較Ｌ１命令キャ
ッシュに命令取出し要求または命令事前取出し要求が指
示されたとき、論理アドレスをそのプロセッサのＬ１記
憶持ち行列中の活動項目と比較しなければならない。活
動項目とは、情念上完了した記憶、プロセッサから見て
完了しているがＬ２キャッシュに］き込まれていない、
ある命令に対する記憶待ち行列に入れられた記憶を言う
。この場合も、２つの状況を扱う必要がある。記憶後取
出しの場合では、オペランド記憶要求が命令取出し要求
の前にくる。命令取出し要求の結果、Ｌ１キャッシュ・
ヒツトとなった場合、命令取出しの論理アドレスが、８
バイトの境界までの活動し１記憶待ち行列項目と比較さ
れる。比較の結果が一致した場合、Ｌ２キャッシュ中で
必要な記憶要求が完了するまでその取出しは保留になる
。その結果、最終的にＬ２キャッシュがＬ１命令キャッ
シュ・コピーのローカル無効化を要求する。保留中の記
憶衝突が除去されると、命令取出しの再実行の結果、Ｌ
１キャッシュ・ミスとなる。命令取出し要求の結果、Ｌ
１キャッシュ・ミスとなった場合は、命令取出しの論理
アドレスがＬ１キャッシュ行（６４バイト）の境界まで
の活動し１記憶待ち行列項目と比較される。比較の結果
一致した場合は、Ｌ２キャッシュ中で必要な記憶要求が
完了するまでその取出しは保留になる。

それが必要なのは、Ｌ１キャッシュ行をＬ１命令キャッ
シュにインベージする前に、Ｌ１キャッシュ行に対する
保留中のすべての記憶がＬ２キャッシュ中で完了するこ
とを保証するためである。こうすると、キャッシュ記憶
階層内でのデータの整合性が維持される。インベージ・
プロセスの一環として、Ｌ２キャッソユは、当該のＬ１
命令キャッシュ中にＬ１キャッシュ行が存在することを
反映するようにそのＬ１状況を更新する。取出し後記憶
の場合では、命令取出し要求がオペランド記憶要求の前
にくる。この場合、データはＬ１命令キャッシュに存在
し、おそらくは命令バッファにも存在する。オペランド
記憶アドレスが事前取出し命令アドレスと一致すると、
ＬＬオペランド・キャッシュに対してオペランド記憶要
求が行なわれるときに、必要な命令バッフＴの内容がｆ
！１【効にされる。

廃棄された命令は、その後、Ｌ２キャッシュに対する必
要な記憶が完了した後で、記憶装置から再度取り出さな
ければならない。Ｌ２キャッシュで保留中の記憶の衝突
が処理されると、Ｌ２キャッンユはＬ１状況の当該の項
目をクリアし、Ｌ１命令キャッシュのコピーのローカル
無効化を要求する。ここで命令の再取出しの結果、Ｌ１
キャッシュ・ミスとなり、Ｌ２キャッシュからインベー
ジが行なわれる。Ｌ１キャッシュは、別々の命令キャッ
シュ及びオペランド・キャッシュとして構成されている
ので、それぞれに変換ルックアサイド・バッファ（ＴＬ
Ｂ）が設けられる。それぞれのＴＬＢの内容が異なるこ
とがあり得るので、オペランド・キャッシュＴＬＢのヒ
ツトをもたらすオペランド記憶が、命令キャッシュＴＬ
Ｂのミスをもたらすことがある。こうした状況のもとで
は、論理アドレスが、命令キャッシュ・ディレクトリを
検査するのに必要な絶対アドレスにうまく変換されない
ため、Ｌ１命令キャッンユにもＬ１オペランド・キャッ
シュにも存在するし１キャッシュ行は、Ｌ１命令キャッ
シュによって直ちに無効にできない。これを克服するに
は、ここで選択した方法以外にも２つの代替方法がある
。第１に、アドレス変換を成功させるために、命令キャ
ッシュ機能内に重７ｍオペランド・キヤツシユＴＬＢを
維持することができる。第２に、変換済みのアドレスを
オペランド・キャッシュＴＬＢから取り出すか、あるい
は実際にアドレス変換を行なうかして、プロセッサを停
止させて、命令キャッシュ機能にアドレスの変換を行な
わせることができる。どちらの代替方法も、ここで選択
したものほど効率的ではない。

１．３．１．３　　ＬＬキャッシュ・インベージ・バッ
ファの比較 Ｌ１オペランド・キャッシュは、Ｌ１キャッシュ・ミス
によるインベージの際にＬ１キャッシュ行を保持するよ
うに設計されたインベージ・バッファを含む。Ｌ１キャ
ッシュ取出しミスのとき、インベージ・プロセスでまず
所期のダブルワードが転送され、続いてＬ１キャッシュ
行の残りの部分が転送される。インベージ・データはＬ
１キャ、ツシュに一時に１６バイトずつ直接ロードされ
るのではなく、Ｌ１キャッシュ・インベージ・バッファ
にロードされる。初期データ転送の後、プロセッサ・パ
イプラインが再起動し、処理が続行できるようになる。

Ｌ１ギャノシュ・インベージ・バッファに対する前のイ
ンベージが完了する間に、Ｌ１キャッシュに対する次の
取出し要求及び記憶要求が発生し得る。しかし、この機
能を加えると、キャッシュ・データ規則は複雑になる。

初期データ転送とプロセッサ・パイプラインの再起動の
後、次の取出し要求が同じＬ１キャッシュ行からのデー
タを必要とする場合は、データがＬ１キャッシュ・イン
ベージ・バッファに転送されるのを待ってからでないと
続行できない。依然としてＬ１キャッシュ取出しミスと
見なされるものの、Ｌ１キャッシュ行のインページがす
でに進行中なので、その要求はＬ２キャッシュに転送さ
れない。初期データ転送とプロセッサ・バイブラインの
再起動の後、同じＬ１キャッシュ行に対する次の記憶要
求が発生した場合、その記憶要求は放棄される。Ｌ１キ
ャッシュ・インページ・バッファの内容がＬ１キャッシ
ュにロードされ、キャッシュ・ディレクトリが更新され
るまで、プロセッサ・バイブラインは停止する。これが
必要なのはキャッシュ記憶階層の各レベル間でデータの
整合性をＮｌｔ持し、Ｌ１状況が１つのし１キヤツンユ
中であるＬ１キャ、。

シュ行が複数発生することを反映する可能性をなくすた
めである。別法として、記憶要求によって、ＬＬ−１−
ヤッシュ・インページ・バッファの内容を無効にし、命
令の処理を続行させることもできる。

しかし、そうすると、Ｌ２キャッシュ制御装置にとって
Ｌ１キャッシュ行が複数のキャッシュ・セットに存在す
るように見える恐れがある。次の例を考えてみる。ある
Ｌ１キャッシュ行が、取出しミスのためＬ１キャッシュ
・インページ・バッファに現在インページされている。

Ｌ２キャッシュからの初期データ転送の後、プロセッサ
・バイブラインが再起動する。Ｌ２キャッシュ制御装置
中でＬ１状況が更新されるが、Ｌ１ギャッシュの活動に
より、インページ・バッファの内容をＬ１キャッシュに
ロードし、Ｌｌディレクトリを更新することが妨げられ
る。インベージ・バッファ中のその行に対する記憶で、
インベージ・バッファの内容が無効にされる。同じ行に
対する後続の取出しで、Ｌ１キャッシュに対して、おそ
らくは別のＬ１キャッシュ・セットに対してインベージ
が行なわれる。Ｌ１キャッシュ取出しミスの結果、Ｌ２
のＬ１状況アレイが更新される。このとき、ＬＬ状況は
、Ｌ１キャッシュのその行が２つ存在することを反映す
るようになっている。

１．３．２　　プロセッサ間Ｌ１キャッシュ・データ規
則 ＭＰ／３内で、あるＬ１キャッシュ行が複数のプロセッ
サ中に同時に存在することがあり得る。

その結果、各プロセッサ中の命令キャッシュとオペラン
ド・キャッシュがコピーを含む場合、ＭＰ／３のＬＬキ
ャッシュ・レベルに最高６つのコピーが存在することが
あり得る。

１．３．２．１　　取出しアクセス プロセッサ内の保留中の記憶の衝突を妨げる、プロセッ
サによる記憶装置取出しアクセスの場合は、このアクセ
スが禁止されることはない。Ｌ１キャッシュ・ヒツトの
場合の取出しは、代替プロセッサ中にＬ１キャッシュ行
が存在するかどうかにかかわらず、続行される。興味あ
る状況はＬ１キャッシュ取出しミスの場合である。その
要求がＬ２キャッシュによって処理されるとき、Ｌ１キ
ャッシュ・インページ要求は、要求されたし１キヤツン
ユ行内のダブルワードに対して代替プロセッサがロック
を保持する場合でもそれを無視し、当該のＬ１キャッシ
ュに対するＬ１状況が、そのＬ１キャッシュ中に新しい
行が存在することを反映するように更新される。プロセ
ッサによる取出し及びロック・アクセスの場合、そのプ
ロセッサの記憶待ち行列がまずＬ２キャッシュにフラッ
シュされ、その結果、保留中の記憶衝突は存在しないこ
とになる。この取出しアクセスが禁止されるのは、別の
プロセッサがすでに同じダブルワードに対するロックを
含む場合だけである。それ以外の場合は、ダブルワード
のロックが許可され、取出しアクセスが許され、そのＬ
１キャッシュ行のコピーが複数のプロセッサ中に存在で
きる。この実施様態によれば、Ｍ’Ｐ／３内のすべての
プロセッサが、同じＬ１キャッシュ行内の異なるダブル
ワードに対するロックを保持することが可能である。

１．３．２．２　　記憶アクセス プロセッサによる記憶アクセス時に、プロセッサ間Ｌ１
キャッシュ・データ規則の他に、他のプロセッサのＬ１
キャッシュの相互無効化も行なわなければならない。他
のプロセッサのし１キヤツンユ・コピーの無効化は、記
憶要求がＬ２キャッシュ・レベルで処理され、Ｌ２キャ
ッシュ・データ・アレイが更新されるときに］〒なわれ
る。順次記憶動作の場合、Ｌ１キャッンユ・コピーの検
査は、記憶待ち行列データがＬ２キャッシュ書込みバッ
ファに転送される間には行なわれず、Ｌ２キャッシュが
実際に更新される順次記憶完了ルーチンの間だけ行なわ
れる。他のプロセッサのＬ１キャッシュに対するＬ２の
Ｌ１状況アレイが、指定されたし１キヤツンユ行がある
かどうか探索される。それが見つかった場合、必要に応
じて代替プロセッサ中の両方のし１キヤツンユに同時に
無効化要求が送られ、無効にされたＬ１キャッシュ行に
対するコピー状況が当該のＬ１状況アレイ中でクリアさ
れる。無効化は指定されたサイクル数の間に起こること
が保証され、この無効化プロセスでＬ２キャッシュへの
記憶動作が他の影響を受けることはない。すなわち、Ｌ
ｌキャッシュ・コピーの相互無効化を行なうために、Ｌ
２キャッンユ・パイプライン中で遅延が生じることはな
い。

あるプロセッサ内のＬ１ギャッンユから事前に取り出さ
れたが、そのプロセッサでまだ使用されていない命令や
オペランドは、構成内の別のプロセッサによりＬ２キャ
ッシュ中で記憶アクセスが行なわれるときに、Ｌ１キャ
ッシュ・コピーが相互無効化されるため、無効化する必
要はない。しかし、相互無効化要求が要求するＬ１キャ
、シュ行の一部または全部がＬ１キャッシュ・インベー
ジ・ツク、ツファ中に存在する場合は、その行がＬ１キ
ャッシュにある場合と同様に、それを無効化しなければ
ならない。それが必要なのは、アーキテクチャ上の順応
性を保証するためである。プロセッサ間Ｌ１キャッンユ
・コピーの１！（（効化は、Ｌ２キャッシュ・レベルで
記憶アクセス時にのみ行なわれる。実際には、インター
ロックされた更新のための無効化を、取出し及びロック
・アクセス時に行なうこともできるが、そうすると、そ
のＬ１キャッシュ行内の他のデータに対する代替プロセ
ッサからの取出しアクセスまたは取出し及びロック・ア
クセスが妨げられることになる。インターロックされた
更を斤では、Ｌ２キャッシュ・レベルでロック・レジス
タをセットする必要があり、かつそのロックは記憶装置
中のダブルワードに対して行なわれるので、記憶及びア
ンロック・アクセス時に無効化を行なって、そのＬ１キ
ャソンユ行に対する同時取出しが可能になるようにする
ことに決定した。

したがって、取出しアクセスで、Ｌ１キャッシュ。

コピーの相互無効化が必要となることはない。

２　記憶装置ルーチン ２．１　　ＭＰ／３主記憶装置取出しルーチン２．１．
１　　記憶装置取出し、ＴＬＢミス実行ユニットが、Ｌ
１キャッシュに記憶装置取出し要求を出す。セット連想
式ＴＬＢ探索で、その要求によって提示された論理アド
レスに対する絶対アドレスがもたらされない。実行ユニ
ットに動的アドレス変換要求が提示され、その結果が出
るまで現記憶動作は保留になる。ＴＬＢミスで、ＴＬＢ
からの比較すべき有効な絶対アドレスがないために、Ｌ
１キャッシュ・ディレクトリ探索の結果がオーバーライ
ドされる。Ｌ１キャッシュに対するセット連想式読取り
が同時に実施される。

得られたデータは無視される。ＴＬＢミス条件により、
要求はＬ２キヤノンユに転送されない。アドレスが首尾
よく変換された場合は、続いて要求が再実行される。

２．１．２　　記憶装置取出し、ＴＬＢヒツト、アクセ
ス例外、Ｌ１キャッンユ・ヒツ トまたはミス 実行ユニットが、Ｌ１キャッシュに主記憶装置取出し要
求を出す。セット連想式ＴＬＢ探索で、要求によって提
示された論理アドレスに対する絶対アドレスがもたらさ
れる。しかし、ＴＬＢアクセスの結果、アクセス例外、
すなわち保護またはアドレッシングが検出される。実行
ユニットにアドレス例外が通知され、現記憶動作が無効
にされる。このアクセス例外により、Ｌｌキャッシュ・
ディレクトリ探索の結果がオーバーライドされる。

Ｌ１キャッシュに対するセント連想式読取りが同時に実
施される。得られたデータは無視される。

アクセス例外により、要求はＬ２キャッシュに転送され
ない。

２．１．３　　記憶装置取出し、ＴＬＢヒツト、アクセ
ス例外なし、ＬＬキャッシュ・ ヒツト、保留中の記憶衝突なし 実行ユニットが、Ｌ１キャッシュに主記憶装置取出し要
求を出す。セット連想式ＴＬＢ探索で、要求によって提
示された論理アドレスに対する、アクセス例外なしの絶
対アドレスがもたらされる。

Ｌ１キャッシュ・ディレクトリの探索で、ＴＬＢからの
絶対アドレスと一致したために、キャッシュ中にデータ
が見つかり、Ｌ１ヒツトとなる。Ｌ１キャッシュに対す
るセット連想式読取りが同時に実施される。Ｌ１キャッ
シュ・ヒツトの結果、Ｌ１オペランド・キャッシュ要求
の場合、保留中の記憶の衝突があるかどうか調べるため
、取出し要求の絶対アドレスが、８バイトの境界までの
概念上完了した記憶の待ち行列項目の絶対アドレスと比
較される。Ｌ１命令キャッシュ要求の場合は、保留中の
記憶の衝突があるかどうか調べるため、取出し要求の論
理アドレスが、８バイトの境界までの概念上完了した記
憶の待ち行列項目の絶対アドレスと比較される。また、
この取出し要求が記憶載量命令の実行の一部である場合
は、破壊オペランドのオーバーラツプを検出するため、
この命令に対する記憶待ち行列項目の絶対アドレス同士
が比較される。保留中の記憶の衝突はない。セット連想
式キャッシュ・ディレクトリの探索で、ＴＬＢからの絶
対アドレスとの一致によってキャッシュ・セットが識別
され、選択されたデータが、要求側に転送するため、要
求及びアドレスごとに適切に調整される。Ｌ１キャッシ
ュ・ヒツト条件により、要求はＬ２キャッシュに転送さ
れない。

２．１．４　　記憶装置取出し、ＴＬＢヒツト、アクセ
ス例外なし、ＬＬキャッシュ・ ミス、保留中の記憶衝突なし、Ｌ２ キャッシュ・ヒツト 実行ユニットが、Ｌ１キャッシュに主記憶装置取出し要
求を出す。セット連想式ＴＬＢ探索で、要求によって提
示された論理アドレスに対する、アクセス例外なしの絶
対アドレスがもたらされる。

Ｌ１キャッシュ・ディレクトリのセット連想式探索で、
ＴＬＢからのアドレスと一致しなかったために、要求さ
れたデータがキャッシュになく、Ｌ１キャッシュ・ミス
であることが判明する。Ｌ１キャッシュに対するセット
連想式読取りが同時に実施される。Ｌｌキャッシュ・ミ
スの結果、Ｌエオペランド・キャッシュ要求の場合、保
留中の記憶衝突があるかどうか調べるため、取出し要求
の絶対アドレスが、Ｌ１キャッシュ行（６４バイト）の
境界までの概念上完了した記憶の待ち行列項目の絶対ア
ドレスと比較される。Ｌ１命令キャッシュ要求の場合は
、保留中の記憶衝突があるかどうか調べるため、取出し
要求の絶対アドレスが、Ｌｌキャッシュ行（６４バイト
）の境界までの概念上完了した記憶の待ち行列項目の論
理アドレスと比較される。また、この取出し要求が記憶
載量命令の実行の一部である場合は、破壊オペランドの
オーバーラツプを検出するため、この命令に対する記憶
待ち行列項目の絶対アドレス同士が比較される。

保留中の記憶の衝突はない。Ｌ１キャッシュへのインベ
ージが必要なので、Ｌ１キャッシュはＬ２キャッシュに
主記憶装置取出し要求及び絶対アドレスのビット４：２
８を転送する。次のサイクルで、Ｌ１キャッシュ行の置
換すべきＬ１キャッシュ・セットが、Ｌｌキャッシュ識
別子、ナなわち制御記憶、命令キャッシュまたはオペラ
ンド・キャッシュと共にＬ２キャッシュに転送される。

選択された置換項目がＬ１キャッシュ・ディレクトリで
無効にされる。保留中の記憶衝突がある場合は、その保
留中の記憶衝突をもたらすプロセッサ記憶要求がＬ２キ
ャッシュに書き込まれてその条件がＬ１キャッシュ中で
クリアされるまで、Ｌ１取出しミス要求はＬ２キャッシ
ュに転送されない。Ｌ２キャッシュの優先順位により、
このプロセッサ取出し要求が処理すべく選択される。Ｌ
２制御装置は、プロセッサＬ２キャ、ソシュ取出しコマ
ンドとＬ２キャッシュ合同式をＬ２キャ・ツシュ制御装
置に転送し、プロセッサＬ２キャッシュ取出しコマンド
をメモリ制御装置に転送する。要求側プロセッサのＬ１
キャッシュへのインベージが必要とされ、要求側プロセ
ッサが所有するロックまたは回線保留、あるいは代替プ
ロセッサが所有する、訂正不能記憶エラー標識が活動状
態でないロックまたは回線保留の有無にかかわらず、そ
れが許可される。Ｌ２キャッシュ・ヒツトをもたらした
Ｌ２キャッシュ・ディレクトリの探索から、次の２つの
条件のどちらかが生じる。

ケースＩ Ｌ２キャッシュ・デイ１／クトリの探索で、Ｌ２キャッ
シュ・ヒツトになったが、代替プロセッサの、訂正不能
エラー標識が活動状態の凍結レジスタ、または訂正不能
エラー標識が活動状態の回線保留レジスタが、要求され
たＬ２キャッシュ行に対してセットされる。Ｌ２制御装
置は、訂正不能な記憶装置エラーを伴う凍結または回線
保留が解除されるまで、この取出し要求を保留にする。

このプロセッサに対する記憶待ち行列要求は、依然とし
てＬ２制御装置の処理を受けることができる。

アドレス／キーに情報は転送されない。Ｌ２キャッシュ
行状況及びキャッシュ・セットがＬ２キャッシュ制御装
置に転送され、キャッシュ・セット修飾子がＬ２キャッ
シュに転送され、Ｌ２キャッシュ行状況がメモリ制御装
置に転送される。訂正不能記憶エラー衝突を伴う代替プ
ロセッサの凍結または回線保留のため、強制的にロック
状況になる。

訂正不能記憶エラー衝突を伴う凍結または回線保留のた
め、ＬＬ状況アレイの更新が阻止される。

Ｌ２キャッシュ制御装置が、プロセッサＬ２キャッシュ
取出しコマンドとＬ２キャッシュ合同式を受は取り、Ｌ
２キャッシュに対するアクセスを開始する。Ｌ２キャッ
シュ制御装置がそのコマンドをＬ２データ・フローに転
送して、指定された合同式で６つのＬ２キャッシュ・セ
ットが読み取られる。所期の６４バイトのＬ１キャッシ
ュ行を得るには、２つの読取りサイクルを要する。第１
の読取りサイクルで、プロセッサが要求するダブルワー
ドを含む３２バイトがもたらされる。Ｌ２キャッシュ制
御装置は、Ｌ２ヒツト及びロックというＬ２キャッシュ
行状況を受は取ると、要求側Ｌ１キャッシュへのデータ
転送を阻止し、コマンドをドロップする。メモリ制御装
置がＬ２コマンドとＬ３ポート識別を受は取る。Ｌ２ヒ
ツト及びロックというＬ２キャッシュ行状況を受は取る
と、その要求はドロップされる。

ケース２ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ヒツトになる。参照ビット・セット・コマンドによ
り、絶対アドレスがアドレス／キーに転送される。Ｌ２
キャッシュ行状況とキャッシュ・セットがＬ２キャッシ
ュ制御装置に転送され、キャッシュ・セット修飾子がＬ
２キャッシュに転送され、Ｌ２キャッシュ行状況がメモ
リ制御装置に転送される。要求側ブロモ・ソサのＬ１キ
ャッシュのＬ１状況アレイが、Ｌ１キャッシュ内にＬ１
キャッシュ行が存在することを反映するように更新され
る。Ｌ１キャッシュ合同式を使ってＬ１状況アレイ・が
アドレスされ、Ｌ２キャ、ソシュ・セットと高位合同式
が、プロセッサ取出し要求で転送されたＬ１キャッシュ
・セット及び識別によって選択された項目に入れるデー
タとして使われる。

Ｌ２キャッシュ制御装置がプロセッサＬ２キャッシュ取
出しコマンドとＬ２キャッシュ合同式を受は取って、Ｌ
２キャッシュに対するアクセスを開始する。Ｌ２キャッ
シュ制御装置がそのコマンドをＬ２データ・フローに転
送して、指定された合同式で６つのＬ２キャッシュ・セ
ットが読み取られる。所期の６４バイトのＬ１キャッシ
ュ行を得るために２つの読取りサイクルを要する。第１
の読取りサイクルで、プロセッサが要求するダブルワー
ドを含む３２バイトがもたらされる。Ｌ２キャッシュ制
御装置は、Ｌ２ヒツト及び非ロックというＬ２キャッシ
ュ行状況を受は取ると、そのＬ２キャッシュ・セットを
使って、各読取りサイクルで適切な３２バイトを選択し
、最初に要求されたダブルワードから順に１転送サイク
ルごとに８バイトずつ要求側Ｌ１キャッシュにゲートす
る。

処理が再開される間に、キャッ／ユがロードされ、続い
てＬ１キャッシュ・ディレクトリが更新され、Ｌ１キャ
ッシュのインベージ動作が完了する。メモリ制御装置が
Ｌ２コマンドとＬ３ボート識別を受は取る。Ｌ２ヒツト
及び非ロックというＬ２キャッシュ行状況を受は取ると
、その要求はドロップされる。アドレス／キーが、参照
ビット更新のために絶対アドレスを受は取る。プロセッ
サ取出し要求で要求されるＬ１キャッシュ行を含む４に
バイトのベージに対する参照ビットが”１″にセットさ
れる。

２．１．５　　記憶装置取出し、ＴＬＢヒツト、アクセ
ス例外なし、Ｌｌキャッシュ・ ミス、保留中の記憶衝突なし、Ｌ２ キャッシュ・ミス 実行ユニットが、Ｌ１キャッシュに主記憶装置取出し要
求を出す。セット連想式ＴＬＢ探索で、要求によって提
示された論理アドレスに対する、アクセス例外なしの絶
対アドレスがもたらされる。

Ｌ１キャッシュ・ディレクトリのセット連想式探索で、
ＴＬＢからのアドレスと一致しなかったために、要求さ
れたデータがキャッシュになく、Ｌ１キャッシュ・ミス
であることが判明する。Ｌ１キャッシュに対するセット
連想式読取りが同時に実施される。Ｌ１キャッシュ・ミ
スの結果、Ｌ１オペランド・キャッシュ要求の場合、保
留中の記憶衝突があるかどうか調べるため、取出し要求
の絶対アドレスが、Ｌ１キャッシュ行（６４バイト）の
境界までの概念上完了した記憶の待ち行列項目の絶対ア
ドレスと比較される。Ｌ１命令キャッシュ要求の場合は
、保留中の記憶衝突があるかどうか調べるために、取出
し要求の論理アドレスが、Ｌ１行（６４バイト）の境界
までの概念上完了した記憶の待ち行列項目の論理アドレ
スと比較される。

また、この取出し要求が記憶載量命令の実行の一部であ
る場合は、破壊オペランドのオーバーラツプを検出する
ため、この命令に対する記憶待ち行列項目の絶対アドレ
ス同士が比較される。保留中の記憶の衝突はない。Ｌ１
キャッシュへのインベージが必要なので、Ｌ１キャッシ
ュはＬ２キャッシュに主記憶装置取出し要求と絶対アド
レスのビット４：２８を転送する。次のサイクルで、Ｌ
１キャッシュ行の置換すべきＬ１キャッシュ・セットが
、Ｌ１キャッシュ識別子、すなわち制御記憶、命令キャ
ッシュまたはオペランド・キャッシュと一緒にＬ２キャ
ッシュに転送される。選択された置換項目がＬ１キャッ
シュ・ディレクトリで無効にされる。保留中の記憶衝突
がある場合は、その保留中の記憶衝突をもたらすプロセ
ッサ記憶要求がＬ２キャッシュに書き込まれてその条件
がＬ１キャッシュ中でクリアされるまで、Ｌ１キャッシ
ュ取出しミス要求はＬ２キャッシュに転送されない。Ｌ
２キャッシュの優先順位により、このプロセッサ取出し
要求が処理すべく選択される。Ｌ２制御装置は、プロセ
ッサＬ２キャッシュ取出しコマンドとＬ２２キヤツシユ
同式をＬ２キャッシュ制御装置に転送し、プロセッサＬ
２キャッシュ取出しコマンドをメモリ制御装置に転送す
る。要求側プロセッサのし１キヤツシユへのインページ
が必要とされ、要求側プロセッサが所有するロックまた
は回線保留の有無、あるいは代替プロセッサが所有する
、訂正不能記憶エラー標識が活動状態でないロックまた
は回線保留の有無にかかわらず、それが許可される。Ｌ
２キャッシュ・ミスをもたらしたＬ２キャッシュ・ディ
レクトリの探索から、次の３つの条件のいずれかが生じ
る。Ｌ２キャッシュ・ミスの結果、取出し要求は保留に
され、要求されたし３行に対するインページが行なわれ
る間、他の要求がＬ２キャッシュで処理される。

ケースＡ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ミスになったが、このプロセッサに対する前のＬ２
キャッシュ・インページが保留になっている。Ｌ２制御
装置は、前のインページ要求が完了するまで、この取出
し要求を保留にする。

コマンド・バッファも記憶待ち行列もＬ２キャッシュの
インベージが完了するまで保留になっているので、Ｌ２
キャッシュ中のこのプロセッサに対する要求は、それ以
上処理を受けることができない。アドレス／キーに情報
は転送されない。Ｌ２キャッシュ行状況及びキャッシュ
・セットがＬ２キャッシュ制御装置に転送され、キャッ
シュ・セット修飾子がＬ２キャッシュに転送され、Ｌ２
キャッシュ行状況がメモリ制御装置に転送される。前の
インページ要求のため、強制的にロック状況になる。Ｌ
２キャッシュ・ミスのため、Ｌ１状況アレイの更新が阻
止される。Ｌ２キャッシュ制御装置が、プロセッサＬ２
キャッシュ取出しコマンドとＬ２キャッシュ合同式を受
は取り、Ｌ２キャッシュに対するアクセスを開始する。

Ｌ２キャッシュ制御装置がそのコマンドをＬ２データ・
フローに転送して、指定された合同式で６つのＬ２キャ
ッシュ・セットが読み取られる。所期の６４バイトのし
１キャッシュ行を得るには、２つの読取りサイクルを要
する。第１の読取りサイクルで、プロセッサが要求する
ダブルワードを含む３２バイトがもたらされる。Ｌ２キ
ャッシュ制御装置は、Ｌ２ミス及びロックというＬ２キ
ャッシュ行状況を受は取ると、要求側Ｌ１キャッシュへ
のデータ転送を阻止し、コマンドをドロップする。メモ
リ制御装置がＬ２コマンドとＬ３ボート識別を受は取る
。Ｌ２ミス及びロックというＬ２キャッシュ行状況を受
は取ると、その要求はドロップされる。＼ケースＢ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ミスになったが、代替プロセッサの同じＬ２キャッ
シュ行に対する以前のＬ２キャッシュ・インベージが保
留中である。Ｌ２制御装置は、前のインページ要求が完
了するまで、この取出し要求を保留にする。このプロセ
ッサに対する記憶待ち行列要求は、依然としてＬ２制御
装置のサービスを受けることができる。アドレス／キー
に情報は転送されない。Ｌ２キャッシュ行状況及びキャ
ッシュ・セットがＬ２キャッシュ制御装置に転送され、
キャッシュ・セット修飾子がＬ２キャッシュに転送され
、Ｌ２キャッシュ行状況がメモリ制御装置に転送される
。以前のインページ凍結衝突のため、強制的にロック状
況になる。Ｌ２キャッシュ・ミスのため、Ｌ１キャッシ
ュ状況アレイの更新が阻止される。Ｌ２キャッシュ制御
装置が、プロセッサＬ２キャッシュ取出しコマンドとＬ
２キャッシュ合同式を受は取り、Ｌ２キャッシュに対す
るアクセスを開始する。Ｌ２キャッシュ制御装置がその
コマンドをＬ２データ・フローに転送し、指定された合
同式の所で６つのＬ２キャッシュ・セットが読み取られ
る。所期の６４バイトのＬＬキャッシュ行を得るには、
２つの読取りサイクルを要する。第１の読取りサイクル
で、プロセッサが要求するダブルワードを含む３２バイ
トがもたらされる。Ｌ２キャッシュ制御装置δは、Ｌ２
ミス及びロックというＬ２キャッシュ行状況を受は取る
と、要求側Ｌ１キャッシュへのデータ転送を阻止し、コ
マンドをドロップする。メモリ制御装置がＬ２コマンド
とＬ３ボート識別を受は取る。Ｌ２ミス及びロックとい
うＬ２キャッシュ行状況を受は取ると、その要求はドロ
ップされる。

ケースＣ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ミスになる。Ｌ２制御装置は、この取出し要求を保
留にし、プロセッサ・インページ凍結レジスタをセット
する。このプロセッサに対する記憶待ち行列の要求は、
依然としてＬ２制御装置の処理を受けることができる。

アドレス／キーに絶対アドレスが転送される。Ｌ２キャ
ッシュ行状況及びキャッシュ・セットがＬ２キャッシュ
制御装置に転送され、キャッシュ・セット修飾子がＬ２
キャッシュに転送され、Ｌ２キャッシュ行状況がメモリ
制御装置に転送される。Ｌ２キャッシュ・ミスのため、
Ｌ１状況アレイの更新が阻止される。Ｌ２キャッシュ制
御装置が、プロセッサＬ２キャッシュ取出しコマンドと
Ｌ２キャッシュ合同式を受は取り、Ｌ２キャッシュに対
するアクセスを開始する。Ｌ２キャッシュ制御装置がそ
のコマンドをＬ２データ・フローに転送し、指定された
合同式の所で６つのＬ２キャッシュ・セットが読み取ら
れる。所期の６４バイトのＬ１キャッシュ行を読み取る
には、２つの読取りサイクルを要する。第１の読取りサ
イクルで、プロセッサが要求するダブルワードを含む３
２バイトがもたらされる。Ｌ２キャッシュ制御装置は、
Ｌ２ミス及び非ロックというＬ２キャッシュ行状況を受
は取ると、要求側Ｌ１キャッシュへのデータ転送を阻止
し、コマンドをドロップする。メモリ制御ＷｉｔがＬ２
コマンドとＬ３ポート識別を受は取る。Ｌ２ミス及び非
ロックというＬ２キャッシュ行状況を受は取ると、その
要求は必要なＬ３メモリ・ボートに対する優先順位に入
る。インページ・バッファ／アウトページ・バッファの
対を含めてすべての資源が使用可能なとき、そのプロセ
ッサに対するＬ３取出しアクセスを開始するコマンドが
ＢＳＵ制御装置に転送される。メモリ制御装置は、Ｌ２
制御装置に、保留中のインページの場合に通常行なわれ
るようにＬ２ディレクトリ状況をセットするよう指示す
る。アドレス／キーが絶対アドレスを受は取る。要求さ
れたＬ２キャッシュ行を含む４にバイトのページに対す
る参照ビットが１″にセットされる。絶対アドレスがＬ
３物理アドレスに変換される。Ｌ２キャッシュ・ミスの
結果、インターフェースが使用可能になるとすぐ、物理
アトＬ／スがＢＳＵ制御装置に転送される。ＢＳＵ制御
装置は、メモリ制御コマンドとアドレス／キーのＬ３物
理アドレスを受は取ると、そのコマンドとアドレスを主
記憶装置に送り、所期のボートのメモリ・カードを選択
して、Ｌ３メモリ・ボートの１２８バイトの取出しを開
始する。データが、そのＬ３メモリ・ボートから多重コ
マンド／アドレス及びデータ・インターフェースを介し
て、時に１６バイトずつ転送される。１２８バイトのＬ
２キャッシュ行を得るには、Ｌ３メモリから８回の転送
が必要である。カッドワード転送の順序は、その取出し
アクセスで要求されたダブルワードを含むカッドワード
から始まる。次の３回の転送にＬ１キャッシュ行の残り
の部分が含まれる。

最後の４回の転送には、Ｌ２キャッシュ行の残り部分が
含まれる。プロセッサが希望するデータは、Ｌ２キャッ
シュで受は取ってＬ２キャッシュ・インページ・バッフ
ァにロードされたとき、Ｌ１キャッシュに転送される。

処理が再開する間に、キャッシュがロードされ、それに
続いてＬ１キャッシュ・ディレクトリが更新されて、Ｌ
１キャッシュ・インページ動作が完了する。Ｌ２キャッ
シュ・インページ・バッファへの最後のデータ転送が完
了する間に、ＢＳＵ制御装置は当該のプロセッサ・イン
ページ完了をＬ２制御装置に報告する。Ｌ２キャッシュ
へのデータ転送の間、アドレス／キーがＬ３メモリの訂
正不能エラー行を監視する。インページ処理中に訂正不
能なエラーが検出された場合、いくつかの機能が実行さ
れる。Ｌ１キャッシュへのダブルワードの中云送ごとに
、データの状況を識別するし３訂正不能工ラー信号が同
時に転送される。Ｌ２キャッシュ行に含まれる残りのカ
ッドワードの状況も要求側プロセッサに報告される。プ
ロセッサは、あるインページ要求について、せいぜい１
個の記憶装置訂正不能エラー指示、すなわちアドレス／
キーで検出されり最初のそれを受は取る。アドレス／キ
ーで検出された最初の記憶装置訂正不能エラーのダブル
ワード・アドレスが、要求側プロセッサに対して記録さ
れる。そのプロセッサが要求したし１キャッシュ行中の
いずれかのデータに対して記憶装置訂正不能エラーが生
じた場合、記憶装置訂正不能エラーを処理するための標
識がセットされる。最後に、Ｌ２キャッシュ・インペー
ジ・バッファに転送されたいずれかのデータに対して訂
正不能エラーが生じた場合は、アドレス／キーはＬ２制
御装置に、Ｌ２キャッシュへのインページの完了を妨げ
る信号を送る。Ｌ２キャッシュの優先順位により、この
プロセッサに対するインページ完了が処理すべく選択さ
れる。Ｌ２制御装置は、インベージ・バッファ書込みコ
マンドとキヤ・ソシュ合同式をＬ２キャッシュ制御装置
に送り、インベージ完了状況の回答をメモリ制御装置に
送る。Ｌ２キャッシュ・ディレクトリの探索から、次の
３つの条件のいずれかが生じる。

ケースＩ Ｌ２キャッシュ・インベージ・バッファへのインベージ
の際に、Ｌ３記憶装置訂正不能エラーが検出された。Ｌ
２制御装置は、インベージ・バ・ソファ中に不良データ
が入っていることを知って、Ｌ２キャッシュ・ディレク
トリの更新を阻止する。

このＬ２キャッシュ・ミス・インベージに対して設定さ
れた凍結レジスタがクリアされる。記憶装置訂正不能エ
ラーを報告するため、そのインベージを要求したプロセ
ッサに対する当該のＬ１キャッシュ標識がセットされる
。アドレス／キーに情報は転送されない。通常ならＬ２
キャッシュ制御装置及びメモリ制御装置に転送されるＬ
２キャッシュ行状況が、強制的にロック及び未変更にな
る。選択されたＬ２キャッシュ・セントがＬ２キャッシ
ュ制御装置に転送され、キャッシュ・セット修飾子がＬ
２キャッシュに転送される。Ｌ１状況アレイは変更され
ない。Ｌ２キャッシュ制御装置がインベージ・バッファ
書込みコマンドを受は取り、Ｌ２制御装置からの状況を
待ってＬ２キャッシュ・インベージを完了すべく、Ｌ２
キャッシュ行の書込みの準備をする。Ｌ２キャッシュ制
御装置は、Ｌ２キャッシュ・セットと、ロック及び未変
更というキャッシュ行状況を受は取り、このインベージ
・バッファ書込みコマンドに関連するＬ２キャッンユ・
インベージ・バッファに関連する制御をリセットする。

Ｌ２キャッシュの更新が取り消され、ＢＳＵ制御装置が
メモリ制御装置に動作終了を転送する。メモリ制御装置
はロック及び未変更というＬ２キャッシュ行状況を受は
取り、プロセッサ・インページ要求で保持されていた資
源を解放する。

Ｌ２ミニ・ディレクトリは更新されない。

ケース２ Ｌ２制御装置が、置換すべきＬ２キャッシュ行を選択す
る。この場合、置換される行の状況から、それが変更さ
れていす、したがって廃棄する必要はないことが判明す
る。Ｌ２ディレクトリが、新しいＬ２キャッシュ行が存
在することを反映するように更新される。このＬ２キャ
ッシュ・ミス・インベージに対して設定された凍結レジ
スタがクリアされる。選択されたＬ２キャッシュ・セッ
トがアドレス／キーとＬ２キャッシュ制御装置に転送さ
れる。置換されたＬ２キャッシュ行の状況がＬ２キャッ
シュ制御装置とメモリ制御装置に転送され、キャッシュ
・セット修飾子がＬ２キャッシュに転送される。構成内
のすべてのＬ１キャッシュに対するＬ１状況アレイが、
置換されたＬ２キャッシュ行のコピーがあるかどうか検
査される。コピーが見つかった場合、当該の無効化要求
がＬ１キャッシュに転送される。置換さ、れたＬ２キャ
ッシュ行に対するＬ１コピー状況が、Ｌ１キャッシュ状
況からクリアされる。要求側プロセッサのし１キヤツシ
ユのＬ１状況アレイが、そのＬ１キャッシュにＬ１キャ
ッシュ行が存在することを反映するように更新される。

Ｌ１キャッシュ合同式を用いてＬ１状況アレイがアドレ
スされ、Ｌ２キャ、ｙシュ。

セットと高位合同式が、プロセッサ取出し要求と一緒に
転送された識別とＬ１キャッシュ・セットとによって選
択された項目に入れるデータとして使われる。Ｌ２キャ
ッシュ制御装置はインベージ・バッファ書込みコマンド
を受は取り、Ｌ２キャッシュ制御装置からの状況を待っ
てＬ２キャッシュ・インベージを完了すべく、Ｌ２キャ
ッシュ行の書込みの準備をする。Ｌ　２．キャッシュ制
御装置は、Ｌ２キャッシュ・セットと置換された行の状
況を受は戒名。置換された行は変更されていないので、
Ｌ２キャッシュ制御装置はＬ２キャッシュに、インベー
ジ・バッファがＬ２キャッシュに書き込まれると通知す
る。これは丸１行の書込みであり、キャッシュ・セット
がインターリーブされているので、Ｌ２キャッシュ・セ
ットを使って、Ｌ２キャッシュ行の書込みが可能なよう
にアドレス・ビット２５と２６を操作しなければならな
い。ＢＳＵ制御装置がメモリ制御装置に動作終了を転送
スル。アドレス／キーがＬ２制御装置からＬ２キャッシ
ュ・セットを受は取る。Ｌ２ミニ・ディレクトリ更新ア
ドレス・レジスタがインページ・アドレス・バッファか
らセットされ、Ｌ２キャッシュ・セットをＬ２制御装置
から受は取る。メモリＲｒ！Ｉ御装置が置換された行の
状況を受は取る。廃ｉする必要がないので、メモリ制御
装置はインベージ要求で保持されていた資源を解放する
。メモリ制御装置は、このプロセッサに関連するＬ２ミ
ニ・ディレクトリ更新アドレス・レジスタを用いてＬ２
ミニ・ディレクトリを更新するコマンドを、アドレス／
キーに転送する。次いで、メモリ制御装置が現動作を完
了済みとマークし、要求側プロセッサが再度メモリ資源
優先順位に入ることを許す。

ケース３ Ｌ２制御装置が、置換すべきＬ２キャッシュ行を選択す
る。この場合、置換される行の状況から、それが変更さ
れており、したがって廃棄する必要があることが判明す
る。Ｌ２ディレクトリが、新しいＬ２キャッ／ユ行が存
在することを反映するように更新される。このＬ２キャ
ッシュ・ミス・インページに対して設定された凍結レジ
スタがクリアされる。ディレクトリから読み取られたア
ドレスが、選択されたＬ２キャッシュ・セットと一緒に
アドレス／キーに転送される。選択されたＬ２キャッシ
ュ・セットがＬ２キャッシュ制御装置に転送される。置
換されたＬ２キャッシュ行の状況がＬ２キャッシュ制御
装置とメモリ制御装置に転送され、キャッシュ・セット
修飾子がＬ２キャッシュに転送される。構成内のすべて
のＬ１キャッシュに対するＬ１状況アレイが、置換され
たＬ２キャッシュ行のコピーがあるかどうか検査される
。

コピーが見つかった場合、当該の無効化要求がＬ１キャ
ッシュに転送される。置換されたＬ２キャッシュ行に対
するし１コピー状況が、Ｌ１キャッシュ状況からクリア
される。要求側プロセッサのし１キヤツシユのＬ１状況
アレイが、Ｌ１キャッシュにＬ１キャッシュ行が存在す
ることを反映するように更新される。Ｌ１キャッシュ合
同式を用いてＬ１状況アレイがアドレスされ、Ｌ２キャ
ッシュ・セットと高位合同式が、プロセッサ取出し要求
と一緒に転送された識別とＬ１キャッシュ・セットとに
よって選択される項目に入れるデータとして使われる。

Ｌ２キャッシュ制御装置はインページ・バッファ書込み
コマンドを受は取り、Ｌ２制御装置からの状況を待って
Ｌ２キャッシュ・インページを完了すべく、Ｌ２キャッ
シュ行の書込みの準備をする。Ｌ２キャッシュ制御装置
はＬ２キャッシュ・セットと置換された行の状況を受は
取る。

置換された行は変更されているので、Ｌ２キャッシュ制
御装置はＬ２キャッシュに、インページ・バッファのデ
ータをＬ２キャッシュに書き込む前に、そのインページ
・バッファと対になったアウトベージ・バッファに対す
る丸１行の読取りが必要なことを通知する。これは丸１
行のアクセスであり、キャッシュ・セットはインターリ
ーブされているので、Ｌ２キャッシュ・セットを使って
、Ｌ２キャッシュ行のアクセスが可能なようにアドレス
・ビット２５と２６を操作しなければならない。アドレ
ス／キーがＬ２制御装置からアウトベージ・アドレスを
受は取り、それを物理アドレスに１１ｆｉＬ、、Ｌ２キ
ャッシュ・セットと一緒にアウトベージ・アドレス・バ
ッファに保持する。Ｌ２ミニ、ディレクトリ更新アドレ
ス・レジスタがインページ・アドレス・バッファからセ
ットされ、Ｌ２キャッシュ・セットをＬ２制御装置から
受は取る。アドレス／キーは、Ｌ３メモリ行の書込みの
準備として、ＢＳＵ制御装置にアウトページ物理アドレ
スを転送する。メモリ制御ＨＴｌが、置換された行の状
況を受は取る。廃棄する必要があるので、メモリの更新
が完了するまで、メモリ記憶装置はＬ３資源を解放する
ことができない。インページに使われたのと同じメモリ
・ポートに対して廃棄が行なわれることが保証される。

メモリ制御装置は、このプロセッサに関連するＬ２ミニ
・ディレクトリ更新アドレス・レジスタを用いてＬ２ミ
ニ・ディレクトリを更新するコマンドを、アドレス／キ
ーに転送する。次いで、メモリ制御装置は現動作を完了
済みとマークし、要求側プロセッサが再度メモリ資源優
先順位に入ることを許す。ＢＳＵ制御装置は、置換され
たＬ２キャッシュ行が変更されていることを知って、ア
ドレス／キーからアウトベージ・アドレスを受は取った
後、廃棄手順を開始して、選択されたメモリ・ボートに
Ｌ２キャッシュ・データ・フローを介して丸１行書込み
コマンドとアドレスを転送する。データは、アウトベー
ジ・バッファからメモリに一時に１６バイトずつ転送さ
れる。最後のカッドワードがメモリに転送された後、Ｂ
ＳＵ制御装置はメモリ制御装置に動作終了を転送する。

メモリ制御装置は、ＢＳＵ制御装置から動作終了を受は
取ると、Ｌ３ポートを解放して、メモリ・ポートへのオ
ーバーラツプしたアクセスを可能にする。

２．１．６　　記憶装置取出し及び口’ｙり、ＴＬＢヒ
ツト、アクセス例外なし、Ｌｌ キャッシュ・ヒツトまたはミス、Ｌ ２キャッシュ・ヒツト 実行ユニットが、Ｌ１オペランド・キャッシュに主記憶
装置取出し及びロック要求を出す。セット連想式ＴＬＢ
探索で、その要求によって提示された論理アドレスに対
する、アクセス例外なしの絶対アドレスがもたらされる
。インターロックされた更新は、Ｌ２制御装置によって
処理される。

Ｌ２キャッシュ・レベルにダブルワード・ロック・レジ
スタがあるが、Ｌ１キャッシュが要求されたデータを実
行ユニットに戻す前にセットされなければならない。し
たがって、Ｌ１制御装置は取出し及びロック要求を必ず
Ｌ１キャッシュ・ミスとして扱い、その要求をＬ２制御
装置に転送し、Ｌ２キャッシュからのデータを期待する
。そのデータが戻ると、ロックが許可されたことをＬ１
制御装置に通知することになる。Ｌ１キャッシュ・ディ
レクトリの探索でキャッシュ中にデータが見つかり、Ｌ
１ヒツトとなった場合、それはプロセッサに対するＬ１
ミスとして扱われるが、そのＬ１キャッシュ・セットは
ＬＬキャッシュ・インベーン要求の一部としてＬ２制御
装置に転送される。

ディレクトリ探索の結果、Ｌ１キャッシュ・ミスになっ
た場合、Ｌ１キャッシュ行置換アルゴリズムがインペー
ジ・データを受は取るためにそのＬ１キャッシュ・セッ
トを選択し、このキヤツシユ・セットがＬ２制御装置に
転送される。同時に、Ｌ１キャッシュに対するセット連
想式読取りが行なわれる。この記憶装置要求が出される
前に記憶待チ行列がフラッシュされたので、保留中の記
憶の衝突は存在し得ない。実行ユニットはデータが利用
可能になるのを待ってから続行する。ロック・レジスタ
をセットしなければならす、Ｌ１キャッシュへのインペ
ージが必要なので、Ｌ１キャッシュは主記憶装置取出し
及びロック要求と絶対アドレスのビット４：２８をＬ２
キャッシュに転送する。

次のサイクルで、置換すべきＬ１キャッシュ行のし１キ
ヤツシユ・セットが、Ｌ１オペランド・キャッシュ識別
子と一緒にＬ２キャッシュに転送される。選択された置
換項目がＬ１オペランド・キャッシュ・ディレクトリ中
で無効にされる。Ｌ２キャッシュの優先順位により、こ
のプロセッサ取出し及びロック要求が処理すべく選択さ
れる。

Ｌ２制御装置は、プロセッサＬ２キャッシュ取出しコマ
ンドとＬ２キャッシュ合同式をＬ２キャッシュ制御装置
に転送し、プロセッサＬ２キャソンユ取出し及びロック
・コマンドをメモリ記憶装置に転送する。要求側プロセ
ッサのＬ１キャッンユへのインページが必要となる。Ｌ
２キャッシュ・ヒツトをもたらしたＬ２キャッシュ・デ
ィレクトリの探索から、次の３つの条件のいずれかが生
じる。

ケースＩ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ヒツトとなるが、代替プロセッサの、訂正不能記憶
装置エラー標識が活動状態の凍結レジスタ、または訂正
不能記憶装置エラー標識が活動状態の回線保留レジスタ
が、要求されたＬ２キャッシュ行に対してセットされる
。Ｌ２制御装置は、訂正不能な記憶装置エラーを伴う凍
結または回線保留が解除されるまで、この取出し及びロ
ック要求を保留にする。記憶待ち行列が空であり、取出
し及びロック要求がコマンド・バッファ中で保留になっ
ているので、このプロセッサに対する次の要求がＬ２制
御装置の処理を受けることはできない。アドレス／キー
に情報は転送されない。

Ｌ２キャッシュ行状況とキャッシュ・セットがＬ２キャ
ッシュ制御装置に転送され、キャッシュ。

セット修飾子がＬ２キャッシュに転送され、Ｌ２キャッ
シュ行状況がメモリ制御装置に転送される。

訂正不能記憶装置エラーの衝突を伴う代替プロセッサの
凍結または回線保留のため、強制的にロック状況になる
。訂正不能記憶装置エラーの衝突を伴う凍結または回線
保留のために、Ｌ１行アレイの更新が阻止される。Ｌ２
キャッシュ制御装置が、プロセッサＬ２キャッシュ取出
しコマンドとＬ２キャッシュ合同式を受は取り、Ｌ２キ
ャッシュに対するアクセスを開始する。Ｌ２キャッシュ
制御装置がそのコマンドをＬ２データ・フローに転送し
て、指定された合同式の所で６つのＬ２キャッシュ・セ
ットが読み取られる。所期の６４バイトのＬ１キャッシ
ュ行を得るには、２つの読取リサイクルを要する。第１
の読取りサイクルで、プロセッサが要求するダブルワー
ドを含む３２バイトがもたらされる。Ｌ２キャッシュ制
御装置は、Ｌ２ヒツト及びロックというＬ２キャッシュ
行状況を受は取ると、要求側Ｌ１キャッシュへのデータ
転送を阻止し、コマンドをドロップする。メモリ制御装
置がＬ２コマンドとＬ３ポート識別を受ケ取る。Ｌ２ヒ
ツト及びロックというＬ２キャッシュ行状況を受は取る
と、その要求はドロップされる。

ケース２ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ヒツトになったが、代替プロセッサのロック・レジ
スタが、要求されたダブルワードに対してセットされる
。Ｌ２制御装置は、ロックが解除されるまで、この取出
し及びロック要求を保留にする。記憶待ち行列が空であ
り、かつ取出し及びロック要求がコマンド・バッファ中
で保留になっているので、このプロセッサに対する次の
要求がＬ２制御装置の処理を受けることはできない。ア
ドレス／キーに情報は転送されない。Ｌ２キャッシュ行
状況及びキヤツシユ・セットがＬ２キャッシュ制御装置
に転送され、キャッシュ・セット修飾子がＬ２キャッシ
ュに転送され、Ｌ２キャッシュ行状況がメモリ制御装置
に転送される。代替プロセッサのロック衝突のため、強
制的にロック状況になる。ロック衝突のため、Ｌ１状況
アレイの更新が阻止される。Ｌ２キャッシュ制御装置が
、プロセッサＬ２キャッシュ取出しコマンドとＬ２キャ
ッシュ合同式を受は取り、Ｌ２キャッシュに対するアク
セスを開始する。Ｌ２キャッシュ制御装置がそのコマン
ドをＬ２データ・フローに転送して、指定された合同式
の所で６つのＬ２キャッンユ・セットが読み取られる。

所期の６４バイトのＬＬキャッシュ行を得るには、２つ
の読取りサイクルを要する。第１の読取りサイクルで、
プロセッサが要求するダブルワードを含む３２バイトが
もたらされる。Ｌ２キャッシュ制御装置は、Ｌ２ヒツト
及びロックというＬ２キャッシュ行状況を受は取ると、
要求（ＩｌｌＬ１キャッシュへのデータ転送を阻止し、
コマンドをドロップする。メモリ制御装置がＬ２コマン
ドとＬ３ポート識別を受は取る。Ｌ２ヒツト及びロック
というＬ２キャッシュ行状況を受は取ると、その要求は
ドロップされる。。

ケース３ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ヒツトになる。参照ビット・セット・コマンドによ
り、絶対アドレスがアドレス／キーに転送される。Ｌ２
キャッシュ行状況とキャッシュ・セットがＬ２キャッシ
ュ制御装置に転送され、キャッシュ・セット修飾子がＬ
２キャッシュに転送され、Ｌ２キャッシュ行状況がメモ
リ制御装置に転送される。この要求に対して、絶対アド
レスのビット４　：　２８ａＬ２キヤツシユ・セットと
からなるプロセッサのロック・レジスタが設定される。

要求側プロセッサのＬ１オペランド・キャッシュのＬ１
状況アレイが、Ｌエオベランド・キャッシュ内にＬ１キ
ャッシュ行が存在することを反映するように更新される
。Ｌ１キャッシュ合同式を使ってＬ１オペランド状況ア
レイがアドレスされ、Ｌ２キャッシュ・セントと高位合
同式が、プロセッサ取出し及びロック要求と共に転送さ
れたＬ１オペランド・キャッシュ・セントによって選択
された項目に入れるデータとして使われる。

Ｌ２キャッシュ制御装置がプロセッサ上２キャッシュ取
出しコマンドとＬ２キャッシュ合同式を受は取って、Ｌ
２キャッシュに対するアクセスを開始する。Ｌ２キャッ
シュ制御装置がそのコマンドをＬ２データ・フローに転
送して、指定された合同式の所で６つのＬ２キャッシュ
・セットが読み取られる。所期の６４バイトのＬ１キャ
ッシュ行を得るために２つの読取りサイクルを要する。

第１の読取りサイクルで、プロセッサが要求するダブル
ワードを含む３２バイトがもたらされる。Ｌ２キャッシ
ュ制御装置は、Ｌ２ヒツト及び非ロックというＬ２キャ
ンシュ行状況を受は取ると、そのＬ２キャッシュ・セン
トを使って、各読取りサイクルで適切な３２バイトを選
択し、最初に要求されたダブルワードから順に１転送サ
イクルごとに８バイトずつ要求側Ｌ１キャッシュにゲー
トする。処理が再開される間に、キャッシュがロードさ
れ、続いてＬ１キャッシュ・ディレクトリが更新されて
、Ｌ１キャッシュのインベージ動作が完了する。メモリ
制御装置がＬ２コマンドとＬ３ボート識別を受は取る。

Ｌ２ヒツト及び非ロックというＬ２キャッシュ行状況を
受は取ると、その要求はドロップされる。アドレス／キ
ーが、参照ビットを更新するために絶対アドレスを受は
取る。プロセッサ取出し及びロック要求が要求するし１
キヤツシユ行を含む４にバイトのベージに対する参照ビ
ットが”１°′にセットされる。

２．１．７　　記憶装置取出し及びロック、ＴＬＢヒツ
ト、アクセス例外なし、Ｌｌ キャッシュ・ミス、Ｌ２キャッシュ・ ミス 実行ユニットが、Ｌ１オペランド・キャッシュに主記憶
装置取出し及びロック要求を出す。セット連想式ＴＬＢ
探索で、その要求によって提示された論理アドレスに対
する、アクセス例外なしの絶対アドレスがもたらされる
。インターロックされた更新は、Ｌ２制御装置によって
処理される。

Ｌ２キャッシュ・レベルにダブルワード・ロック・レジ
スタがあるが、Ｌ１キャッシュが要求されたデータを実
行ユニットに戻す前にセットされなければならない。し
たがって、Ｌ１制御装置は取出し及びロック要求を必ず
し１キヤツシユ・ミスとして扱い、その要求をＬ２制御
装置に転送し、Ｌ２キャッシュからデータを期待する。

データが戻ると、ロックが許可されたことをＬ１制御装
置に通知することになる。ディレクトリの探索で、Ｌ１
キャッシュ・ミスとなり、Ｌ１キャッシュ行置換アルゴ
リズムがインベージ・データを受は取るべくそのＬ１キ
ャッシュ・セットを選択し、そのキャッシュ・セットが
Ｌ２制御装置に転送される。

Ｌ１キャッシュに対するセット連想式読取りが同時に実
施される。この記憶装置要求を出す前に記憶待ち行列が
フラッシュされたので、保留中の記憶衝突は存在し得な
い。実行ユニットは、データが利用可能になるのを待っ
てから続行する。ロック・レジスタがセットされなけれ
ばならず、かつＬ１キャッシュへのインベージが必要な
ので、Ｌ１キャッシュはＬ２キャッシュに主記憶装置取
出し及びロック要求と絶対アドレスのビット４：２８を
転送する。次のサイクルで、Ｌ１キャッシュ行の置換す
べきＬ１キャッシュ・セットが、Ｌｌオペランド・キャ
ッシュ識別子と一緒にＬ２キャッシュに転送される。選
択された置換項目がＬ１オペランド・キャッシュ・ディ
レクトリで無効にされる。Ｌ２キャッシュの優先順位に
より、このプロセッサ取出し及びロック要求が処理すべ
く選択される。Ｌ２制御装置は、プロセッサ上２キャッ
シュ取出しコマンドとＬ２キャッシュ合同式をＬ２キャ
ッシュ制御装置に転送し、プロセッサ上２キャッシュ取
出し及びロック・コマンドをメモリ制御装置に転送する
。要求側プロセッサのＬ１キャッシュへのインベージが
必要とされる。Ｌ２キャッシュ・ミスをもたらしたＬ２
キャッシュ・ディレクトリの探索から、次の２つの条件
のどちらかが生じる。Ｌ２キャッシュ・ミスの結果、取
出し及びロック要求は保留にされ、要求されたＬ３メモ
リ行に対するインベージが行なわれる間、他の要求がＬ
２キャッシュで処理される。

ケースＡ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ミスになったが、代替プロセッサに対する同じＬ２
キャッシュ行への以前のＬ２キャ、７シユ・インページ
が保留になっている。Ｌ２制御装置は、以前のインペー
ジ要求が完了するまで、この取出し及びロック要求を保
留にする。記憶待ち行列が空であり、かつ取出し及びロ
ック要求がコマンド・バッファ中で保留になっているの
で、このプロセッサに対する次の要求が、Ｌ２制御装置
の処理を受けることはできない。アドレス／キーに情報
は転送されない。Ｌ２キャッシュ行状況及びキャッシュ
・セットがＬ２キャッシュ制御装置に転送され、キャッ
シュ・セット修飾子がＬ２キャッシュに転送され、Ｌ２
キャッシュ行状況がメモリ制御装置に転送される。以前
のインページ凍結の衝突のため、強制的にロック状況に
なる。

Ｌ２キャッシュ・ミスのため、Ｌｌキャッシュ状況アレ
イの更新が阻止される。Ｌ２キャッシュ制の装置が、プ
ロセッサ上２キャッシュ取出しコマンドとＬ２キャッシ
ュ合同式を受は取り、Ｌ２キャッンユに対するアクセス
を開始する。Ｌ２キャッシュ制御装置がそのコマンドを
Ｌ２データ・フローに転送して、指定された合同式の所
で６つのＬ２キャッシュ・セットが読み取られる。所期
の６４バイトのＬ１キャッシュ行を得るには、２つの読
取りサイクルを要する。第１の読取りサイクルで、プロ
セッサが要求するダブルワードを含む３２バイトがちた
らされる。Ｌ２キャッシュ制御装置は、Ｌ２ミス及びロ
ックというＬ２キャッシュ行状況を受は取ると、要求（
］１！ＩＬＬキャッシュへのデータ転送を阻止し、コマ
ンドをドロップする。メモリ制御装置がＬ２コマンドと
Ｌ３ボート識別を受は取る。Ｌ２ミス及びロックという
Ｌ２キャッシュ行状況を受は取ると、その要求はドロッ
プされる。

ケースＢ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ミスになる。Ｌ２制御装置は、この取出し及びロッ
ク要求を保留にし、プロセッサ・インページ凍結レジス
タをセットする。記憶待ち行列が空であり、かつ取出し
及びロック要求はＬ２キャッシュ・ミスのため保留にな
っているので、このプロセッサに対する次の要求が、Ｌ
２制御装置の処理を受けることはできない。アドレス／
キーに絶対アドレスが転送される。Ｌ２キャッシュ行状
況及びキャッシュ・セットがＬ２キャッシュ制御装置に
転送され、キャッシュ・セット修飾子がＬ２キャッシュ
に転送され、Ｌ２キャッシュ行状況がメモリ制御装置に
転送される。この要求に対して、絶対アドレスのビット
４：２８とＬ２キャッシュ・セットからなるプロセッサ
のロック・レジスタが設定される。Ｌ２キャッシュ・ミ
スのため、Ｌ１状況アレイの更新が阻止される。Ｌ２キ
ャッシュ制御装置が、プロセッサ上２キャッシュ取出し
コマンドとＬ２キャッシュ合同式を受は取り、Ｌ２キャ
ッシュに対するアクセスを開始する。Ｌ２キャッシュ制
御装置がそのコマンドをＬ２データ・フローに転送して
、指定された合同式の所で６つのＬ２キャッシュ・セッ
トが読み取られる。

所期の６４バイトのＬ１キャッシュ行を読み取るには、
２つの読取りサイクルを要する。第１の読取りサイクル
で、プロセッサが要求するダブルワードを含む３２バイ
トがもたらされる。Ｌ２キャッシュ制御装置は、Ｌ２ミ
ス及び非ロックというＬ２キャッシュ行状況を受は取る
と、要求側Ｌ１キャッシュへのデータ転送を阻止し、コ
マンドをドロップする。メモリ制御装置がＬ２コマンド
とＬ３ボート識別を受は取る。Ｌ２ミス及び非ロックと
いうＬ２キャッシュ行状況を受は取ると、その要求は必
要なＬ３メモリ・ポートに対する優先順位に入る。イン
ページ・バッファ／アウトページ・バッファの対を含め
てすべての資源が使用可能なとき、そのプロセッサに対
するＬ３取出しアクセスを開始するコマンドがＢＳＵ制
御装置に転送される。メモリ制御装置は、Ｌ２制御装置
に、保留中のインページの場合に通常行なわれるように
Ｌ２ディレクトリ状況をセットするよう指示する。アド
レス／キーが絶対アドレスを受は取る。

要求されたＬ２キャッシュ行を含む４にパイトノページ
に対する参照ビットが“１°“にセットされる。絶対ア
ドレスがＬ３物理アドレスに変換される。Ｌ２キャッシ
ュ・ミスの結果、インターフェースが使用可能になると
すぐ、物理アドレスがＢＳＵ制御装置に転送される。Ｂ
ＳＵ制御装置は、メモＩｊ　制御コマンドとアドレス／
キーのＬ３物理アドレスを受は取ると、そのコマンドと
アドレスを主記憶装置に送り、所期のポートのメモリ・
カードを選択して、Ｌ３メモリ・ポートの１２８バイト
の取出しを開始する。データが、そのＬ３メモリ・ポー
トから多重コマンド／アドレス及びデータ・インターフ
ェースを介して、−時に１６バイトずつ転送される。１
２８バイトのＬ２キャッシュ行を得るには、Ｌ３メモリ
から８回の転送が必要である。カッドワード転送の順序
は、その取出しアクセスで要求されたダブルワードを含
むカッドワードから始まる。次の３回の転送にＬ１キャ
ッシュ行の残りの部分が含まれる。最後の４回の転送に
は、Ｌ２キャッシュ行の残り部分が含まれる。

プロセッサが希望するデータは、Ｌ２キャッシュで受は
取ってＬ２キャッシュ・インベージ・バッファにロード
されたとき、Ｌ１キャッシュに転送される。処理が再開
する間に、キャッシュがロードされ、それに続いてＬ１
キャッシュ・ディレクトリが更新されて、Ｌ１キャッシ
ュ・インページ動作が完了する。Ｌ２キャッシュ・イン
ベージ・バッファへの最後のデータ転送が完了する間に
、ＢＳＵ制御装置は当該のプロセッサ・インページ完了
をＬ２制御装置に報告する。Ｌ２キャッシュへのデータ
転送の間、アドレス／キーがＬ３メモリの訂正不能エラ
ー行を監視する。インベージ処理中に訂正不能なエラー
が検出された場合、いくつかの機能が実行される。Ｌ１
キャッシュへのダブルワードの転送ごとに、同時にデー
タの状況を識別するＬ３訂正不能エラー信号が転送され
る。

Ｌ２キャッシュ行に含まれる残りのカッドワードの状況
も要求側プロセッサに報告される。プロセッサは、ある
インベージ要求について、せいぜい１個の記憶装置訂正
不能エラー表示、すなわちアドレス／キーで検出された
最初のエラー表示を受は取る。アドレス／キーで検出さ
れた最初の記憶装置訂正不能エラーのダブルワード・ア
ドレスが、要求側プロセッサに対して記録される。その
プロセッサが要求したし１キャッシュ行中のいずれかの
データ、に対して記憶装置訂正不能エラーが生じた場合
、記憶装置訂正不能エラーを処理するための標識がセッ
トされる。最後に、Ｌ２キャッシュ・インベージ・バッ
ファに転送されたいずれかのデータに対して訂正不能エ
ラーが生じた場合は、アドレス／キーはＬ２制御装置に
、Ｌ２キャッシュへのインベージの完了を妨げる信号を
送る。Ｌ２キャッシュの優先順位により、このプロセッ
サに対するインベージ完了が処理すべく選択される。

Ｌ２制御装置は、インベージ・バッファ’ＫＪ　込ｂコ
マンドとＬ２キャッ／ユ合同式をＬ２キャッシュ制御装
置に送り、インページ完了状況の回答をメモリ制御装置
に送る。Ｌ２キャッシュ・ディレクトリの探索から、次
の３つの条件のいずれかが生じる。

ケースＩ Ｌ２キャッシュ・インベージ・バッファへのインベージ
の際に、Ｌ３記憶装置訂正不能エラーが検出された。Ｌ
２制御装置は、インベージ・バッファ中に不良データが
入っていることを知って、Ｌ２キャッシュ：ディレクト
リの更新を阻止する。

このＬ２キャッシュ・ミス・インベージに対して設定さ
れた凍結レジスタと、要求されたダブルワードに関連す
るロック・レジスタがクリアされる。

記憶装置訂正不能エラーを報告するため、そのインベー
ジを要求したプロセッサに対するＬ１オペランド・キャ
ッシュ標識がセットされる。アドレス／キーに情報は転
送されない。通常ならＬ２キャッシュ制御装置及びメモ
リ制御装置に転送されるＬ２キャッシュ行状況が、強制
的にロック及び未変更になる。選択されたＬ２キャッシ
ュ・セットがＬ２キャッシュ制御装置に転送され、キャ
ッシュ・セット修飾子がＬ２キャッシュに転送される。

Ｌ１状況アレイは変更されない。Ｌ２キャッシュ制御装
置がインベージ・バッファ’ＦＪ　込みコマンドを受は
取り、Ｌ２制御装置からの状況を待ってＬ２キャッシュ
・インベージを完了すべり、Ｌ２キャッシュ行の書込み
の準備をする。Ｌ２キャッシュ制御装置は、Ｌ２キャッ
シュ・セットと、ロック及び未変更という行状況を受は
取り、このインベージ・バッファ書込みコマンドに関連
するＬ２キャッシュ・インベージ・バッフＴに関連する
制御をリセットする。Ｌ２キャッシュの更新が取り消さ
れ、ＢＳＵ制御装置がメモリ制御装置に動作終了を転送
する。メモリ制御装置はロック及び未変更というＬ２キ
ャッシュ行状況を受は取り、プロセッサ・インベージ要
求で保持されていた資源を解放する。Ｌ２ミニ・ディレ
クトリは更新されない。

ケース２ Ｌ２制御装置が、置換すべきＬ２キャッシュ行を選択す
る。この場合、置換される行の状況から、それが変更さ
れていす、したがって廃棄する必要はないことが判明す
る。Ｌ２ディレクトリが、新しいＬ２キャッシュ行が存
在することを反映するように更新される。このＬ２キャ
ッシュ・ミス・インベージに対して設定された凍結レジ
スタがクリアされる。選択されたＬ２キャッシュ・セッ
トがアドレス／キーとＬ２キャッシュ制御装置に転送さ
れる。置換されたＬ２キャッシュ行の状況がＬ２キャッ
シュ制御装置とメモリ制御装置に転送され、キャッシュ
・セット修飾子がＬ２キャッシュに転送される。構成内
のすべてのＬ１キャッシュに対するＬ１状況アレイが、
置換されたＬ２キャッシュ行のコピーがあるかどうか検
査される。コピーが見つかった場合、当該の無効化要求
がＬ１キャッシュに転送される。置換されたＬ２キャッ
シュ行に対するＬ１コピー状況が、Ｌ１キャッシュ状況
からクリアされる。要求側プロセッサのＬ１オペランド
・キャッシュのＬ１状況アレイが、そのＬ１オペランド
・キャッシュにＬ１キャッシュ行が存在することを反映
するように更新される。Ｌ１キャッシュ合同式を用いて
Ｌ１オペランド状況アレイがアドレスされ、Ｌ２キャッ
シュ・セットと高位合同式が、プロセッサ取出し及びロ
ック要求と一緒に転送されたＬ１オペランド・キャッシ
ュ・セットによって選択された項目に入れるデータとし
て使われる。Ｌ２キャッシュ制御装置はインベージ・バ
ッファ書込みコマンドを受は取り、Ｌ２キャッシュ制御
装置からの状況を待ってＬ２キャッシュ・インベージを
完了すべく、Ｌ２キャッシュ行の書込みの準備をする。

Ｌ２キャッシュ制御装置は、Ｌ２キャッシュ・セットと
置換された行の状況を受は取る。置換された行は変更さ
れていないので、Ｌ２キャッシュ制御装置はＬ２キャッ
シュに、インベージ・バッファがＬ２キャッシュに書き
込まれると通知する。これは丸１行の書込みであり、キ
ャッシュ・セットがインターリーブされているので、Ｌ
２キャッシュ・セットを使って、Ｌ２キャッシュ行の書
込みが可能なようにアドレス・ビット２５と２６を操作
しなければならない。

Ｂ−３Ｕ制御装置がメモリ制御装置に動作終了を転送す
る。アドレス／キーがＬ２制御装置からＬ２キャッシュ
・セットを受は取る。Ｌ２ミニ・ディレクトリ更新アド
レス・レジスタがインベージ・アドレス・バッファから
セットされ、Ｌ２キャッシュ・セットをＬ２制御装置か
ら受は取る。メモリ制御装置が置換された行の状況を受
は取る。廃棄する必要がないので、メモリ制御装置はイ
ンベージ要求で保持されていた資源を解放する。メモリ
制御装置は、このプロセッサに関連するＬ２ミニ・ディ
レクトリ更新アドレス・レジスタを用いてＬ２ミニ・デ
ィレクトリを更新するコマンドを、アドレス／キーに転
送する。次いで、メモリ制御装置が現動作を完了済みと
マークし、要求側ブロモ、ｙすが再度メモリ資源優先順
位に入ることを許す。

ケース３ Ｌ２制御装置が、置換すべきＬ２キャッシュ行を選択す
る。この場合、置換される行の状況から、それが変更さ
れており、したがって廃棄する必要があることが判明す
る。Ｌ２ディレクトリが、新しいＬ２キャッシュ行が存
在することを反映するように更新される。このＬ２キャ
ッシュ・ミス・インベージに対して設定された凍結レジ
スタがクリアされる。ディレクトリから読み取られたア
ドレスが、選択されたＬ２キャッシュ・セットと一緒に
アドレス／キーに転送される。選択されたし２キヤツシ
ユ・セットがＬ２制御装置に転送される。置換されたＬ
２キャッシュ行の状況がＬ２制御装置とメモリ制御装置
に転送され、キャッシュ・セット修飾子がＬ２キャッシ
ュに転送される。構成内のすべてのＬ１キャッシュに対
するＬ１状況アレイが、置換されたＬ２キャッシュ行の
コピーがあるかどうか検査される。コピーが見つかった
場合、当該の無効化要求がＬ１キャッシュに転送される
。置換されたＬ２キャッシュ行に対するＬ１コピー状況
が、Ｌ１キャッシュ状況からクリアされる。要求側プロ
セッサのＬ１オペランド・キャッシュのＬ１状況アレイ
が、Ｌ１オペランド・キャッシュにＬ１キャッシュ行が
存在することを反映するように更新される。Ｌ１１キヤ
ツシユ同式を用いてＬ１オペランド状況アレイがアドレ
スされ、Ｌ２キャッシュ・セットと高位合同式が、プロ
セッサ取出し及びロック要求と一緒に転送されたＬ１オ
ペランド・キャッシュ・セットによって選択される項目
に入れるデータとして使われる。

Ｌ２制御ａ置はインページ・バッファ書込みコマンドを
受は取り、Ｌ２制御装置からの状況を待つてＬ２キャッ
シュ・インページを完了スべく、Ｌ２キャッシュ行の書
込みの準備をする。Ｌ２キャッシュ制御装置はＬ２キャ
ッシュ・セットと置換された行の状況を受は取る。置換
された行は変更されているので、Ｌ２キャッシュ制御装
置はＬ２キャッシュに、インベージ・バッファのデータ
をＬ２キャッシュに書き込む前に、そのインベージ・バ
ッファと対になったアウトベージ・バッファに対する丸
１行の読取りが必要なことを通知する。

これは丸１行のアクセスであり、キャッシュ・セットは
インターリーブされているので、Ｌ２キャッシュ・セッ
トを使って、Ｌ２キャッシュ行のアクセスが可能なよう
にアドレス・ビット２５と２６を操作しなければならな
い。アドレス／キーがＬ２制御装置からアウトベージ・
アドレスを受は取り、それを物理アドレスに変換し、Ｌ
２キャッシュ・セットと一緒にアウトベージ・アドレス
・バッファに保持する。Ｌ２ミニ・ディレクトリ更新ア
ドレス・レジスタがインページ・アドレス・バッファか
らセットされ、Ｌ２キャッシュ・セットをＬ２制御装置
から受は取る。アドレス／キーは、Ｌ３メモリ行の書込
みの準備として、ＢＳＵ制御装置にアウトベーソ物理ア
ドレスを転送する。

メモリ制御装置が、置換された行の状況を受は取る。廃
棄する必要があるので、メモリの更新が完了するまで、
メモリ記憶装置はＬ３資源を解放することができない。

インベージに使われたのと同じメモリ・ポートに対して
廃棄が行なわれることが保証される。メモリ制御装置は
、このプロセッサに関連するＬ２ミニ・ディレクトリ更
新アドレス・レジスタを用いてＬ２ミニ・ディレクトリ
を更１’？するコマンドを、アドレス／キーに転送する
。

次いで、メモリ制御装置は現動作を完了済みとマークし
、要求側プロセッサが再度メモリ資源優先順位に入るこ
とを許す。ＢＳＵ制御装置は、置換されたＬ２キャッシ
ュ行が変更されていることを知って、アドレス／キーか
らアウトベージ・アドレスを受は取った後、廃棄手順を
開始して、選択されたメモリ・ポートにＬ２キャッシュ
・データ・フローを介して丸１行書込みコマンドとアド
レスを転送する。データは、アウトベージ・バッファか
らメモリに一時に１θバイトずつ転送される。最後のカ
ッドワードがメモリに転送された後、ＢＳ。

Ｕ制御装置はメモリ制御装置に動作終了を転送する。メ
モリ制御装置は、ＢＳＵ制御装置から動作終了を受は取
ると、Ｌ３メモリ・ポートを！　放して、メモリ・ポー
トへのオーバーラツプしたアクセスを可能にする。

２．２ＭＰ／３主記憶装置記憶ルーチン２．２．１　　
記憶装置記憶、ＴＬＢミス実行ユニットが、Ｌ１オペラ
ンド・キャッシュに記憶装置記憶要求を出す。セット連
想式ＴＬＢ探索で、その要求によって提示された論理ア
ドレスに対する絶対アドレスがもたらされない。実行ユ
ニットに動的アドレス変換要求が提示され、現記憶装置
動作は無効になる。ＴＬＢ　ミスにより、ＴＬＢからの
比較すべき有効な絶対アドレスがないために、Ｌ１キャ
ッシュ・ディレクトリ探索の結果がオーバーライドされ
る。Ｌ１キャッシュに対する書込みが取り消される。Ｔ
ＬＢ　ミスのため、Ｌ１記憶待ち行列はその要求を待ち
行列に入れない。現命令に続く事前に取り出された命令
がある場合、論理アドレスの比較により、その命令が記
憶要求によって変更されているかどうか検査される。Ｌ
１オペランド・キャッシュに対してＴＬＢミスが発生し
たので、その記憶要求を完了するための有効な絶対アド
レスは存在しない。プログラム記憶の比較検査は阻止さ
れる。ＴＬＢミスのため、記憶要求はＬ２キャッシュに
転送されない。

ハードウェアで実行される命令では、アドレス変換に成
功した場合、この命令アドレスからプログラムの実行が
再開される。マイクロ命令の記憶要求では、アドレス変
換に成功した場合、そのマイクロ命令が再実行される。

どちらの場合でも、Ｌ１制御装置は、重複する記憶要求
がＬ２記憶待ち行列に転送されるのを避けるために繰り
返された記憶要求を待ち行列に入れず、最初の新しい命
令要求でＬ１記憶待ち行列の待ち行列化を開始する。

２．２．２　　記憶装置記憶、ＴＬＢヒツト、アクセス
例外 実行ユニットが、Ｌ１オペランド・キャッシュに主記憶
装置記憶要求を出す。セット連想式ＴＬＢ探索で、その
要求によって提示された論理アドレスに対する絶対アド
レスがもたらされる。しかし、ＴＬＢアクセスの結果、
アクセス例外、すなわち保護またはアドレッシングが検
出される。実行ユニットにアクセス例外が通知され、現
記憶装置動作は無効になる。このアクセス例外により、
Ｌ１キャッシュ・ディレクトリ探索の結果がオーバーラ
イドされる。Ｌ１キャッシュに対する書込みが取り消さ
れる。アクセス例外のため、Ｌ１記憶待ち行列はその要
求を待ち行列に入れない。現命令に続く事前に取り出さ
れた命令がある場合、論理アドレスの比較により、その
命令が記憶要求によって変更されているかどうか検査さ
れる。アクセス例外が発生したので、その記憶要求を完
了するための有効な絶対アドレスは存在しない。プログ
ラム記憶の比較検査は阻止される。現プログラムが異常
終了するので、記憶要求はＬ２記憶待ち行列に転送され
ない。最終的に、この命令に関連する待機中の記憶をパ
ージするプロセッサ回復ルーチンの一環として、プロセ
ッサＬ２インターフェースがマイクロコードによってリ
セットされる。

２．２．３　記憶装置記憶、非順次、ＴＬＢヒツト、ア
クセス例外なし、ｉ！！！記憶待記憶列転送、Ｌ２キャ
ッシュ使用中 実行ユニットが、Ｌ１オペランド・キャッシュに非順次
主記憶装置記憶要求を出す。セット連想式ＴＬＢ探索で
、その要求によって提示された論理アドレスに対する、
アドレス例外なしの絶対アドレスがもたらされる。Ｌ１
キャッシュ・ディレクトリの探索で、ＴＬＢからの絶対
アドレスと−致したために、キャッシュ中にデータが見
っがり、Ｌ１ヒツトとなった場合、選択されたし１キヤ
ツシユ・セットに対する書込みが可能になる。ダブルワ
ード内の所期のバイトだけを書き込むため、。

記憶バイト制御フラグを用いて、記憶要求データが、Ｌ
１キャッシュ合同式及び選択されたキヤノンェ・セット
に書き込まれる。ディレクトリ探索で、ＴＬＢからの絶
対アドレスと一致しなかったためにＬ１キャッシュ・ミ
スとなった場合、Ｌ１キャッシュの書込みは取り消され
る。どちらの場合でも、記憶要求はＬ１記憶待ち行列に
入れられる。待ち行列項目の情報は、絶対アドレス、デ
ータ、記憶バイト・フラグ、及び記憶要求のタイプ（非
順次記憶、順次記憶、動作終了）からなる。

Ｌ２キャッシュ記憶待ち行列へのプロセッサ記憶要求の
転送は遅延される。次の４つの状況のどんな組合せによ
っても転送が遅延され得る。第１に、記憶要求はそれが
記憶待ち行列に入ったのと同じ順序で処理されなければ
ならない。以前の何らかのＬＬ／Ｌ２インターフェース
の使用中状態のためにＬ１記憶待ち行列待機ポインタが
Ｌ１転送ポインタよりも大きい場合、その要求は、先行
する全項目がまず転送されてからでないとＬ２キャッシ
ュに転送できない。第２に、Ｌ１キャッシュ記憶待ち行
列待機ポインタはＬ１転送ポインタと等しいが、他のし
１キヤツシユへのデータ転送、またはＬ２キャッシュか
らのＬ１キャッシュ行無効化要求のためにＬＬ／Ｌ２イ
ンターフェースが使用中である。第３に、Ｌ２記憶待ち
行列が現在満杯で、Ｌ１記憶待ち行列から別の記憶要求
を受は入れることができない。第４に、おそらく浮動小
数点ユニット中で、非同期の実行ユニットの動作が進行
中であり、そのためにチエツクポイントの処理が影響を
受ける。記憶要求は、この動作の実行中に、ただし別の
チエツクポイント期間に発生する。チエツクポイント期
間は順に完了するので、記憶要求は、前のチエツクポイ
ントが終了してからでないと、Ｌ２キャッシュに転送さ
れない。現命令に続く事前に取り出された命令がある場
合、論理アドレスの比較により、その命令が記憶要求に
よって変更されているかどうか検査される。等しい場合
、命令バッファが無効になる。最終的に、プロセッサ記
憶要求はＬ２キャッシュに転送される。要求を受は取り
、記憶要求で動作終了が１旨示された時点で、このプロ
セッサに関連するし２記憶待ち行列が空の場合、この要
求は、Ｌ２キャッシュの優先順位によって選択されると
直ちに処理を受けることができる。いずれの場合にも、
Ｌ２記憶待ち行列に要求側プロセッサに対する項目が作
成される。Ｌ２キャッシュ記憶待ち行列は、物理的に制
御部分とデータ部分の２つの部分に分かれている。絶対
アドレスと記憶要求のタイプはＬ２制御機能中に維持さ
れる。関連データと記憶バイト・フラグは、Ｌ２キャッ
シュ・データ・フロー機能に待ち行列として入れられる
。Ｌ２キャッシュの優先順位によって、このプロセッサ
記憶要求は処理すべく選択されない。

２．２．４　　記憶装置記憶、非順次、Ｔ　Ｌ　Ｂヒ、
ソト、アクセス例外なし、Ｌ２キャッ シュ・ヒツト 実行ユニットが、Ｌ１オペランド・キャッシュに非順次
主記憶装置記憶要求を出す。セット連想式ＴＬＢ探索で
、その要求によって提示された論理アドレスに対する、
アドレス例外なしの絶対アドレスがもたらされる。Ｌ１
キャッシュ・ブイレフ！・りの探索で、ＴＬＢからの絶
対アドレスと一致シたために、キャッシュ中にデータが
見つかり、Ｌ１ヒツトとなった場合、選択されたＬ１キ
ャッシュ・セットに対する書込みが可能になる。ダブル
ワード内の所期のバイトだけを書き込むため、記憶バイ
ト制御フラグを用いて、記憶要求データが、Ｌ１キャッ
シュ合同式及び選択さねたキャッシュ・セットに書き込
まれる。ディレクトリ探索で、ＴＬＢからの絶対アドレ
スと一致しなかったためにＬ１キャッシュ・ミスとなっ
た場合、Ｌ１キャッンユの書込みは取り消される。どち
らの場合でも、記憶要求はＬ１記憶待ち行列に入れられ
る。待ち行列項目の情報は、絶対アドレス、データ、記
憶バイト・フラグ、及び記憶要求のタイプ（非順次記憶
、順次記憶、動作終了）からなる。

この要求の前に記憶待ち行列が空であるか、またはＬ１
記憶待ち行列待機ポインタが転送ポインタと等しく、か
つＬＬ／Ｌ２インターフェースが使用可能な場合、記憶
要求は直ちにＬ２に転送される。そうでない場合は、Ｌ
Ｌ／Ｌ２インターフェースが使用可能な間、Ｌ１記憶待
ち行列転送ポインタがこの項目を選択するまで、転送は
遅延される。

現命令に続き事前に取り出された命令がある場合、論理
アドレスの比較により、その命令が記憶要求によって変
更されているかどうか検査される。等しい場合、命令バ
ッファが無効になる。Ｌ２制御装置が記憶要求を受は取
る。Ｌ２記憶待ち行列が空であり、かつ記憶要求で動作
終了が指示された場合、この要求は、Ｌ２キャッシュの
優先順位によって選択されると直ちに処理を受けること
ができる。記憶待ち行列が空であるが、記憶要求に動作
終了が関連付けられていない場合、Ｌ２キャッシュ優先
順位に入る前に、動作終了を受は取るまで記憶待ち行列
で待機しなければならない。このプロセッサに対するＬ
２記憶待ち行列が空でない場合は、この要求は、このプ
ロセッサに対するＬ２キャッシュへの先行するすべての
記憶が完了するまで、記憶待ち行列で待機しなければな
らない。

いずれの場合にも、Ｌ２記憶待ち行列に要求側プロセッ
サに対する項目が作成される。Ｌ２キャッシュ記憶待ち
行列は、物理的に制御部分とデータ部分の２つの部分に
分かれている。絶対アドレスと記憶要求のタイプはＬ２
制御機能中に維持される。関連データと記憶バイト・フ
ラグは、Ｌ２キャッシュ・データ・フロー機能に待ち行
列として入れられる。Ｌ２キャッシュの優先順位により
このプロセッサ記憶要求は処理すべく選択される。

Ｌ２制御装置は、プロセッサ上２キャッシュ記憶コマン
ドとＬ２キャッシュ合同式をＬ２キャッシュ制御装置に
転送し、プロセッサ上２キャッシュ記憶コマンドをメモ
リ制御装置に転送する。Ｌ１オペランド・キャッシュは
ストアスルー型キャッシュなので、元の記憶要求のし１
キヤツシユ状況がヒツトであろうとミスであろうと、Ｌ
ｌキャッシュへのインベージは不要である。Ｌ２制御装
置は、このプロセッサに対するＬ２キャッシュ記憶待ち
行列の制御部分から、この記憶要求をはずす。Ｌ２キャ
ッシュ・ヒツトをもたらしたＬ２キャッシュ・ディレク
トリの探索から、次の４つの条件のいずれかが生じる。

ケースＩ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ヒツトになったが、代替プロセッサの訂正不能記憶
装置エラー標識が活動状態の凍結レジスタ、または訂正
不能記憶装置エラー標識が活動状態の回線保留レジスタ
が、要求されたＬ２キャッシュ行に対してセットされる
。Ｌ２制御装置は、訂正不能な記憶装置エラーを伴う凍
結または回線保留が解除されるまで、この記憶要求を保
留にする。記憶要求は、このプロセッサに対するＬ２キ
ャッシュ記憶待ち行列の制御部分に復元される。このプ
ロセッサに対するコマンド・バッファ要求は、依然とし
てＬ２制御装置の処理を受けることができる。アドレス
／キーに情報は転送されない。Ｌ２キャッシュ行伏況及
びキャッシュ・セットがＬ２キャッシュ制御装置に転送
され、キャッシュ・セット修飾子がＬ２キャッシュに転
送され、Ｌ２キャッシュ行状況がメモリ制御装置に転送
される。訂正不能記憶装置エラー衝突を伴う代替プロセ
ッサの凍結または回線保留のため、強制的にロック状況
になる。訂正不能記憶装置エラー衝突を伴う凍結または
回線保留のため、Ｌ１状況アレイの比較が阻止される。

訂正不能記憶装置エラー衝突を伴う凍結または回線保留
のため、Ｌ２制御装置は要求側プロセッサのし１キヤツ
シユへの命令完了の転送を阻止する。Ｌ２キャッシュ制
御装置が、プロセッサ上２キャッシュ記憶コマンドとＬ
２キャッシュ合同式を受は取り、Ｌ２キャッシュに対す
るアクセスを開始する。Ｌ２キャッシュ制御装置がその
コマンドをＬ２データ・フローに転送して、Ｌ２記憶待
ち行列から最も古い項目をはずし　Ｌ２Ｍ込みバッファ
を介してＬ２キャッシュに書き込む。Ｌ２キャッシュ制
御装置は、Ｌ２ヒツト及びロックというＬ２キャッシュ
行状況を受は取ると、データ記憶待ち行列項目の待機解
除とＬ２キャソンユの書込みを取り消す。メモリ制御装
置がＬ２コマンドとＬ３ボート識別を受は取る。

Ｌ２ヒツト及びロックというＬ２キャッシュ行状況を受
は取ると、その要求はドロップされる。

ケース２ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ヒツトになったが、代替プロセッサのロック・レジ
スタが、要求されたダブルワードに対してセットされる
。Ｌ２制御装置は、ロックが解除されるまでこの記憶要
求を保留にする。記憶要求は、このプロセッサに対する
Ｌ２−４−ヤッシュ記憶待ち行列の制御部分に復元され
る。このプロセッサに対するコマンド・バッファ要求は
、依然としてＬ２制御装置の処理を受けることができる
。

アドレス／キーに情報は転送されない。Ｌ２キャッシュ
行状況及びキャッシュ・セットがＬ２キャッシュ制御装
置に転送され、キャッシュ・セット修飾子がＬ２キャッ
シュに転送され、Ｌ２キャッシュ行状況がメモリ制御装
置に転送される。代替プロセッサのロック衝突のため、
強制的にロック状況になる。ロック衝突のため、Ｌ１状
況アレイの比較が阻止される。ロック衝突のため、Ｌ２
制御装置は要求側プロセッサのし１キヤツシユへの命令
完了の転送を阻止する。Ｌ２キャッシュ制御装置は、プ
ロセッサ上２キャッシュ記憶コマンドとＬ２キャッシュ
合同式を受は取り、Ｌ２キャッシュに対するアクセスを
開始する。Ｌ２キャッシュ制御装置がそのコマンドをＬ
２データ・フローに転送して、Ｌ２記憶待ち行列から最
も古い項目をはずし、Ｌ２吉込みバッファを介してＬ２
キャッシュに四き込む。Ｌ２キャッシュ制御装置は、Ｌ
２ヒツト及びロックというＬ２キャッシュ行状況を受は
取ると、データ記憶待ち行列項目の待機解除とＬ２キャ
ッシュの書込みを取り消す。メモリ制御装置がＬ２コマ
ンドとＬ３ポート識別を受は取る。

Ｌ２ヒツト及びロックというＬ２キャッシュ行状況を受
は取ると、その要求はドロップされる。

ケース３ Ｌ２キャッシュ・ディレクトリの探索でＬ２キャッシュ
・ヒツトになったが、このプロセッサの訂正不能記憶装
置エラー標識を伴うインページ凍結レジスタが活動状態
である。この状況は、ある記憶要求のためにＬ２キャッ
シュ・インページに対して訂正不能記憶装置エラーが報
告された後にプロセッサで発生する。Ｌ２キャッシュ行
が無効とマークされる。参照ビット及び変更ビット・セ
ット・コマンドにより、絶対アドレスがアドレス／キー
に転送される。Ｌ２キャッンユ行状況とキャッシュ・セ
ットがＬ２キャッシュ制御装置に転送され、キャッシュ
・セット修飾子がＬ２キャッシュに転送され、Ｌ２キャ
ッシュ行状況がメモリ制御装置に転送される。Ｌ２制御
装置は、その記憶要求の結果、コマンド・バッファ要求
阻止ラッチ、凍結レジスタ、及び凍結レジスタと関連す
る訂正不能記憶装置エラー標識をクリアする。要求側プ
ロセッサのＬ１オペランド・キャッシュ状況を除くすべ
てのＬ１状況アレイが、変更されたＬ１キャッシュ行の
コピーがあるかどうか探索される。低位Ｌ２キャッシュ
合同式を使ってＬ１状況アレイがアドレスされ、Ｌ２キ
ャッシュ・セットと高位合同式が、Ｌ１状況アレイ出力
との比較対象として使われる。要求側プロセッサのＬ１
命令キャッシュ状況アレイ中で一致が見つかった場合、
その項目はクリアされ、アドレス・バスに対する要求が
Ｌ１キヤノンユによって許可された後、Ｌ１キャッシュ
・コピーをローカル無効化するために、Ｌ１キャッシュ
合同式とＬ１キャ・ッシュ・セ、。

トが要求側プロセッサに転送される。代替プロセッサの
いずれかのＬ１状況アレイが一致した場合、Ｌ１状況中
の必要な項目がクリアされ、アドレス・バスに対する要
求がそのＬ１キャッシュによって許可された後、Ｌ１キ
ャッシュ・コピーを相互無効化するために、Ｌ１キャッ
シュ合同式とＬ１キャッシュ・セットが、Ｌ１オペラン
ド・キャッシュ及びＬ１命令キャッシュに対して１つず
つ必要な代替プロセッサに同時に転送される。Ｌ１キャ
ッシュは、必要なアドレス・インターフェースが一定数
のサイクルの間に許可されることを保証するので、Ｌ２
記憶アクセスは、ローカル無効化または相互無効化要求
の影響を受けない。この場合、記憶要求に対するＬ２キ
ャッンユ・ミス・インページが処理され、Ｌ３メモリ行
中に訂正不能記憶装置エラーが検出された後に記憶が行
なわれるので、Ｌ１コピーは見つからないことに留意さ
れたい。動作終了がこの記憶要求と関連付けられている
場合、Ｌ２制御装置は、要求側プロセッサのＬ１キャッ
シュに命令完了信号を転送して、この命令に関連するす
べてのＬ１記憶待ち行列項目を除去させる。すなわち、
Ｌ２キャッシュへの記憶が完了した。Ｌ１記憶待ち行列
からの待機解除は、Ｌ２キャッシュに対する最後のまた
は唯一の更新と同時に行なわれる。Ｌ２記憶待ち行列か
らの待機解除は、Ｌ２キャッシュへの非順次記憶が完了
するたびに行なわれる。Ｌ２キャッシュ制御装置がプロ
セッサ上２キャッシュ記憶コマンドとＬ２キャッシュ合
同式を受は取って、Ｌ２キャッシュに対するアクセスを
開始する。Ｌ２キャッシュ制御装置がそのコマンドをＬ
２データ・フローに転送して、Ｌ２記憶待ち行列から最
も古い項目をはずし、Ｌ２１込みバッファを介してＬ２
キャッシュに書き込む。Ｌ２キャッシュ制御装置は、Ｌ
２ヒツト及び非ロックというＬ２キャッシュ行状況を受
は取ると、Ｌ２キャッシュ・セットを使ってＬ２キャッ
シュへの記憶を制御し、書込みは記憶バイト・フラグの
制御下でプロセッサＬ２キャッシュ読取リシーケンスの
第２サイクルで行なわれる。メモリ記憶装置がＬ２コマ
ンドとＬ３ポート識別を受は取る。Ｌ２ヒツト及び非ロ
ックというＬ２キャッシュ行状況を受は取ると、その要
求はドロップされる。アドレス／キーが、参照ビット及
び変更ビットを更新するために絶対アドレスを受は取る
。この記憶要求によって更新されたＬ２キャッシュ行を
含む４にバイトのページに対する参照ビット及び変更ビ
ットが、°°１”にセットされる。

ケース４ Ｌ２キャッシュ・ディレクトリの探索でＬ２キャッシュ
・ヒツトになる。Ｌ２キャッシュ行が変更済みとマーク
される。参照ビット及び変更ビット・セット・コマンド
により、絶対アドレスがアドレス／キーに転送される。

Ｌ２キャッシュ行状況とキャッシュ・セットがＬ２キャ
ッシュ制御装置に転送され、キャッシュ・セット修飾子
がＬ２キャッシュに転送され、Ｌ２キャッシュ行状況が
メモリ制御装置に転送される。要求側プロセッサがロッ
クを保留する場合、ロック・アドレスが記憶要求アドレ
スと比較される。比較の結果が一致した場合、ロックは
クリアされる。一致しなかった場合は、マシン・チエツ
クがセットされる。要求側プロセッサのＬ１オペランド
・キャッシュ状況を除くすさてのＬ１状況アレイが、変
更されたＬ１キャッシュ行コピーがあるかどうか探索さ
れる。低位Ｌ２キャッシュ合同式を使ってＬ１状況アレ
イがアドレスされ、Ｌ２キャッシュ・セットと高位合同
式が、Ｌ１状況アレイ出力との比較対象として使われる
。要求側プロセッサのＬ１命令キャッシュ状況アレイ中
で一致が見つかった場合、その項目はクリアされ、アド
レス・バスに対する要求がＬ１キャッシュによって許可
された後、Ｌ１キャッシュ・コピーをローカル無効化す
るために、Ｌ１キャッシュ合同式とＬ１キャッシュ・セ
ットがプロセッサに転送される。代替プロセッサのいず
れかのＬ１状況アレイが一致した場合、Ｌ１状況中の必
要な項目がクリアされ、アドレス・バスに対する要求が
そのＬ１キャッシュによって許可された後、Ｌｌキャッ
シュ・コピーを相互無効化するために、Ｌ１キャッシュ
合同式とＬ１キャッシュ・セットが、Ｌ１オペランド・
キャッシュ及びＬ１命令キャッシュに対して１つずつ必
要な代替プロセッサに同時に転送される。Ｌ１キャッシ
ュは、必要なアドレス・インターフェースが一定数のサ
イクルの間に許可されることを保証するので、Ｌ２記憶
アクセスは、ローカル無効化または相互無効化要求の影
響を受けない。動作終了がこの記憶要求と関連付けられ
ている場合、Ｌ２制御装置は、要求側プロセッサのし１
キヤツシユに命令完了信号を転送して、この命令に関連
するすべてのＬ１記憶待ち行列項目を除去させる。すな
わち、Ｌ２キャッシュへの記憶が完了した。Ｌ１記憶待
ち行列からの待機解除は、Ｌ２キャッシュに対する最後
のまたは唯一の更新と同時に行なわれる。

Ｌ２記憶待ち行列からの待機解除は、Ｌ２キャッシュへ
の非順次記憶が完了するごとに行なわれる。。

Ｌ２キャッシュ制御装置がプロセッサＬ２キャッシュ記
憶コマンドとＬ２キャッシュ合同式を受は取って、Ｌ２
キャッシニに対するアクセスを開始する。Ｌ２キャッシ
ュ制御装置がそのコマンドをＬ２データ・フローに転送
して、Ｌ２記憶待ち行列から最も古い項目をはずし、Ｌ
２書込みバッファを介してＬ２キャッシュに書き込む。

Ｌ２キャッシュ制御装置は、Ｌ２ヒツト及び非ロックと
いうＬ２キャッシュ行状況を受は取ると、Ｌ２キャッシ
ュ・セットを使ってＬ２キャッシュへの記憶を制御し、
書込みは記憶バイト・フラグの制御下でプロセッサＬ２
キャッシュ読取りシーケンスの第２サイクルで行なわれ
る。メモリ記憶装置がＬ２コマンドとＬ３ポート識別を
受は取る。Ｌ２ヒツト及び非ロックというＬ２キャッシ
ュ行状況を受は取ると、その要求はドロップされる。ア
ドレス／キーが、参照ビット及び変更ビットを更新する
ために絶対アドレスを受は取る。この記憶要求によって
更新されたＬ２キャッシュ行を含む４にバイトのページ
に対する参照ビット及び変更ビットが、“＋１″にセッ
トされる。

２．２．５　　記憶装置記憶、非順次、ＴＬＢヒツト、
アクセス例外なし、Ｌ２キャッ シュ・ミス 実行ユニットが、Ｌ１オペランド・キャッシュに非順次
主記憶装置記憶要求を出す。セット連想式ＴＬＢ探索で
、その要求によって提示された論理アドレスに対する、
アドレス例外なしの絶対アドレスがもたらされる。Ｌ　
１キヤツシユ・ディレクトリの探索で、ＴＬＢからの絶
対アドレスと−致したために、キャッシュ中にデータが
見つかり、Ｌ１ヒツトとなった場合、選択されたし１キ
ヤツシユ・セットに対する書込みが可能になる。ダブル
ワード内の所期のバイトだけを書き込むため、記憶バイ
ト制御フラグを用いて、記憶要求データが、Ｌ１キャッ
シュ合同式及び選択されたキャッシュ・セットに書き込
まれる。ディレクトリ探索で、ＴＬＢからの絶対アドレ
スと一致しなかったためにＬ１キャッシュ・ミスとなっ
た場合、Ｌ１キャッシュの書込みは取り消される。どち
らの場合でも、記憶要求はＬ１記憶待ち行列に入れられ
る。待ち行列項目の情報は、絶対アドレス、データ、記
憶バイト・フラグ、及び記憶要求のタイプ（非順次記憶
、順次記憶、動作終了）からなる。

この要求の前に記憶待ち行列が空であるか、またはＬ１
記憶待ち行列待機ポインタが転送ポインタと等しく、か
つＬｌ／Ｌ２インターフェースが使用可能な場合、記憶
要求は直ちにＬ２キャッシュに転送される。そうでない
場合は、Ｌ１／Ｌ２インターフェースが使用可能な間、
Ｌ１記憶待ち行列転送ポインタがこの項目を選択するま
で、転送は遅延される。現命令に続く事前に取り出され
た命令がある場合、論理アドレスの比較により、その命
令が記憶要求によって変更されているかどうか検査され
る。等しい場合、命令バッファが無効になる。Ｌ２制御
装置が記憶要求を受は取る。Ｌ２記憶待ち行列が空であ
り、かつ記憶要求で動作終了が提示された場合、この要
求は、Ｌ２キャッシュの優先順位によって選択されると
直ちに処理を受けることができる。記憶待ち行列が空で
あるが、記憶要求に動作終了が関連付けられていない場
合、Ｌ２キャッシュ優先順位に入る前に、動作終了を受
は取るまで記憶待ち行列で待機しなければならない。こ
のプロセッサに対するＬ２記憶待ち行列が空でない場合
は、この要求は、このプロセッサに対するＬ２キャッシ
ュへの先行するすべての記憶が完了するまで、記憶待ち
行列で待機しなければならない。いずれの場合にも、Ｌ
２記憶待ち行列に要求側プロセッサに対する項目が作成
される。Ｌ２キャッシュ記憶待ち行列は、物理的に制御
部分とデータ部分の２つの部分に分かれている。絶対ア
ドレスと記憶要求のタイプはＬ２制御機能中に維持され
る。関連データと記憶バイト・フラグはＬ２キャッシュ
・データ・フロー機能に待ち行列として入れられる。Ｌ
２キャッシュの優先順位によりこのプロセッサ記憶要求
が処理すべく選択される。Ｌ２制御装置は、プロセッサ
Ｌ２キャッシュ記憶コマンドとＬ２キャッシュ合同式を
Ｌ２キャッシュ制御装置に転送し、プロセッサＬ２キャ
ッシュ記憶コマンドをメモリ制御装置に転送する。Ｌ１
オペランド・キャッシュはストアスルー型キャッシュな
ので、元の記憶要求のＬ１キャッシュ状況がヒツトであ
ろうとミスであろうと、Ｌ１キャッシュへのインベージ
は不要である。

Ｌ２制御装置は、このプロセッサに対するＬ２キャッシ
ュ記憶待ち行列の制御部分から、この記憶要求をはずす
。Ｌ２キャッシュ・ミスをもたらしたＬ２キャッシュ・
ディレクトリの探索から、次の３つの条件のいずれかが
生じる。Ｌ２キャッシュはストアイン型キャッシュなの
で、記憶要求の完了前にＬ３主記憶装置からＬ２キャッ
シュ行をインベージしなければならない。Ｌ２キャッシ
ュ・ミスの結果、記憶要求は保留になり、要求されたＬ
３メモワ行のインベージが行なわれる間、Ｌ２キャッシ
ュで他の要求が処理できるようになる。

ケースＡ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ミスになったが、このプロセッサに対する以前のＬ
２キャッシュ・インベージが保留になっている。Ｌ２制
御装置は、以前のインベージ要求が完了するまで、この
記憶要求を保留にする。記憶要求は、このプロセッサに
対するＬ２キャッシュ記憶待ち行列の制御部分に復元さ
れる。

コマンド・バッファも記憶待ち行列もＬ２キャッシュの
インベージが完了するまで保留になっているので、Ｌ２
キャッシュ中のこのプロセッサに対する次の要求が処理
を受けることはできない。アドレス／キーに情報は転送
されない。Ｌ２キャッシュ行状況及びキャッシュ・セッ
トがＬ２キャッシュ制御装置に転送され、キャッシュ・
セット修飾子がＬ２キャッシュに転送され、Ｌ２キャッ
シュ行状況がメモリ制御装置に転送される。前のインベ
ージ要求のため、強制的にロック状況になる。

Ｌ２キャッンユ・ミスのため、Ｌ１状況アレイの比較が
阻止される。Ｌ２キャッンユ・ミスのため、Ｌ２制御装
置は要求側プロセッサのＬ１キャッシュへの命令完了の
転送を阻止する。Ｌ２キャッシュ制御装置が、プロセッ
サＬ２キャッシュ記憶コマンドとＬ２キャッシュ合同式
を受は取り、Ｌ２キャッシュに対するアクセスを開始す
る。Ｌ２キャッシュ制御装置がそのコマンドをＬ２デー
タ・フローに転送して、Ｌ２記憶待ち行列から最も古い
項目をはずし、Ｌ２書込みバッファを介してＬ２キャッ
シュに書き込む。Ｌ２キャッシュ制御装置は、Ｌ２ミス
及びロックというＬ２キャッシュ行状況を受は取ると、
記憶待ち行列項目の待機解除とＬ２キャッシュの書込み
を取り消す。メモリ制御装置がＬ２コマンドとＬ３ボー
ト識別を受は取る。Ｌ２ミス及びロックというＬ２２キ
ヤツシユ伏況を受は取ると、その要求はドロップされる
。

ケースＢ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ミス（こなったが、代替プロセッサの同じＬ２キャ
ッシュ行に対する以前のＬ２キャッシュ・インベージが
保留中である。Ｌ２制御装置は、以前のインベージ要求
が完了するまで、この記憶要求を保留にする。記憶要求
は、このプロセッサに対するＬ２キャッシュ記憶待ち行
列の制御部分に復元される。このプロセッサに対するコ
マンド・バッファ要求は、依然としてＬ２制御装置の処
理を受けることができる。アドレス／キーに情報は転送
されない。Ｌ２キャッシュ行状況及びキャッシュ・セッ
トがＬ２キャッシュ制御装置に転送され、キャッシュ・
セット修飾子がＬ２キャッシュに転送され、Ｌ２キャッ
シュ行状況がメモリ制御装置に転送される。以前のイン
ベージ凍結衝突のため、強制的にロック状況になる。Ｌ
２キャッシュ・ミスのため、Ｌｌ状況アレイの比較が阻
止される。Ｌ２キャッシュ・ミスのため、Ｌ２制御装置
は要求側プロセッサのし１キヤツシユへの命令完了の転
送を阻止する。Ｌ２キャッシュ制御装置が、プロセッサ
Ｌ２キャッシュ記憶コマンドとＬ２キャッシュ合同式を
受は取り、Ｌ２キャッシュに対す、るアクセスを開始す
る。Ｌ２キャッシュ制御装置がそのコマンドをＬ２デー
タ・フローに転送して、Ｌ２記憶待ち行列から最も古い
項目をはずし、Ｌ２書込みバッファを介してＬ２キャッ
シュに古き込む。Ｌ２キャッシュ制御装置は、Ｌ２ミス
及びロックというＬ２キャッシュ行状況を受は取ると、
記憶待ち１〒列項目の待機解除とＬ２キャッシュの吉込
みを取り消す。メモリ制御装置がＬ２コマンドとＬ３ボ
ート識別を受は取る。Ｌ２ミス及びロックというＬ２キ
ャッシュ状況行を受は取ると、その要求はドロップされ
る。

ケースＣ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ミスになる。Ｌ２制御装置は、この記憶要求を保留
にし、プロセッサ・インベージ凍結レジスタをセットす
る。記憶要求は、このプロセッサに対するＬ２キャッシ
ュ記憶待ち行列の制御部分に復元される。このプロセッ
サに対するコマンド・バッファ要求は、依然としてＬ２
制御装置の処理を受けることができる。アドレス／キー
に絶対アドレスが転送される。Ｌ２キャッシュ行状況及
びキャッシュ・セットがＬ２キャッシュ制御装置に転送
され、キャッシュ・セット修飾子がＬ２キャッシュに転
送され、Ｌ２キャッシュ行状況がメモリ制御装置に転送
される。Ｌ２キャッシュ・ミスのため、ＬＬ状況アレイ
の比較が阻止される。Ｌ２キャッシュ・ミスのため、Ｌ
２制御装置は要求側プロセッサのし１キヤツシユへの命
令完了の転送を阻止する。Ｌ２キャッシュ制御装置が、
プロセッサＬ２キャッシュ記憶コマンドとＬ２キャッシ
ュ合同式を受は取り、Ｌ２キャッシュに対するアクセス
を開始する。Ｌ２キャッシュ制御装置がそのコマンドを
Ｌ２データ・フローに転送して、Ｌ２記憶待ち行列から
最も古い項目をはずし、Ｌ２Ｍ込みバッフＴを介してＬ
２キャッシュに書き込む。Ｌ２キャッシュ制御装置は、
Ｌ２ミス及び非ロックというＬ２キャッシュ行状況を受
は取ると、記憶待ち行列項目の待機解除とＬ２キャッシ
ュの書込みを取り消す。メモリ制御装置がＬ２コマンド
とＬ３ポート識別を受は取る。Ｌ２ミス及び非ロックと
いうＬ２キャッシュ行状況を受は取ると、その要求は必
要なＬ３メモリ・ボートに対する優先順位に入る。イン
ベージ・バッファ／アウトベージ・バッファの対を含め
てすべての資源が使用可能なとき、そのプロセッサに対
するＬ３取出しアクセスを開始するコマンドがＢＳＵ制
御装置に転送される。メモリ制御装置は、Ｌ２制ｇａ装
置に、保留中のインベージの場合に通常行なわれるよう
にＬ２ディレクトリ状況をセットするよう指示する。ア
ドレス／キーが絶対アドレスを受は取る。要求されたＬ
２キャッシュ行を含む４にバイトのベージに対する参照
ビットがｎｌｔｗにセットされる。Ｌ２キャッシュ・イ
ンベージのみが進行中なので、関連する変更ビットは変
更されない。インベージが完了した後に記憶アクセスが
再実行される。絶対アドレスがＬ３物理アドレスに変換
される。Ｌ２キャッシュ・ミスの結果、インターフェー
スが使用可能になるとすぐ、物理アドレスがＢＳＵ制御
Ｈａに転送される。ＢＳＵ制御Ｈａは、メモリ制御コマ
ンドとアドレス／キーのＬ３物理アドレスを受は取ると
、そのコマンドとアドレスを主記憶装置に送り、所期の
ボートのメモリ・カードを選択して、Ｌ３メモリ・ボー
トの１２８バイトの取出しを開始する。データが、その
Ｌ３メモリ・ボートから多重コマンド／アドレス及びデ
ータ・インターフェースを介して、−時に１６バイトず
つ転送される。１２８バイトのＬ２キャッシュ行を得る
には、Ｌ３メモリから８回の転送が必要である。カッド
ワード転送の順序は、その記憶アクセスで要求されたダ
ブルワードを含むカッドワードから始まる。次の３回の
転送にＬ１キャッシュ行の残りの部分が含まれる。最後
の４回の転送には、Ｌ２キャッシュ行の残り部分が含ま
れる。Ｌ２キャッシュ・インベージ・バッファへの最後
のデータ転送が完了する間に、ＢＳＵ制御装置は当該の
プロセッサ・インベージ完了をＬ２制御装置に報告する
。Ｌ２キャッシュへのデータ転送の間、アドレス／キー
がＬ３メモリの訂正不能エラー行を監視する。インベー
ジ処理中に訂正不能なエラーが検出された場合、いくつ
かの機能が実行される。Ｌ２キャッシュへのカッドワー
ドの転送ごとに、記憶アクセスを最初に要求したプロセ
ッサにＬ３訂正不能エラー信号が転送される。プロセッ
サは、あるＬ２キャッシュ・インベージ要求について、
せいぜい１個の記憶装置訂正不能エラー指示、すなわち
アドレス／キーで検出された最初のそれを受は取る。ア
ドレス／キーで検出された最初の記憶装置訂正不能エラ
ーのダブルワード・アドレスが、要求側プロセッサに対
して記録される。そのプロセッサがアクセスするＬ１キ
ャッシュ行中のいずれかのデータに対して記憶装置訂正
不能エラーが生じた場合、記憶装置訂正不能エラーを処
理するための標識がセットされる。最後に、Ｌ２キャッ
シュ・インベージ・バッファに転送されたいずれかのデ
ータに対して訂正不能エラーが生じた場合は、アドレス
／キーはＬ２制御装置に、Ｌ２キャッシュ・インベージ
及び後続の記憶要求の処理を変更する信号を送る。Ｌ２
キャッシュの優先順位により、このプロセッサのインベ
ージ完了が処理すべく選択される。Ｌ２制御装置は、イ
ンベージ・バッファ書込みコマンドとＬ２キャッシュ合
同式をＬ２キャッシュ制御装置に送り、インベージ完了
状況の回答をメモリ制御装置に送る。Ｌ２キャッシュ・
ディレクトリの探索から、次の２つの条件のいずれかが
生じる。

ケースＩ Ｌ２制御装置が、置換すべきＬ２キャッシュ行を選択す
る。この場合、置換される行の状況から、それが変更さ
れていす、したがって廃棄する必要はないことが判明す
る。Ｌ２ディレクトリが、新しいＬ２キャッシュ行が存
在することを反映するように更新される。Ｌ２キャッシ
ュ・インベージ・バッファへのインベージの際にＬ３記
憶装置訂正不能エラーが検出されなかった場合、このＬ
２キャッシュ・ミス・インベージに対して設定された凍
結レジスタがクリアされる。Ｌ２キャッシュ・インベー
ジ・バッファへのインベージの際にＬ３記憶装置訂正不
能エラーが検出された場合は、このＬ２キャッシュ・ミ
ス・インベージに対して設定された凍結レジスタは活動
状態のままとなり、凍結レジスタに関連する記憶装置訂
正不能エラー指示がセットされる。すなわち、そのイン
ベージを要求したプロセッサに対するコマンド・バッフ
ァがＬ２キャッシュ優先順位に入ることが阻止される。

記憶装置訂正不能エラーを報告するため、このプロセッ
サに対するすべてのＬ１キャッシュ標識がセットされる
。選択されたＬ２キャッシュ・セットがアドレス／キー
とＬ２キャッシュ制御装置に転送される。置換されたＬ
２キャッシュ行の状況がＬ２キャッシュ制御装置とメモ
リ制御装置に転送され、キャッシュ・セット修飾子がＬ
２キャッシュに転送される。構成内のすべてのし１キヤ
ツシユに対するＬ１キャッシュ状況アレイが、置換され
たＬ２キャッシュ行のコピーがあるかどうか検査される
。コピーが見つかった場合、当該の無効化要求がＬ１キ
ャッシュに転送される。置換されたＬ２キャッシュ行に
対するＬ１コピー状況が、Ｌｌキャッシュ状況からクリ
アされる。Ｌ２キャッシュ制御装置はインベージ・バッ
ファ書込みコマンドを受は取り、Ｌ２制御装置からの状
況を待ってＬ２キャッシュ・インベージを完了すべく、
Ｌ２キャッシュ行の書込みの準備をする。

Ｌ２キャッシュ制御装置は、Ｌ２キャッシュ・セットと
置換された行の状況を受は取る。置換された行は変更さ
れていないので、Ｌ２キャッシュ制御装置はＬ２キャッ
シュに、インベージ・バッファがＬ２キャッシュに書き
込まれると通知する。これは丸１行の書込みであり、キ
ャッシュ・セットはインターリーブされているので、Ｌ
２キャッシュ・セットを使って、Ｌ２キャッシュ行の書
込みが可能なようにアドレス・ビット２５と２６を操作
しなければならない。ＢＳＵ制御装置がメモリ制御装置
Ｚに動作終了を転送する。アドレス／キーがＬ２制御装
置からＬ２キャッシュ・セットを受は取る。Ｌ２ミニ・
ディレクトリ更新アドレス・レジスタがインベージ・ア
ドレス・バッファからセットされ、Ｌ２キャッシュ・セ
ットをＬ２制御装置から受は取る。メモリ制御装置が置
換された行の状況を受は取る。廃棄する必要がないので
、メモリ制御装置はインベージ要求で保持されていた資
源を解放する。メモリ制御装置は、このプロセッサに関
連するＬ２ミニ・ディレクトリ更新アドレス・レジスタ
を用いてＬ２ミニ・ディレクトリを更新するコマンドを
、アドレス／キーに転送する。次いで、メモリ制御装置
は現動作を完了済みとマークし、要求側プロセッサが再
度メモリ資源優先順位に入ることを許す。ここで、元の
し２記憶待ち行列要求が、再びＬ２キャッシュ・サービ
ス優先順位回路に入る。Ｌ２キャッンユ・サービスに対
して一度選択された記憶アクセスが再度状みられ、Ｌ２
制御装置内でその要求を処理する最初の試みの場合と同
様に実行される。

ケース２ Ｌ２制御装置が、置換すべきＬ２キャッシュ行を選択す
る。この場合、置換される行の状況から、それが変更さ
れており、したがって廃棄する必要があることが判明す
る。Ｌ２ディレクトリが、新しいＬ２キャッシュ行が存
在することを反映するように更新される。Ｌ２キャッシ
ュ・インベージ・バッファに対するインベージの際にＬ
３記憶装置訂正不能エラーが検出されなかった場合、こ
の、Ｌ２キャッシュ・ミス・インベージに対して設定さ
れた凍結レジスタがクリアされる。Ｌ２キャッシュ・イ
ンベージ・バッファに対するインベージの際にＬ３記憶
装置訂正不能エラーが検出された場合は、このＬ２キャ
ッシュ・ミス・インベージに対して設定された凍結レジ
スタは活動状態のままとなり、凍結レジスタに関連する
記憶装置訂正不能エラー指示がセットされる。すなわち
、そのインページを要求したプロセッサに対するコマン
ド・バッファがＬ２キャッシュ優先順位に入ることが阻
止される。記憶装置訂正不能エラーを報告するため、こ
のプロセッサに対するすべてのＬ１キャッシュ標識がセ
ットされる。ディレクトリから読み取られたアドレスが
、選択されたＬ２キャッシュ・セットと一緒にアドレス
／キーに転送される。選択されたＬ２キャッシュ・セッ
トがＬ２キャッシュ制御装置に転送される。置換された
Ｌ２キャッシュ行の状況がＬ２キャッシュ制御装置とメ
モリ制御装置に転送され、キャッシュ・セット修飾子が
Ｌ２キャッシュに転送される。構成内のすべてのＬ１キ
ャッシュに対するＬ１状況アレイが、置換されたＬ２キ
ャッシュ行のコピーがあるかどうか検査される。コピー
が見つかった場合、当該の無効化要求がＬ１キャッシュ
に転送される。

置換されたＬ２キャッシュ行に対するＬ１コピー状況が
、Ｌ１キャッシュ状況からクリアされる。

Ｌ２キャッシュ制御装置はインベージ・バッフ１書込み
コマンドを受は取り、Ｌ２制御装置からの状況を待って
Ｌ２キャッシュ・インページを完了すべく、５２行の口
込みの準備をする。Ｌ２キャッシュ制御装置はＬ２キャ
ッシュ・セットと置換された行の状況を受は取る。置換
された行は変更されているので、Ｌ２キャッシュ制御装
置はＬ２キャッシュに、インページ・バッファのデータ
をＬ２キャッシュに書き込む前に、そのインページ・バ
ッファと対になったアウト・ベージ・バッファに対する
丸１行の読取りが必要なことを通知する。

これは丸１行のアクセスであり、キャッシュ・セットは
インターリーブされているので、Ｌ２キャッシュ・セッ
トを使って、Ｌ２キャッシュ行のアクセスが可能なよう
にアドレス・ビット２５と２６をｔｆｆｉ作しなければ
ならない。アドレス／キーがＬ２制御装置からアウトベ
ージ・アドレスを受は取り、それを物理アドレスに変換
し、Ｌ２キャッシュ・セットと一緒にアウトベージ・ア
ドレスｉバッファに保持する。Ｌ２ミニ・ディレクトリ
更新アドレス・レジスタがインページ・アドレス・バッ
ファからセットされ、Ｌ２キャッシュ・セットをＬ２制
御装置から受は取る。アドレス／キーは、Ｌ３メモリ行
の書込みの準備として、ＢＳＵ制御装置にアウトベージ
物理アト１／スを転送する。

メモリ制御装置が置換された行の状況を受は取る。

廃棄する必要があるので、メモリの更新が完了するまで
、メモリ記憶装置はＬ３資源を解放することができない
。インページに使われたのと同じメモリ・ポートに対し
て廃棄が行なわれることが保証される。メモリ制御装置
は、このプロセッサに関連するＬ２ミニ・ディレクトリ
更新アドレス・レジスタを用いてＬ２ミニ・ディレクト
リを更新するコマンドを、アドレス／キーに転送する。

次いで、メモリ制御装置は現動作を完了済みとマークし
、要求側プロセッサが再度メモリ資源優先順位に入るこ
とを許す。ここで、元のＬ２記憶待ち行列が再びＬ２キ
ャッンユ・サービス優先順位回路に入る。Ｌ２キャッシ
ュ・サービスに対して一度選択された記憶アクセスが再
度状みられ、Ｌ２制御装置内でその要求を処理する最初
の試みの場合と同様に実行される。ＢＳＵ制御装置は、
置換されたＬ２キャッシュ行が変更されていることを知
って、アドレス／キーからアウトページ・アドレスを受
は取った後、廃棄手順を開始して、選択されたメモリ・
ポートにＬ２キャッシュ・データ・フローを介して丸１
行書込みコマンドとアドレスを転送する。データは、ア
ウトベージ・バッファからメモリに一時に１６バイトず
つ転送される。

最後のカッドワードがメモリに転送された後、ＢＳＵ制
御装置はメモリ制御装置に動作終了を転送する。メモリ
制御装置は、ＢＳＵ制御装置から動作終了を受は取ると
、Ｌ３ポートを解放して、メモリ・ポートへのオーバー
ラツプしたアクセスを可能にする。

２．２．６　　記憶装置記憶、順次、初期Ｌ２行アクセ
ス、ＴＬＢヒツト、アクセス例 外なし、Ｌ２キャッシュ・ヒツト 実行ユニットが、Ｌ１オペランド・キャッシュに順次主
記憶装置記憶要求を出す。セット連想式ＴＬＢ探索で、
その要求によって提示された論理アドレスに対する、ア
ドレス例外なしの絶対アドレスがもたらされる。Ｌ１キ
ャッシュ・ディレクトリの探索で、ＴＬＢからの絶対ア
ドレスと一致したために、キャッシュ中にデータが見つ
かり、Ｌ１ヒツトとなった場合、選択されたＬ１キャッ
シュ・セットに対する書込みが可能になる。ダブルワー
ド内の所期のバイトだけを書き込むため、記憶バイト制
御フラグを用いて、記憶要求データがＬ１キャッシュ合
同式及び選択されたキャッシュ・セットに書き込まれる
。ディレクトリの探索で、ＴＬＢからの絶対アドレスと
一致しなかったためにＬ１キヤノンユ・ミスとなった場
合、Ｌ１キャッシュの書込みは取り消される。どちらの
場合でも、記憶要求はＬ１記憶待ち行列に入れられる。

待ち行列項目の情報は、絶対アドレス、データ、記憶バ
イト・フラグ、及び記憶要求のタイプ（非順次記憶、順
次記憶、動作終了）からなる。

この要求の前に記憶待ち行列が空であるか、またはＬ１
記憶待ち行列待機ポインタが転送ポインタと等しく、か
つＬＬ／Ｌ２インターフェースが使用可能な場合、記憶
要求は直ちにＬ２キャッシュに転送される。そうでない
場合は、ＬＬ／Ｌ２インターフェースが使用可能な間、
Ｌ１記憶待ち行列転送ポインタがこの項目を選択するま
で、転送は遅延される。現命令に続く事前に取り出され
た命令がある場合、論理アドレスの比較により、その命
令が記憶要求によって変更されているかどうか検査され
る。等しい場合、命令バッファが無効になる。Ｌ２制御
装置が記憶要求を受は取る。順次記憶ルーチンが開始し
ていない場合、この要求は最初の順次記憶アクセスであ
り、かつＬ２キャッシュ行への最初の記憶アクセスであ
る。初期順次記憶要求が処理されて順次動作が進行中の
場合、それが順次記憶ルーチンにおける新しいＬ２キャ
ッシュ行への最初の記憶アクセスとなる。Ｌ２記憶待ち
行列が空の場合、この要求は、Ｌ２キャッシュの（受光
順位によって選択されると直ちに処理を受けることがで
きる。このプロセッサに対するＬ２記憶待ち行列が空で
ない場合は、この要求は、このプロセッサに対するＬ２
キヤノンユまたはＬ２キャッシュ魯込みバッファへの先
行するすべての記憶が完了するまで、記憶待ち行列で待
機しなければならない。いずれの場合にも、Ｌ２記憶待
ち行列に要求側プロセッサに対する項目が作成される。

Ｌ２キャッシュ記憶待ち行列は、物理的に制御部分とデ
ータ部分の２つの部分に分かれている。

絶対アドレスと記憶要求のタイプはＬ２制御機能中にＸ
（Ｌ　Ｌ？される。関連データと記憶バイト・フラグは
Ｌ２キャッシュ・データ・フロー機能に待ち行列として
入れられる。この記憶要求が順次記憶動作の開始である
場合、Ｌ２制御装置は、Ｌ２キャッシュにその行が存在
するかどうかＬ２キャッシュ・ディレクトリを検査しな
ければならない。

このプロセッサに対して順次動作が進行中の場合、アド
レス・ビット２４．２５．２７．２８をこのプロセッサ
に対する以前の順次記憶要求のそれと比較して、この記
憶要求の絶対アドレス・ビット２４が前の記憶要求のそ
れと異なることが検出される。この記憶要求は、異なる
Ｌ２キャッシュ行に対するものである。したがって、Ｌ
２制御装置は、Ｌ２キャッシュにこの行が存在するかど
うがＬ２キャッシュ・ディレクトリを検査しなければな
らない。Ｌ２キャッシュ制御装置に反復コマンドは転送
されず、またアドレス／キー及びメモリ記憶装置に情報
が直ちに転送されることはない。

これは順次記憶動作でアクセスされる最初の行ではない
ので、Ｌ２制御装置は、以前に順次アクセスされたＬ２
キャッシュ行の状況を検査する。以前の行がＬ２キャッ
シュ中にない場合、Ｌ２制御装置は、インページが完了
するまで現行に対する順次処理を保留する。そうでない
場合は、Ｌ　２　ｊｕｌ＋御装置は現し２キャッシュ行
への順次記憶を続行することができる。Ｌ２キャッシュ
の優先順位により、このプロセッサ記憶要求が処理すべ
く選択される。Ｌ２制御装置は、Ｌ２キャッシュ書込み
バッファ記憶コマンドとＬ２キャッシュ合同式をＬ２キ
ャッシュ制御装置に転送し、プロセッサ上２キャッシュ
記憶コマンドをメモリ制御装置に転送する。Ｌ１オペラ
ンド・キャッシュはストアスルー型キャッシュなので、
元の記憶要求のＬ１キャッシュ状況がヒツトであろうと
ミスであろうと、Ｌ１キャッシュへのインページは不要
である。

Ｌ２制御装置は、Ｌ２記憶待ち行列の制御部分からその
記憶要求をはずして、同じＬ２キャッシュ行に対する後
続の順次記憶要求がオーバーラツプして処理できるよう
にする。Ｌ２制御装置は、この記憶要求が順次記憶動作
内の新しいＬ２キャッシュ行の開始であることを知る。

この記憶要求が順次記憶動作の開始である場合、Ｌ２制
御装置は、このプロセッサに対する順次動作進行中標識
をセットする。順次記憶ルーチンで将来参照できるよう
に、記憶待ち行列要求の絶対アドレスのビット２４．２
５．２７．２８がセーブされる。代替プロセッサのロッ
ク衝突が検出された場合、そのデータはＬ２キャッシュ
ではなく要求側プロセッサのＬ２キャッシュ書込みバッ
ファを宛先とするので、それは無視され名。要求側プロ
セッサがロックを保持する場合、マシン・チエツクがセ
ントされる。。

Ｌ２キャッシュ・ヒツトをもたらしたＬ２キャッシュ・
ディレクトリの探索から、次の２つの条件のどちらかが
生じる。

ケースＩ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ヒツトになったが、代替プロセッサの訂正不能記憶
装置エラー標識が活動状態の凍結レジスタ、または訂正
不能記憶装置エラー標識が活動状態の回線保留レジスタ
が、要求されたＬ２キャッシュ行に対してセットされる
。Ｌ２制御装置は、訂正不能な記憶装置エラーを伴う凍
結または回線保留が解除されるまで、この記憶要求と後
続の順次記憶要求を保留にする。記憶要求は、このプロ
セッサに対するＬ２キャッシュ記憶待ち行列の制御部分
に復元される。このプロセッサに対するコマンド・バッ
ファ要求は、依然としてＬ２制御装置の処理を受けるこ
とができる。アドレス／キーに情報は転送されない。Ｌ
２キャッシュ行状況及びキャッンユ・セットがＬ２キャ
ッシュ制御装置に転送され、キャッシュ・セット修飾子
がＬ２キャッシュに転送され、Ｌ２キャッシュ行状況が
メモリ制御装置に転送される。訂正不能記憶装置エラー
衝突を伴う代替プロセッサの凍結または回線保留のため
、強制的にロック状況になる。

順次記憶動作が進行中のため、Ｌ１状況アレイの比較が
阻止される。順次記憶動作が進行中のため、Ｌ２制御装
置は要求側プロセッサのＬ１キャッシュに命令完了を転
送しない。Ｌ２キャッシュ制御装置が、Ｌ２キャッシュ
書込みバッファへの記憶コマンドとＬ２キャッシュ合同
式を受は取り、Ｌ２キャッシュに対するアクセスを開始
する。Ｌ２キャッンユ制御装置がそのコマンドをＬ２デ
ータ・フローに転送して、Ｌ２記憶待ち行列から最も古
い項目をはずし、次のＬ２書込みバッファに書き込む。

Ｌ２キャッシュ制御装置は、Ｌ２ヒツト及びロックとい
うＬ２キャッンユ行状況を受は取ると、データ記憶待ち
行列項目の待機解除とＬ２キャッンユ書込みバッファへ
の書込みを取り消す。

メモリ制御装置がＬ２コマンドとＬ３ボート識別を受は
取る。Ｌ２ヒツト及びロックというＬ２キャッシュ行状
況を受は取ると、その要求はドロップされる。

ケース２ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ヒツトになる。Ｌ２キャッシュ行は変更済みとマー
クされない。アドレス／キーに情報は転送されない。Ｌ
２キャッシュ行状況及びキャッシュ・セットがＬ２キャ
ソンユ制御装置に転送され、キャッシュ・セット修飾子
がＬ２キャッシュに転送され、Ｌ２キヤノンユ行状況が
メモリ制御装置に転送される。この記憶要求によって変
更されるＬ２キャッシュ行に対して絶対アドレス・ビッ
ト４：２４とＬ２キャッンユ・セットからなる回線保留
が設定される。絶対アドレスのビット２５は、この記憶
要求でＬ２キャッシュ行の上半行と下半行のどちらが修
正されるのかを記録するのに使われる。ビット２Ｓが“
０“°の場合は現回線保留レジスタの上半行修飾子がセ
ットされ、ビット２５が１“の場合は下半行修飾子がセ
ットされる。順次記憶動作が進行中のため、Ｌ１状況ア
レイの比較が阻止される。順次記憶動作が進行中のため
、Ｌ２制御装置は、要求側プロセッサのＬ１キャッシュ
に命令完了を転送しない。Ｌ２キャッシュ制御装置が、
Ｌ２キャッシュ書込みバッファへ、７）　記憶コマンド
とＬ２キャッシュ合同式を受は取り、Ｌ２キャッシュに
対するアクセスを開始する。Ｌ２キャッシュ制御装置が
そのコマンドをＬ２デーク・フローに転送して、Ｌ２記
憶待ち行列から最も古い項目をはずし、次のＬ２キャッ
シュ書込みバッファに書き込む。Ｌ２キャッシュ制御装
置は、Ｌ２ヒツト及び非ロックというＬ２キャッシュ行
状況を受は取ると、データ及び記憶バイト・フラグを、
アドレスの境界合せをして、要求側プロセッサに対する
書込みバッファにロードして、Ｌ２キャソンユ書込みバ
ッファへの記憶を完了する。この動作及びＬ２データ・
フロー中のＬ２キャッンユ書込みバッファに関連する後
続の順次記憶要求のために、Ｌ２キャソ／ユ合開式をセ
ーブする。順次記憶動作のこの部分ではキャッシュ・セ
ットは必要ないが、パイプライン・レベルが非順次記憶
要求と整合する形で記憶待ち行列データを強制的にＬ２
キャッシュ書込みバッファに入れる。データがＬ２キャ
ッシュ古込みバ・ノファに書き込まれた時点で、データ
記憶待ち行列項目が、Ｌ１記憶待ち行列ではなくＬ２記
憶待ち行列からはずされる。メモリ記憶装置がＬ２コマ
ンドとＬ３ボート識別を受は取る。Ｌ２ヒツト及び非ロ
ックというＬ２キャッシュ行状況を受は取ると、その要
求はドロップされる。

２．３ＭＰ／３主記憶装置の要求の組合せ２．３．１　
　保留中の要求の衝突 非順次主記憶装置記憶は、主記憶装置のある記憶位置に
行なわれる。Ｌ１キャッシュ中の行の状況がどうであれ
、Ｌ１記憶待ち行列に項目が加えられる。記憶要求は、
できるだけ速やかにＬ２記憶待ち行列に転送される。後
続命令の実行シーケンスの一環として、プロセッサはＬ
１データ・キャッシュの“同じ記憶位置゛からデータを
取り出してオペランド記憶の比較を行なおうと試みる。

プロセッサが′同じ記憶位置゛°からの順次命令事前取
出しまたは分岐目標取出しを実行して、その結果、プロ
グラム記憶が比較される（記憶後取出しタイプ）とき、
Ｌ１命令キャッシュについて保留中の記憶の衝突が発生
することがある。“°同じ記憶位置”の定義は、取出し
アクセス時のし１キヤツシユ中の行の状況によって変わ
る。後続の取出し要求があるかどうか調べるためのし１
キヤツシユ・ディレクトリの探索から、次の２つの条件
のどちらかが生じる。

ケースＩ Ｌ１キャッシュ・ディレクトリ探索の結果、Ｌ１ヒツト
となり、′同じ記憶位置°°が記憶装置中の８バイト境
界として定義される。保留中の記憶アドレスの一致を調
べるため、Ｌ１記憶待ち行列項目のアドレスが、８バイ
ト境界までの取出しアドレスと比較される。Ｌ１記憶待
ち行列中で取出し要求アドレスとの一致が検出され、す
なわち保留中の記憶の衝突が検出される。ＭＰ／１では
、この一致状態は無視され、Ｌ１データ・キャッシュの
みについて取出しの続行が許可される。Ｌ１テ゛−タ・
キャッシュでは多重プロセッサ（１４成で、求たＬ１命
令キャッシュではすべての構Ｉ戊でＮ　？Ｊｊｔ突中の
記憶がＬ２キャッンユ中で完了するまで、取出し要求は
保留になる。取出して実際に１つまたは複数の保留中の
記憶の衝突が検出されることがあるので、すべての衝突
が除去されるまで、それは保留になる。Ｌ１ヒツトの結
果、取出し要求はＬ２制御装置に転送されない。最近の
保留中の記憶衝突に対して命令完了が戻されると、記憶
待ち行列項目は侍筬解除され、取出し要求は再度Ｌ１キ
ャッシュへのアクセスを許される。取出し要求の反復で
依然としてＬ１キャッシュにデータが見つかった場合、
そのデータが要求側に戻され、Ｌ２制御装置には情報は
転送されない。取出し要求の反復でＬ１キャッシュ・ミ
スが検出された場合は、Ｌ１キャッシュのインベージが
必要なので、その要求がＬ２制御装置に転送される。

ケース２ Ｌ１キャッシュ・ディレクトリ探索の結果、Ｌ１ミスと
なり、°′同じ記憶位置°°が記憶装置中の６４バイト
境界（Ｌｌキャッシュ行のサイズ）として定義される。

保留中の記憶アドレスの一致を調べるため、Ｌ１記憶待
ち行列項目のアドレスが、６４バイト境界までの取出し
アドレスと比較される。Ｌ１記憶待ち行列中で取出し要
求アドレスとの一致が検出され、すなわち保留中の記憶
の衝突が検出される。Ｌ１データ・キャッシュでもＬ１
命令キャッシュでもすべての構成で、衝突中の記憶がＬ
２キャッシュ中で完了するまで、取出し要求は保留にな
る。取出して実際に１つまたは複数の保留中の記憶の衝
突が検出されることがあるので、すべての衝突が除去さ
れるまで、それは保留になる。保留中の記憶衝突の結果
、取出し要求はＬ２制御装置に転送されない。最近の保
留中の記憶衝突に対して命令完了が戻されると、記憶待
ち行列項目は待機解除され、取出し要求は再度Ｌ１キャ
ッンユへのアクセスを許される。取出し要求の反復でＬ
１キャッシュ・ミスが検出され、Ｌ１キャッンユのイン
ベージが必要なので、その要求がＬ２制御装置に転送さ
れる。このインプリメンテ−シコンを使用するＬ１命令
キャッシュの設計では、Ｌｌ命令キ＋ソシュ制御装置で
１１１（効化要求を受は取ったサイクルから、ローカル
無効化要求または相互無効化要求のためにＬ１命令キャ
ッシュ・ディレクトリが実際に更新されるまで、Ｌ１命
令キャッシュ・ディレクトリに対するプロセッサのアク
セスが禁止される。その結果、無効化されるＬ１命令キ
ャッシュ行の数がゼロないし２なのに応じて、Ｌｌ命令
キャッシュがそれぞれ４ないし６サイクルの間、使用不
能となる。Ｌ１データ・キャッシュでは、Ｌｌデータ・
キャッシュ制御装置で無効化要求を受は取ったサイクル
から、ローカル無効化要求または相互無効化要求のため
にＬ１データ・キャッシュ・ディレクトリが実際に更新
されるまで、Ｌ１データ・キャッシュ・ディレクトリに
対するプロセッサのアクセスが禁止される。その結果、
無効化されるし１データ・キャッシュ行の数がゼロない
し２なのに応じて、Ｌｌデータ・キャッシュがそれぞれ
３ないし５サイクルの間、使用不能となる。

２．３．２　　記憶装置の整合性の例１この記憶装置の
整合性の例では、２個のプロセッサが関係する。プロセ
ッサＣＰＯとＣＰＩは、下記の初期条件で下記の命令ス
）　ＩＪ−ムを実行する。

ＣＰＯ命令ストリーム　ＣＰ１命令ストリームＳＴ　　
１．　　　Ａ　　　　　　ＳＴ　　１．　　　ＢＬ　　
２．　　　Ａ　　　　　　　Ｌ　　２．　　　ＢＬ３．
Ｂ　　　　　　　Ｌ３．Ａ 初期条件： 記憶装置：　　Ａ＝Ｘ’００００００００’Ｂ＝Ｘ　’
　００００００００　’ ＣＰＯ：　　ＧＲ１＝Ｘ’０００００００１’ＣＰＩ　
　：　　ＧＲ１＝Ｘ″ｏｏｏｏｏｏｏ　ｔ。

各プロセッサは、保留中の記憶衝突を含む命令シーケン
スを実行する。次いで、各プロセッサは他方のプロセッ
サの保留中の記憶衝突を含む記憶位置の取出しを試みる
。両方のシーケンスの実行の結果生じるエラー状態は、
両方のプロセッサでＧＲ３＝Ｘ　’　００００００００
　’のときである。。

他のどんな結果の組合せも有効である。どちらのプロセ
ッサが最初に記憶するかは、このアーキテクチャ例では
重要でないことに留意されたい。重要なのは、あるブロ
モｙすに記憶装置のある位置に対する変更が見えるとき
、構成内のすべてのプロセッサにその変更が見えること
だけである。時間的には、ＣＰＯがまずＬ２キャッシュ
に記憶し、次いでＣＰｌが記憶する。その結果、ＣＰＯ
がまずその保留中の記憶衝突から解放され、ＧＲ３にｘ
　’　ｏｏｏｏｏｏｏｏ“をロードする。ＣＰｌは、Ｃ
ＰＯがＡを含むＬ１キャッンユ行を相互無効化するので
、Ｌ２キャッシュからインページして、ＧＲ３にＸ’０
００００００１　’をロードしなければならない。

２．３．３　　記憶装置の整合性の例２この記憶装置の
整合性の例では、２個のプロセッサが関係する。プロセ
ッサＣＰＯとＣＰＩは、下記の初期条件で下記の命令ス
トリームを実行する。

ＣＰＯ命令ストリーム　　　ＣＰＩ命令ストリームＭＶ
Ｉ　　Ａ、Ｘ’ＦＦ’　　　ＭＶＩ　　Ａ＋１．Ｘ’Ｆ
Ｆ’ＬＬ、Ａ　　　　　　　　　　Ｌｌ、ＡＮ　　　　
１．　　　ＭＡＳＫＯＮ　　　Ａ、　　　ＭＡＳＫＩＢ
ＮＺ　　ＴＩＥ　　　　　　　ＢＮＺ　　ＴＩＥ初期条
件： 記憶装置＋　　Ａ＝Ｘ’００００００００’ＭＡＳＫＯ
＝Ｘ“０ＯＦＦＦＦＦＦ’ ＭＡＳＫ１＝Ｘ’ＦＦ０ＯＦＦＦＦ’ 各プロセッサは、共通８バイト記憶フイールドまでの保
留中の記憶衝突を含む命令シーケンスを実行する。次い
で、各プロセッサは共用記憶位置と論理積すべき一義的
な記憶位置の取出しを試みる。両方のシーケンスの実行
の結果化じるエラー状態は、両方のプロセッサでの論理
的ＡＮＤ操作でＸ“ｏｏｏｏｏｏｏｏ　’がもたらされ
るときである。他のどんな結果の組合せも有効である。

どちらのプロセッサが最初に記憶するかは、このアーキ
テクチャ例では重要でないことに留意されたい。。

重要なのは、あるプロセッサに記憶装置のある位置に対
する変更が見えるときに、構成内のすべてのプロセッサ
にその変更が見えることだけである。

時間的には、ＣＰＯがまずＬ２キャッシュに記憶し、次
いでＣＰｌが記憶する。その結果、ＣＰＯがまずその保
留中の記憶衝突から解放され、ＧＲｌにＸ’　ＦＦ０Ｏ
ＯＯＯＯ°をロードする。ＭＡＳ　Ｋ　ＯとのＡＮＤの
結果は、Ｘ“ｏｏｏｏｏｏ。

Ｏ゛である。ＣＰｌは、ＣＰＯがＡを含むＬ１キャッン
ユ行を相互無効化するので、Ｌ２キャッシュからその内
容を取り出さなければならない。

ＣＰＩはＧＲＩにＸ’　ＦＦＦＦ０ＯＯＯ’をロードす
る。ＭＡＳＫＩとのＡＮＤの結果は、Ｘ’ＦＦ０ＯＯＯ
ＯＯ°である。

２．４　主記憶装置コマンド ２．４．ＩＬ２キャッシュ要求優先順位修正用途二　　
パフォーマンスの調整。現在の記憶待ち行列設計の能力
を上回る非順次記憶位置の修正を必要とする命令に使用
できる（Ｌ２キャッシュをあるプロセッサ専用に保持で
きる）。別の記憶装置コマンドまたは記憶キー・コマン
ドを出ス前にこの記憶装置コマンドが完了するように、
このコマンドはプロセッサ内で同期される。この記憶Ｈ
ａコマンドの実行により、主記憶装置取出し要求と記憶
要求をオーバーラツプさせることができる。マイクロコ
ードは、構成内の特定プロセッサが静止している場合、
それが訂正不能記憶装置エラー指示を伴うロック、回線
保留、またはインベージ凍結をもたない状態に留まるよ
うにしなければならない。そうならないと、代替プロセ
ッサが静止していて訂正不能記憶装置エラー指示を伴う
ロック、回線保留またはインベージ凍結をもつ場合に、
代替プロセッサからの要求を阻止しようと試みると、Ｌ
２キャッシュ要求優先順位変更記憶装置コマンドが完了
できないので、ロックアウト状態になることがある。

記憶装置コマンドの説明 マイクロコードが、コマンドと絶対アドレスを供給する
。絶対アドレスのピッ）１８：２２だけが意味がある。

アドレス・ビット１８と１９は代替プロセッサ記憶装置
要求に適用され、アドレス・ビット２０：２２は要求側
プロセッサに対する優先順位制御に適用される。アドレ
ス・ビット１８がＩＩ　Ｏ１１のとき、代替プロセッサ
の優先順位の変更は要求されていす、アドレス・ビット
１９は無視される。アドレス・ビット１８が°１“の場
合は、アドレス・ビット１９が“°０°°であれば代替
プロセッサに対する要求は使用不能になり、アドレス・
ビット１９が°°１゛であれば代替プロセッサに対する
要求は使用可能になる。代替プロセッサに対するインベ
ージ完了要求は阻止できないことに留意されたい。ロー
カル・プロセッサ優先順位制御に対する有効ビット・パ
ターンは、使用可能パターンの一部分である。その規則
は比較的簡単である。要求源としては、コマンド・バッ
ファ（記憶装置コマンド、記憶キー・コマンド、主記憶
装置取出し要求、ベクトル記憶装置行取出し要求）、Ｌ
２記憶待ち行列（主記憶装置記憶要求、ベクトル記憶装
置記憶要求、ベクトル記憶装置要素取出し要求）、及び
インベージ完了要求の３種がある。優先順位回路は可能
なすべての摂動をすポートする。この機構によりどの要
求源も優先順位の考慮なしですませないことに留意され
たい。

アドレス・ビットを使って、下図に示すようにローカル
・プロセッサ優先順位制御をロードする。

優先順位　　絶対アドレス２０　：　２２の復号レベル
　　０００００１０１００１１１００１０１１１０１１
１１　　　　　ｎｃ　　ｓｑ　　ｃｂ　　ｉｃ　　ｎｃ
　　ｓｑ　　ｃｂ　　ｉｃ２　　　　　ｎｃ　　ｃｂ　
　ｉｃ　　ｓｑ　　ｎｃ　　ｉｃ　　ｓｑ　　ｃｂ３　
　　　　ｎｃ　　ｉｃ　　ｓｑ　　ｃｂ　　ｎｃ　　ｃ
ｂ　　ｉｃ　　５ｑｃｂ　　−コマンド・バッファ要求
源 ｉｃ　　−インベージ完了要求源 ｎｃ　　−現要求優先順位の変更なし ｓｑ　　−記憶待ち行列要求源 記憶装置コマンドの実行 マイクロコードが、コマンド及び絶対アドレスをＬ１キ
ャッシュに出す。Ｌ１キャッシュは絶対アドレスとアド
レス・パス記憶装置コマンドヲＬ２制御装置に転送し、
実際の記憶装置コマンドをメモリ制御装置に転送する。

データ・バス上にはデータは転送されない。Ｌ２制御装
置は、主コマンド、記憶装置コマンド、絶対アドレス、
続いてアドレス・バス・コマンドを受は取る。Ｌ２制御
装置はコマンド有効をメモリ制御装置及びアドレス／キ
ーに転送する。Ｌ２キャッシュ・サービス優先順位によ
って選択された後、コマンドはメモリ制御装置に転送さ
れ、アドレスはアドレス／キーに転送される。メモリ制
御装置は実際の記憶装置コマンドを受は取り、アドレス
が処理されたというし２制御装置からの信号を待って、
コマンドを優先順位に入れる。アドレス／キーはＬ２制
御装置から絶対アドレスを受は取り、それを物理アドレ
スに変換し、記憶コマンド・アドレス・バッファに保持
する。Ｌ２キャッシュ制御装置は、それがプロセッサ上
２キャッシュ記憶機構要求ではないので、Ｌ２制御装置
からコマンドを受は取らない。

メモリ制御装置は、アドレスがアドレス／キーに送られ
たことを示すコマンドとメモリ・ポート識別をＬ２制御
装置から受は取る。メモリ制御装置は必要な資源を割り
振り、優先順位によって選択されたとき、記憶装置コマ
ンドを活動化する。コマンドはＬ２制御装置に転送され
、アドレス／キーは絶対アドレスをＬ２制御装置に転送
するように指示される。Ｌ２制御装置はメモリ制御コマ
ンドを受は取り、Ｌ２キャッシュ・サービス優先順位に
よって選択された後、アドレス／キーからの絶対アドレ
スを使用する。Ｌ２制御装置はＬ２キャッシュ制御装置
に情報を転送せず、メモリ制御装置に動作終了を転送す
る。要求側プロセッサに対する優先順位制御は、影響を
受ける要求源の現在の状態がどうであれ、直ちに更新さ
れる。アドレス・ビット１８と１９の復号から、次の３
つのケースのいずれかが生じる。

ケース１ アドレス・ビット１８が“Ｏｏｏの場合、代替プロセッ
サからの要求は影響を受けない。アドレス／キーに情報
は転送されない。このコマンド復号の結果、必ず完了状
況がメモリ制御装置に報告される。

ケース２ アドレス・ビット１８．１９が１０′′の場合、コマン
ド・バッファ及び待ち行列からの後続の代替プロセッサ
要求は、Ｌ２キャッシュ・サービス優先順位に入ること
を妨げられるが、インベージ完了要求源肖示を妨げられ
ない。プロセッサが訂正不能記憶装置エラー標識を伴う
ロック、回線保留またはインベージ凍結をもち、ロック
衝突をもたらさない限り、代替プロセッサの要求源、記
憶待ち行列及びコマンドがそれぞれ使用不能になる。

訂正不能記憶装置エラー標識を伴うロック、回線保留ま
たはインベージ凍結をもっていても、保持プロセッサの
要求源が使用不能になることが妨げられるだけである。

アドレス／キーに情報は転送されない。どちらかの代替
プロセッサでロック衝突が発生した場合、Ｌ２制御装置
はコマンドを完了することができず、記憶装置コマンド
を一部完了して、メモリ制御装置にロック状況を戻す。

代替プロセッサのロック衝突がない場合、Ｌ２制御装置
はコマンドを完了し、メモリ制御装置に完了状況で応答
する。

ケース３ アドレス・ビット１ｇ、１９が°°１１“の場合、代替
プロセッサのコマンド・バッファ及び記憶待ち行列から
の後続の要求が使用可能になる。アドレス／キーに情報
は転送されない。このコマンド復号の結果、必ず完了状
況がメモリ制御装置に報告される。

全ケース メモリ制御装置は、Ｌ２制御装置からコマンド状況を受
は取った後、Ｌ２制御装置が完了状況を報告した場合、
要求側プロセッサに動作終了で応答する。そうでない場
合は、その記憶装置コマンドが一時的に保留されて、ロ
ック衝突をクリアする時間を与え、次いでコマンド全体
の実行を試みるためメモリ制御装置優先順位に再度入る
。

２．４．２　　メモリ制御装置要求優先順位変更用途：
　アドレス・マツチ機能及び記憶システムのデバッグ。

このコマンドは、別の記憶装置コマントまたは記憶キー
・コマンドを出す前に記憶装置コマンドが完了するよう
に、プロセッサ内部で同期される。主記憶装置取出し要
求及び記憶要求は、この記憶装置コマンドの実行とオー
ツイーラップすることができる。

記憶装置コマンドの説明 マイクロコードが、コマンドと絶対アドレスを供給する
。絶対アドレスのビット１９と２４だけが意味がある。

アドレス・ビット１９は代替プロセッサ記憶装置要求に
適用され、アドレス・ビット２４はすべてのチャネル記
憶装置要求に適用される。ビットの値が°０゛°であれ
ば当該の要求源からの要求が使用不能になり、ビットの
値が°１゛であれば当該の要求源からの要求が使用可能
となる。記憶装置コマンドが実行されるとき、記憶シス
テム中の現在活動状態の要求に対する影響はなく、要求
は正常に完了する。特定の要求源が使用不能なとき、こ
のコマンドは、主記憶装置（Ｌ３）及び拡張記憶機構（
Ｌ４）に対する他の記憶装置要求の活動化を禁止するよ
うに意図されている。メモリ要求待ち行列は、その要求
源からの他の要求の活動化が禁止される程度まで影響を
受けるが、メモリ制御装置はその待ち行列が一杯になる
ま゛でその要求源からの要求を受は入れることができる
。特定の要求源が使用可能なとき、このコマンドは、Ｌ
３メモリ・ポート及びＬ４メモリ・ボートに対する要求
源からのアクセスを再度許可するように意図されている
。要求側プロセッサがメモリ制御装置中でのそれ自体の
要求優先順位を変更できないことに留意されたい。Ｌ２
キャッシュ定期フラッシュという記憶システム内部機能
は、それが活動化されて構成中で使用できるようになっ
た場合、代替プロセッサとチャネルのどちらかの要求源
がメモリ制御装置内で使用不能になると使用不能になり
、両方の要求源が使用可能な場合だけ使用可能になる。

この記憶装置コマンドを出す前に、代替プロセッサ要求
が使用不能になる場合、マイクロコードは、構成内の代
替プロセッサが、訂正不能記憶装置エラー標識を伴うメ
モリ・バッファ、ロック、回線保留、保留中のインベー
ジ要求、またはインページ凍結を宵さない状態であるこ
とを保証しなければならない。そうしないと、構成内の
活動状態のままのプロセッサによる後続の記憶装置参照
のために、ロックアウト条件が生じることがある。可能
なチャネル・オーバーランに備える場合以外は、チャネ
ル記憶装置要求に対して特別の処置は必要でない。

記憶１置コマンドの一行 マイクロコードが、コマンド及び絶対アドレスをＬ１キ
ャッシュに出す。Ｌ１キャッシュは絶対アドレスとアド
レス・パス記憶Ｗ　ａコマンドをＬ２制御装置に転送し
、実際の記憶装置コマンドをメモリ制御装置に転送する
。データ・バス上にはデータは転送されない。Ｌ２制御
装置は、主コマンド、記憶装置コマンド、絶対アドレス
、続いてアドレス・パス・コマンドを受は取る。Ｌ２制
御装置はコマンド有効をメモリ制御装置及びアドレス／
キーに転送する。Ｌ２キャッンユ・サービス優先順位に
よって選択された後、コマンドはメモリ制御装置に転送
され、アドレスはアドレス／キーに転送される。Ｌ２制
御装置は、絶対アドレスのビット１９と２４をメモリ・
ボート識別の一部としてメモリ制御装置にｄす。メモリ
制御装置は実際の記憶装置コマンドを受は取り、アドレ
スが処理されたというし２制御装置からの信号を待って
、コマンドを実行する。アドレス／キーはＬ２制御装置
から絶対アドレスを受は取り、それを物理アドレスに変
換し、記憶コマンド・アドレス−バッファに保持する。

Ｌ２キャッシュ制御装置は、それがプロセッサＬ２キャ
ッシュ記憶機構要求ではないので、Ｌ２制御装置からコ
マンドを受は取らない。メモリ制御装置は、アドレスが
アドレス／キーに送られたことを示すコマンドとメモリ
・ボート識別をＬ２制御装置から受は取る。メモリ・ボ
ート識別は、動作を完了するのに必要な２つのアドレス
・ビットを含んでいる。動作を完了するのに資源が不要
なので、メモリ制御装置は直ちにコマンドを実行する。

メモリ制御装置は、アドレス・ビット１９と２４を使っ
て、その優先順位制御ラッチを適宜セットする。コマン
ドが要求源を使用不能にすることを必要とする場合は、
その要求源に対スル現在活動状態のコマンドが正常ζこ
完了でき、その要求源からのその後の要求は優先順位選
択から排除される。コマンドが要求源を使用可能にした
場合は、待機中の要求が再度優先順位の選択ζこ入るこ
とができる。メモリ制御装置は、記憶装置要求源のを動
性を変更しながら、要求側プロセッサに動作終了を送っ
て応答する。通常の資源優先順位により必要な資源に対
するアクセスが直列化されるので、現在活動状態の記憶
装置動作の完了を待つ必要はない。

２．４．３　　メモリ・エラー訂正ノくイ、Ｎ６ス使用
可能 用途：　主記憶装置及び拡張記憶機構の診断テスト。こ
のコマンドは、指定されたメモリ・ボートでのエラー訂
正の通常の使用を迂回できるので、診断テストの継続中
、メモリ・ポートに対する通常システム動作を保留にし
なければならない。このコマンドは、要求側プロセッサ
内で記憶装置活動を開始する前に記憶装置コマンドが完
了するように、プロセッサ内で同期される。

記憶装置コマンドの説明 このコマンドを実行すると、記憶装置コマンドト共に供
給されるアドレスによって選択されたメモリ・ボート内
で使用されるエラー訂正回路を迂回することができる。

供給されるアドレスのうち絶対アドレス・ビット２４だ
けが意味がある。このモードは、通常の単一ビット・エ
ラー訂正を迂回して、メモリ内容に対する直接アクセス
を可能にする。取出しコマンドがメモリ・ボートにアク
セスするとき、メモリからデータが読み取られ、関連す
る検査ビットが通常通り検査ビット・レジスタにロード
される。取出しアクセスに伴う単一ビット・エラー訂正
は迂回される。データは訂正なしでメモリ・バス上を転
送されるが、パリティは正しい。記憶コマンドがメモリ
・ポートにアクセスするときは、供給されるデータから
生成された検査ビットではなく、前のメモリ・アクセス
でロードされた検査ビット・レジスタからの検査ビット
を使って、メモリにデータが書き込まれる。

記憶装置コマンドの実行 マイクロコードが、コマンド及び絶対アドレスをＬ１キ
ャッシュに出す。Ｌ１キャッシュは絶対アドレスとアド
レス・パス記憶装置コマンドをＬ２制御装置に転送し、
実際の記憶装置コマンドをメモリ制御装置に転送する。

データ・バス上にはデータは転送されない。Ｌ２制御装
置は、主コマンド、記憶装置コマンド、絶対アドレス、
続いてアドレス・パス・コマンドを受は取る。Ｌ２制御
装置はコマンド宵効をメモリ制御装置及びアドレス／キ
ーに転送する。Ｌ２キャッシュ・サービス優先順位によ
って選択された後、コマンドはメモリ制御装置に転送さ
れ、アドレスはアドレス／キーに転送される。メモリ制
御装置は実際の記憶装置コマンドを受は取り、アドレス
が処理されたというし２制御装置からの信号を待って、
コマンドを優先順位に入れる。アドレス／キーはＬ２制
御装置から絶対アドレスを受は取り、それを物理アドレ
スに変換し、記憶コマンド・アドレス・バッファに保持
する。Ｌ２キャッシュ制御装置は、それがプロセッサＬ
２キャッシュ記憶機構要求ではないので、Ｌ２制御装置
からコマンドを受は取らない。

メモリ制御装置は、アドレスがアドレス／キーに送られ
たことを示すコマンドとメモリ・ボート識別をＬ２制御
装置から受は取る。メモリ・ボート識別は、絶対アドレ
スのビット２４を含んでいる。

メモリ制御装置は、優先順位によって選択されたとき、
必要な資源を割り振り、記憶装置コマンドを活動化する
。コマンドはＢＳＵ制御装置に転送され、アドレス／キ
ーは物理アドレスをＢＳＵ制御装置に転送するように指
示される。ＢＳＵ制御装置は、コマンドと物理アドレス
を指定されたメモリ・ボートに転送するためＬ２データ
・フローに転送し、次いでメモリ制御装置に動作終了を
転送する。選択されたメモリ・ポート中のメモリ制御装
置モジュールが、その当該のエラー訂正バイパス制御を
セットして、エラー訂正を回避しながらメモリ内容に直
接アクセスできるようにする。

メモリ制御装置は、ＢＳＵ制御装置から動作完了を受は
取ると、メモリ・ポートを解除し、要求側プロセッサに
動作終了を転送する。

２．４．４　　記憶待ち行列フラッシュ用途：　現命令
の実行開始前に直列化が必要なＳ／３７０命令中で使用
される。弗命令処理で、取出し後ロック記憶装置要求を
出す前にインターロックされた更新の一部として使用さ
れる。この記憶装置コマンドは、要求側プロセッサのＬ
２キャッシュ内で記憶要求を処理するための優先順位を
変更しない。

記憶装置コマンドの説明 マイクロコードは、このコマンドだけを供給する。Ｌ１
キャッシュは、Ｌ２キャッシュから命令完了信号を受は
取り、Ｌ１記憶待ち行列から完了した記憶要求を除去す
ることにより、記憶待ち行列自体をフラッシュするため
の要件を処理する。

Ｌ１記憶待ち行列が空になるまで、Ｌ１キャッシュはど
の要求にとっても使用中に見える。記憶待ち行列が空に
なると、Ｌ１キャッシュは通常活動を開始させる。この
コマンドはＬ２キャッシュ制御装置には転送されない。

記憶コマンドの実行 マイクロコードがＬ１キャッシュにコマンドを出す。Ｌ
１キャッシュは、コマンドを完全に処理するので、Ｌ２
制御装置に情報を転送しない。Ｌ１キャッシュは、以前
の記憶要求がＬ２キャ、。

シュ中ですべて完了したことがＬ１記憶待ち行列の空状
態によって示されるまで、プロセッサ・パイプライン中
での記憶装置要求の実行を保留にする。

２．４．５Ｌ２キャッシュ行置換アルゴリズム強制 用途：記憶システムの診断テスト。このコマンドは、要
求側プロセッサ内部で記憶装置活動を開始する前に記憶
装置コマンドが完了するように、プロセッサ内で同期さ
れる。マイクロコードは、指定されたＬ２キャッシュ項
目中で有効なデータが望まれる場合に、固定キャッシュ
置換セットを使用するとき、Ｌ２インページ要求が強制
的に不良Ｌ２キャッシュ項目に入れられないようにしな
ければならない。

記憶４置コマンドの説１１ マイクロコードが、コマンドと絶対アドレスを供給する
。絶対アドレスのビット２５：２８だけが意味がある。

このコマンドは、別の記憶装置コマンドによって変更さ
れるまで、Ｌ２キャッシュ行置換アルゴリズムに単一キ
ャッシュ・セットを選択させ、あるいは通常のＬ２キャ
ッシュ行置換アルゴリズムの使用を再開するのに使用さ
れる。

置換キャッシュ・セットを強制するための有効ビット・
パターンは、使用可能なパターンのサブセットである。

絶対アドレスのビット２５：２８がすべてゼロのパター
ン、すなわち°“００００″のときは、通常のキャッシ
ュ置換アルゴリズムの使用を再開するコマンドであると
解釈される。０１ｏｏ”　　”ｏｏｉｏ”　　”ＯＯＯ
１”は、それぞれ置換キャッシュ・セットを０，１及び
２にセットさせるものと解釈され、”１１００″　°′
１０１０°°　’１００１°°は、それぞれ置換キャッ
シュ・セットを３．４及び５にさせるものと解釈される
。他のパターンはすべて無効であり、使用した場合、予
期しない結果が生じる。

記憶装置コマンドの実行 マイクロコードが、コマンド及び絶対アドレスをＬ１キ
ャッシュに出す。Ｌ１キャッシュは絶対アドレスとアド
レス・バス記憶装置コマンドをＬ２制御装置に転送し、
実際の記憶装置コマンドをメモリ制御装置に転送する。

データ・バス上にはデータは転送されない。Ｌ２制御装
置は、主コマンド、記憶装置コマンド、絶対アドレス、
続いてアドレス・バス・コマンドを受は取る。Ｌ２制御
装置はコマンド有効をメモリ制御装置及びアドレス／キ
ーに転送する。Ｌ２キャッシュ・サービス優先順位によ
って選択された後、コマンドはメモリ制御装置に転送さ
れ、アドレスはアドレス／キーに転送される。メモリ制
御装置は実際の記憶装置コマンドを受は取り、アドレス
が処理されたというＬ２制御装置からの信号を待って、
コマンドを優先順位に入れる。アドレス／キーはＬ２制
御装置から絶対アドレスを受は取り、それを物理アドレ
スに変換し、記憶コマンド・アドレス・バッファに保持
する。Ｌ２キャッシュ制御装置は、それがプロセッサＬ
２キャッシュ記憶機構要求ではないので、Ｌ２制御装置
からコマンドを受は取らない。

メモリ制御装置は、アドレスがアドレス／キーに送られ
たことを示すコマンドとメモリ・ボート識別をＬ２制御
装置から受は取る。メモリ制御装置は、優先順位によっ
て選択されたとき、必要な資源を割り振り、記憶装置コ
マンドを活動化する。

コマンドはＬ２制御装置に転送され、アドレス／キーは
絶対アドレスをＬ２制御装置に転送するように指示され
る。Ｌ２制御装置はメモリ制御コマンドを受は取り、Ｌ
２キャッシュ・サービス優先順位によって選択された後
、アドレス／キーからの絶対アドレスを使用する。アド
レス・ビット２５：２８が非ゼロ・パターンの場合、そ
れを使って通常のＬ２キャッシュ行置換アルゴリズムが
オーバーライドされ、強制的に特定のキャッシュ・セッ
トが選択される。アドレス・ビット２５　：　２８が”
　ｏ　ｏ　ｏ　ｏ　’の場合は、通常のＬ２キャッシュ
行置換アルゴリズムが再度選択される。Ｌ２制御装置は
、動作を開始した後、動作終了でメモリ制御装置に応答
する。メモリ制御装置は、Ｌ２制御装置からコマンド状
況を受は取った後、動作終了で要求側プロセッサに応答
する。

２．４．６ＬＬキャッシュ行または合同式無効化 用途：　ページ不在処理ルーチン中にＬ１キャッシュか
らの部分結果のクリア。「プロセッサ停止」状態を引き
起こすエラーからの回復。ページ不在処理では、マイク
ロコードは、ＴＬＢミス及びそれに続くページ不在時に
、実行中の命令に対するＬ１記憶待ち行列から絶対アド
レスを獲得する。

これらの各Ｌ１キャッシュ行は、システム内のデータの
保全性を維持するため、プロセッサの再起動前に無効に
しなければならない。Ｌ２制御機構内の関連するＬ１状
況項目もクリアしなければならない。エラー回復では、
プロセッサがクロック停止しており、プロセッサのし１
キヤツ／ユ・アレイ及び関連するＬ１状況アレイが記憶
装置内容の現レベルを反映していないことを暗示する。

Ｌ１キャッシュ・アレイは、Ｒマツプに対するアクセス
によってクリアされる。Ｌ１状況アレイはＬ１キャッシ
ュ合同式無効化コマンドによってクリアされる。このコ
マンドは、別の記憶装置コマンドまたは記憶キー・コマ
ンドを出す前に記憶装置コマンドが完了するように、プ
ロセッサ内で同期される。主記憶装置取出し要求及び記
憶要求は、この記憶装置コマンドの実行とオーバーラツ
プすることができる。

記憶装置コマンドの説明 絶対アドレス・ビット２６は、ビット２６がｎｏ″の場
合はＬ１キャッシュ行の無効化、ビット２６が１°°の
場合はＬ１キャッシュ合同式の無効化を選択するのに使
用される。絶対アドレスのビット４：２５はＬ１キャッ
シュ行を無効化するのに意味があり、絶対アドレスのビ
ット２０：２５はＬ１キャッシュ合同式を無効化するの
に意味がある。Ｌ１キャッシュ行の無効化では、適切な
Ｌ１キャッシュ行が要求側プロセッサ中に依然として存
在する場合、Ｌ１キャッシュは、指定された絶対アドレ
スを使ってＬ１ディレクトリの探索を実行して、そのキ
ャッシュ行を無効にする。

Ｌ１命令キャッンユもＬ１オペランド・キャッシュも、
Ｌ１キャッシュ行無効化コマンドで要求される動作を実
行する。要求側プロセッサ内にＬ１命令キャッシュ及び
Ｌ１オペランド・キャッシュに対するＬ１状況項目が依
然として存在する場合、Ｌ２制御装置はそれらの項目を
クリアする。このコマンドは、Ｌ２制御装置に転送され
たときＬ１キャッシュ項目を無効にするので、Ｌ２制御
’Ｊ　ｆｆ２からＬ１キャッシュに無効化要求は転送さ
れない。

Ｌ１キャッシュ合同式の無効化では、適切なＬ１キャッ
シュ行が要求側プロセッサ中に依然として存在する場合
、Ｌ１キャッシュは、指定された絶対アドレスを使って
Ｌ１ディレクトリの探索を実行して、そのキャッンユ行
を無効にする。Ｌ１命令キャッシュもＬ１オペランド・
キャッシュも、Ｌ１キャッシュ行無効化コマンドで要求
される動作を実行する。再試行でＬ１キャッシュの内容
がすでにクリアされているので、これは冗長活動である
。Ｌ２制御装置は、指定されたし１合同式について、要
求側プロセッサ内のＬ１命令キャッシュ及びＬ１オペラ
ンド・キャッシュに対するＬ１状況項目をクリアする。

各状況アレイ中の６つの項目すべてが無効状態にされる
。Ｌ１キャッシュ項目は前の再試行活動でクリアされて
いるので、Ｌ２制御装置からＬ１キャッシュに無効化要
求は転送されない。

３憶コマンドの一行 マイクロコードが、コマンド及び絶対アドレスをＬ１キ
ャッシュに出す。Ｌ１キャッシュは絶対アドレスと記憶
コマンドをＬ２制御装置に転送する。データ・バス上に
はデータは転送されない。

Ｌ１キャッシュはその情報を使って、オペランド・キャ
ッシュ及び命令キャッシュ中の当該のＬ１キャッシュ項
目を無効にする。記（，１要求によって代替プロセッサ
が同じＬ１キャッシュ行の相互無効化を要求した場合、
それを含むＬ２キャッシュ行がＬ２キャッシュ内でＷ　
ｍされたとき、あるいはＬ１キャッシュ合同式無効化コ
マンドとして使用することを意図したときは、Ｌｌキャ
ッシュ・ミスとなる可能性があることに留意されたい。

Ｌ２制御装置は、主コマンド、記憶装置コマンド、絶対
アドレス、続いて実際の記憶装置コマンドを受は取る。

Ｌ２キャッシュ・サービス優先順位によって選択された
後、絶対アドレスを使って、Ｌ２ディレクトリが探索さ
れる。アドレスされたＬ２キャッシュ行に対する訂正不
能記憶装置エラー標識を伴う活動状態のロック、回線保
留またはインベージ凍結があっても、この記憶装置コマ
ンドの結果Ｌ１状況アレイだけが変更できるので、それ
らは無視される。Ｌ２キャッシュ制御装置に情報は転送
されず、メモリ制御装置に動作終了が転送される。アド
レスの高位ビットは、Ｌ２キャッシュ・ディレクトリ出
力との比較対象として使用される。Ｌ２キャッシュ・デ
ィレクトリ探索の結果、次の２つの条件のどちらかが生
じる。Ｌ２キャッシュ・ディレクトリ探索の結果は、Ｌ
１キャッンユ行無効化コマンドのみに適用され、Ｌ１キ
ャッシュ合同式無効化コマンドには適用されない。

−Ｌｌキ＋−／’／ｓ行無効化（Ａ　Ａ　２６　＝　”
　Ｏ”　）ケースＩ Ｌ２キャッシュ・ミスとなり、当該のＬ１状況項目がす
でにクリアされていることを示す。アドレス／キーにも
Ｌ２キャッシュ制御装置にも情報は転送されない。Ｌ２
制御装置は、メモリ制御装置にコマンド完了状況で応答
する。メモリ制御装置は、Ｌ２制御装置からコマンド状
況を受は取ると、要求側プロセッサに動作終了で応答す
る。

ケース２ Ｌ２キャッシュ・ヒツトとなり、Ｌ２キャッシュ・セッ
トが識別される。アドレス／キーにもＬ２キャッシュ制
御装置にも情報は転送されない。

Ｌ２制御装置は、コマンド完了状況でメモリ制御装置に
応答する。要求側プロセッサの両方のＬ１状況アレイが
、Ｌ１キャッシュ行のコピーがアルかどうか探索される
。代替プロセッサのＬ１状況アレイは、この要求の影響
を受けない。低位Ｌ２キャッシュ合同式を使ってＬ１状
況アレイがアドレスされ、Ｌ２キャッシュ・セットと高
位合同式は、Ｌ１状況アレイ出力との比較対象として使
用される。結果が等しい場合、当該の項目がクリアされ
る。Ｌ１キャッシュ無効化に対するアドレス・バス要求
は必要でない。メモリ制御装置は、Ｌ２ｕＪ　弾装ａか
らコマンド状況を受は取ると、要求側プロセッサに動作
終了で応答する。

・Ｌ１キャッシュ合同式無効化（ＡＡ２６＝゛°１“） Ｌ２キャッシュ・ヒツトまたはミスになる。アドレス／
キーにもＬ２キャッシュ制ａＩ装置にもｆ青報は転送さ
れない。Ｌ２制御装置はメモリ制御装置にコマンド完了
状況で応答する。要求側プロセッサの両方のＬ１状況ア
レイは、指定されたＬ１キャッシュ合同式内のすべての
項目が無効状態にリセットされる。代替プロセッサのＬ
１状況アレイは、この要求の影響を受けない。Ｌ１キャ
ッシュ無効化に対するアドレス・バス要求は必要でない
。

メモリ制御装置は、Ｌ２制御装置からコマンド状況を受
は取ると、要求側プロセッサに動作終了で応答する。

２．４．７Ｌ２キャッシュ項目無効化 用途：　記憶システムの診断テスト。記憶階層内のデー
タ保全性は、この記憶装置コマンドを使用する環境にと
って重要ではない。このコマンドは、別の記憶装置コマ
ンドまたは記憶キー・コマンドを出す前に記憶装置コマ
ンドが活動化されるように、プロセッサ内で同期される
。主記憶装置取出し及び記憶要求は、この記憶装置コマ
ンドの実行とオーバーラツプすることができる。マイク
ロコードは、構成内の特定のプロセッサが静止している
場合、それが訂正不能記憶装置エラー標識を伴うロック
、回線保留またはインベージ凍結をもたない状態のまま
になるようにしなければならない。そうしないと、静止
中のプロセッサが要求されたＬ２キャッシュ項目内のＬ
２キャッシュ行に、訂正不能記憶装置エラー標識を伴う
ロック、回線保留またはインページ凍結を有するとき、
無効化記憶装置コマンドが完了できないので、ロックア
ウト条件が生じる恐れがある。

記憶装置コマンドの説明 マイクロコードが、対応する記憶Ｖ２ｆｌ￥アドレス・
バスのビット位置に、Ｌ２キャッシュ合同式、すなわち
絶対アドレスのビット１６：２４を供給する。Ｌ２キャ
ッシュ・セットがアドレス・ビット２５：２７に挿入さ
れており、次のように解釈される。

”　ｏ　ｏ　ｏ　”はＯにセットされる。

ＯＯ１”は１にセットされる。

“’　０１０　”は２にセットされる。

°“１００“°は３にセットされる。

“’ｔｏｉ”は４にセットされる。

”１１０”は５にセットされる。

残りのビット・パターンは無効である。このアドレスを
、Ｌ１キャッシュは絶対アドレスと見なす。マイクロコ
ードから供給されるＬ２キャッシュ合同式とキャッシュ
・セットで指定されるＬ２キャッシュ項目が、対応する
Ｌ２ミニ・ディレクトリ項目と共に無効にされる。要求
された項目内のＬ２キャッシュ行状況がどうであろうと
、その行は決してＬ３メモリにフラッシュされない。ま
たＬ１状況アレイが探索され、Ｌ１キャッシュ・レベル
にＬ２キャッシュ行のコピーが存在する場合はそれがパ
ージされ、当該のＬ１状況項目がクリアされる。

記憶１置コマンドの・行 マイクロコードが、コマンド及び絶対アドレス（Ｌ２キ
ャッシュ合同式とキャッシュ・セット）をＬ１キャッシ
ュに出す。Ｌ１キャッシュは絶対アドレスとアドレス・
パス記憶装置コマンドヲＬ２制御装置に転送し、実際の
記憶装置コマンドをメモリ制御装置に転送する。データ
・バス上にはデータは転送されない。Ｌ２制御装置は、
主コマンド、記憶装置コマンド、絶対アドレス、続いて
アドレス・バス・コマンドを受は取る。Ｌ２制御装置は
コマンド有効をメモリ制御装置及びアドレス／キーに転
送する。Ｌ２キャッシュ・サービス優先順位によって選
択された後、コマンドはメモリ制御装置に転送され、ア
ドレスはアドレス／キーに転送される。メモリ制御装置
は実際の記憶装置コマンドを受は取り、アドレスが処理
されたというし２制鍾装置からの信号を待って、コマン
ドを優先順位に入れる。アドレス／キーはＬ２制御弾装
から絶対アドレスを受は取り、それを物理アドレスニ変
換シ、記憶コマンド・アドレス・バッファに保持する。

Ｌ２キャッシュ制御装置は、それがプロセッサＬ２キャ
ッシュ記憶機構要求ではないので、Ｌ２制御装置からコ
マンドを受は取らない。

メモリ制御装置は、アドレスがアドレス／キーに送られ
たことを示すコマンドとメモリ・ボート識別をＬ２制御
装置から受は取る。メモリ制御装置は、優先順位によっ
て選択されたとき、必要な資源を割り振り、記憶装置コ
マンドを活動化する。

Ｌ２キャッシュ項目無効化コマンドはＬ２制御装置に転
送され、アドレス／キーは絶対アドレスをＬ２制御装置
に転送するように指示される。Ｌ２制御装置はＬ２キャ
ッシュ項目を無効化するためのメモリ制御コマンドを受
は取り、Ｌ２キャッシュ・サービス優先順位によって選
択された後、アドレス／キーからの絶対アドレスを使っ
てＬ２キャッシュ・ディレクトリをアドレスする。Ｌ２
キャッシュは、アドレス／キーからのアドレスがＬ２キ
ャッシュ合同式とキャッシュ・セットを含むことを知っ
て、そのアドレスを使用する。Ｌ２制御装置はＬ２キャ
ッシュ制御装置に情報を転送せず、メモリ制御装置にコ
マンド回答を転送する。

Ｌ２ディレクトリの探索から、次の３つの条件のいずれ
かが生じる。

ケース１ 指定されたＬ２キャッシュ項目がすでに無効または不良
とマークされている。アドレス／キーに情報は転送され
ない。後で、Ｌ２キャッシュ行状況がメモリ制御装置に
転送される。メモリ制御装置は、Ｌ２キャッシュ・ミス
というＬ２キャッシュ行状況を受は取り、要求側プロセ
ッサに動作終了で応答する。Ｌ２ミニ・ディレクトリ項
目の無効化は必要でない。

ケース２ 選択されたＬ２キャッシュ行に対して、訂正不能記憶装
置エラー標識を伴うロック、回線保留またはインページ
凍結が活動状態にある。アドレス／キーに情報は転送さ
れない。後でＬ２キャッシュ行状況がメモリ制御装置に
転送される。メモリ制御装置は、ロックというＬ２キャ
ッシュ行状況を受は取り、コマンドの現在の実行を打ち
切る。記憶装置コマンドが一時的に保留にされて、ロッ
ク衝突をクリアするための時間を与え、次いでコマンド
全体の実行を試みて再度メモリ制御装置優先順位に入る
。

ケース３ Ｌ２キャッシュ行が有効で、変更済みまたは未変更であ
る。Ｌ２キャッシュ項目は無効とマークされている。Ｌ
２制御装置は、組み合わせたアドレス、Ｌ２キャッシュ
合同式、及びＬ２キャッシュ・ディレクトリから読み取
った絶対アドレス・ビットを、Ｌ２キャッシュ・セット
と共にアドレス／キーに転送する。後でＬ２キャッシュ
行状況がメモリ制御装置に転送される。無効になったＬ
２キャッシュ項目に対するミニ・ディレクトリの更新を
保証するために、強制的にメモリ制御装置をＬ２ディレ
クトリ・ヒント状況にしなければならない。無効とマー
クされたＬ２キャ、シュ行内に２つのＬ１キャッシュ行
のコピーがあるかどうかすべてのＬ１キャッシュ行が探
索される。低位Ｌ２キャッシュ合同式を使ってＬ１状況
アレイがアドレスされ、Ｌ１状況アレイとＬ２キャッシ
ュ・セットと高位合同式が、Ｌ１状況アレイ出力との比
較対象として使用される。Ｌ１キャッシュのコピーが見
つかった場合は、当該のＬｌ／Ｌ２アドレス・バスの無
効化が要求される。アドレス・バスに対する要求がその
Ｌ１キャッシュによって許可された後、Ｌ１キャッシュ
のコピーを無効にするために、Ｌ１キャッシュ合同式及
びＬ１キャッシュ・セットが、Ｌ１オペランド・キャッ
シュ用とＬ１命令キャッシュ用に２つずつ、当該のプロ
セッサに同時に転送される。Ｌ１キャッシュは、一定数
のサイクルの間に必要なアドレス・インターフェースが
許可されることを保証するので、Ｌ２キャッシュ項目無
効化コマンドは、ローカル無効化または相互無効化の要
求の影響を受けない。アドレス／キーは、Ｌ２制御装置
から絶対アドレスを受は取り、それを物理アドレスに変
換し、Ｌ２キャッシュ・セットと共に記憶装置コマンド
・アドレス・バッファに保持する。メモリ制御装置は、
Ｌ２ヒツトというＬ２キャッシュ行状況を受は取り、ア
ドレス／キー中のこのプロセッサに関連する記憶装置コ
マンド・アドレス・バッフアラ使って、Ｌ２ミニ・ディ
レクトリ中の当該項目の無効化を要求する。次いで、メ
モリ制御装置は要求側プロセッサに動作終了で応答する
。

２．４．８　　メモリ内部レジスタ読取り用途：　主記
憶装置と拡張機構の診断テスト。

このコマンドは、要求側プロセッサへの選択されたメモ
リ内部レジスタの取出しを完了するために、主記憶装置
取出し要求と一緒に使用される。このコマンドは、要求
側プロセッサ内で記憶装置活動が開始する前に記憶装置
コマンドが完了するように、プロセッサ内で同期される
。

記憶コマンドの説明 マイクロコードが、コマンドと絶対アドレスを供給する
。絶対アドレスのビット２４だけが、メモリ・ボートを
選択する際にメモリ内部レジスタ読取りコマンドにとっ
て意味がある。この記憶コマンドは、操作用コマンド対
の前半部である。このコマンドは、指定されたメモリ・
ボートから１２８バイト・メモリ・バッファに選択され
たメモリ内部レジスタを読み込むように設計されている
。

選択されたボートのメモリ・カード内の４個の制御チッ
プがすべて読取り動作に関与し、その特殊機能レジスタ
、検査ビット・レジスタ、冗長ビット・レジスタ及びシ
ンドローム・レジスタのコピーを、記憶装置データ・バ
スを介して記憶システムのプリセット位置に転送する。

この記憶装置コマンドは、このコマンドの実行のために
のみ、メモリ・バッファを要求側プロセッサと関連付け
る。

この記憶装置コマンドを実行してから、要求側プロセッ
サからの第２のコマンドであるＬ２キャッシュ・ミスを
伴うプロセッサ取出しを受は取り、続いてそれを完了す
るまでの間に、メモリ・バッファ資源ロックは維持され
ない。この操作用コマンド対の第２のコマンドは、同じ
プロセッサから出される、Ｌ２キャッンユ・ミスをもた
らす次の主記憶装置取出し要求である。記憶システムは
、データの供給源及びＬ２キャッシュ更新以外の点では
、Ｌ２キャッシュ・ミスを通常通り処理する。

指定されたアドレスからキャッシュ記憶機構にインペー
ジされるデータは、選択されたメモリ・ボートではなく
てメモリ・バッファからくる。以前にメモリ内部レジス
タ読取りコマンドによってメモリ・バッファにロードさ
れたデータのうち３２バイトが、Ｌ１キャッシュ内の通
常の６４バイト・インページ・シーケンスを提供するた
め、Ｌ１キャッシュに２回転送される。このデータは、
プロセッサ取出し要求に割り振られたＬ２キャッンユ・
インページ・バッファにはロードされず、その代りに前
のインページ・・バッファの内容が選択されたＬ２キャ
ッシュ項目にロードされ、所与のＬ２キャッ７ユ行につ
いてＬ１キャッシュとＬ２キャッシュの間でデータが一
致しなくなる。マイクロコードは、メモリ・バッファの
内容をＬ１キャッシュにインページさせるため、次の主
記憶装置取出し要求に対するＬ２キャ、ンユ・ミスを保
証しなければならない。指定された記憶装置アドレスは
１２８バイトの境界上になければならないが、どちらの
Ｌ３ポートが選択されてもよい。

記憶装置コマンドへ笈丘 マイクロコードが、コマンド及び絶対アドレスをＬ１キ
ャッシュに出す。Ｌ１キャッシュは絶対アドレスとアド
レス・バス記憶装置コマンドをＬ２制御装置に転送し、
実際の記憶装置コマンドをメモリ制御装置に転送する。

データ・バス上にはデータは転送されない。Ｌ２制御装
置は、主コマンド、記憶装置コマンド、絶対アドレス、
続いてアドレス・バス・コマンドを受は取る。Ｌ２制御
装置はコマンドを効をメモリ制御装置及びアドレス／キ
ーに転送する。Ｌ２キャッシュ・サービス優先順位によ
って選択された後、コマンドはメモリ制御５　ａに転送
され、アドレスはアドレス／キーに転送される。メモリ
制御装置は実際の記憶装置コマンドを受は取り、アドレ
スが処理されたというＬ２制御装置からの信号を待って
、コマンドを優先順位に入れる。アドレス／キーはＬ２
制御装置から絶対アドレスを受は取り、それを物理アド
レスに変換し、記憶コマンド・アドレス・バッファに保
持する。Ｌ２キャッシュ制御装置は、それがプロセッサ
上２キャッシュ記憶機構要求ではないので、Ｌ２制御装
置からコマンドを受は取らない。

メモリ制御装置は、アドレスがアドレス／キーに送られ
たことを示すコマンドとメモリ・ボート識別をＬ２制御
装置から受は取る。メモリ制御装置は、優先順位によっ
て選択されたとき、必要な資源を割り振り、記憶装置コ
マンドを活動化する。

コマンドはＢＳＵ制御装置に転送され、アドレス／キー
は絶対アドレスをＢＳＵ制御装置に転送するように指示
される。ＢＳＵ制御装置は、コマンドと物理アドレスを
Ｌ２データ・フローを介して指定されたメモリ・ボート
に転送することにより、診断メモリ取出しを開始する。

ＢＳＵ制御装置は、この記憶装置コマンドに関連するプ
ロセッサ識別を記録して、後でこのプロセッサからの次
の主記憶装置取出し要求があったとき読取り動作が完了
できるようにする。選択されたメモリ・ボートは、要求
された診断読取りを実行して、データを必要なメモリ・
インターフェース・レジスタに渡し、Ｌ２データ・フロ
ーはそれを記憶チャネル・データ・バッファ機能中のメ
モリ・バッファに送ル。

選択されたメモリ・ボートからメモリ・バッファへのデ
ータ転送は２回だけ行なわれる。メモリ・バッファへの
最後のデータ転送が完了する間に、ＢＳＵ制御装置はメ
モリ制御装置に動作完了を転送する。メモリ制御装置は
、ＢＳＵ制御装置から動作終了を受は取ると、このプロ
セッサに対するメモリ・ボート及びメモリ・バッファ資
源ロックを解放し、要求側プロセッサに動作終了を転送
する。

２．４．９　　アドレス限界チエツク設定用途：　絶対
記憶域を２つの領域に区分し、サブチャネルによる一方
または両方の区画へのデータ・アクセスを制限するため
に、３７０−ＸＡチャネルが使用する。別の記憶装置コ
マンドまたは記憶キー・コマンドを出す前にこの記憶装
置コマンドが完了するように、このコマンドはプロセッ
サ内で同期される。主記憶装置取出し要求及び記憶要求
は、この記憶装置コマンドの実行とオーバーラツプする
ことができる。

記憶装置コマンドの説明 マイクロコードが、コマンドと絶対アドレスを供給する
。絶対アドレスのビット１：１５だけが意味があり、６
４にバイトの境界上の絶対アドレスをもたらす。コマン
ドを出す前に、マイクロコードは、絶対アドレスのビッ
ト１：１５を絶対アドレス・ビット位ｆｉ！ｆｆ１５：
１９にシフトし、空いたビット位置にゼロを挿入しなけ
ればならない。

記憶装置コマンドの実行 マイクロコードが、コマンド及び絶対アドレスをＬ１キ
ャッシュに出す。Ｌ１キャッシュは絶対アドレスとアド
レス・バス記憶装置コマンドヲＬ２制御装置に転送し、
実際の記憶装置コマンドをメモリ制御装置に転送する。

データ・バス上にはデータは転送されない。Ｌ２制御装
置は、主コマンド、記憶装置コマンド、絶対アドレス、
続いてアドレス・パス・コマンドを受は取る。Ｌ２制御
装置はコマンド宵効をメモリ制御装置及びアドレス／キ
ーに転送する。Ｌ２キャッシュ・サービス優先順位によ
って選択された後、コマンドはメモリ制御装置に転送さ
れ、アドレスはアドレス／キーに転送される。メモリ制
御装置は実際の記憶装置コマンドを受は取り、アドレス
が処理されたというし２制御装置からの信号を待って、
コマンドを優先順位に入れる。アドレス／キーはＬ　２
　制御装置から絶対アドレスを受は取り、それを物理ア
ドレスに変換し、記憶コマンド・アドレス・バッファに
保持する。Ｌ２キャッシュ制御装置は、それがプロセッ
サ上２キャッシュ記憶機構要求ではないので、Ｌ２制御
装置からコマンドを受は取らない。

メモリ制御装置は、アドレスがアドレス／キーに送られ
たことを示すコマンドとメモリ・ポート識別をＬ２制御
装置から受は取る。メモリ制御装置は、優先順位によっ
て選択されたとき、必要な資源を割り振り、記憶装置コ
マンドを活動化する。

コマンドはＬ２制御装置に転送されて、アドレス限界レ
ジスタをセットする。要求側プロセッサに動作完了が転
送される。メモリ制御コマンドを受は取ると、アドレス
／キーは直ちに要求側プロセッサに関連する記憶装置コ
マンド絶対アドレス・バッファのビット５：１９からの
アドレス限界レジスタのビット１：１５をセットする。

２．４．１ＯＬ２キャッシュ項目無効化及びフラッシュ 用途：　記憶ンステムの診断テスト。このコマンドは、
別の記憶装置コマンドまたは記憶キー・コマンドを出す
前に記憶装置コマンドが活動化されるように、プロセッ
サ内で同期される。主記憶装置取出し要求及び記憶要求
は、この記憶装置コマンドの実行とオーバーラツプする
ことができる。

マイクロコードは、構成内の特定のプロセッサが静止し
ている場合、それが訂正不能記憶装置エラー標識を伴う
ロック、回線保留またはインベージ凍結をもたない状態
のままとなることを保証しなければならない。そうしな
いと、静止中のプロセッサが要求されたＬ２キャッシュ
項目内のＬ２キャッシュ行に、訂正不能記憶装置エラー
標識を伴うロック、回線保留またはインページ凍結を有
するとき、無効化及びフラッシュ記憶装置コマンドが完
了できないので、ロックアウト条件が生じる恐れがある
。

記憶装置コマンドの説明 マイクロコードが、対応する記憶装置アドレス・バスの
ビット位置に、Ｌ２キャッシュ合同式、すなわち絶対ア
ドレスのピッ）１６：２４を供給する。Ｌ２キャッシュ
・セットがアドレス・ビット２５　：　２７に挿入され
ており、次のように解釈される。

”　ｏ　ｏ　ｏ　”はＯにセットされる。

°“００１”は１にセットされる。

“０１０″は２にセットされる。

１“１００″は３にセットされる。

“”　ｔ　ｏ　ｉ　”は４にセットされる。

”　ｉ　ｔ　ｏ　”は５にセットされる。

残りのビット・パターンは無効である。このアドレスを
、Ｌ１キャッシュは絶対アドレスと見なす。マイクロコ
ードによって供給されるＬ２キャッシュ合同式とキャッ
シュ・セットで指定されたＬ２キャッシュ項目が、対応
するＬ２ミニ・ディレクトリ項目と共に無効にされる。

指定されたキャッシュ項目内に含まれるＬ２キャッシュ
行が変更される場合、その行はＬ３メモリにフラッシュ
される。またＬ１状況アレイが探索され、Ｌ１キャッシ
ュ・レベルにＬ２キャッシュ行のコピーが存在する場合
はそれがパージされ、当該のＬ１状況項目がクリアされ
る。

記憶装置コマンドの実行 マイクロコードが、コマンド及び絶対アドレス（Ｌ２キ
ャッシュ合同式及びキャッシュ・セット）をＬ１キャッ
シュに出す。Ｌ１キャッシュは絶対アドレスとアドレス
・バス記憶装置コマンドをＬ２制御装置に転送し、実際
の記憶装置コマンドをメモリ制御装置に転送する。デー
タ・バス上にはデータは転送されない。Ｌ２制御装置は
、主ファント、記憶装置コマンド、絶対アドレス、続い
てアドレス・バス・コマンドを受は取る。Ｌ２制御装置
はコマンド有効をメモリ制御装置及びアドレス／キーに
転送する。Ｌ２キャッシュ・サービス優先順位によって
選択された後、コマンドはメモリ制御装置に転送され、
アドレスはアドレス／キーに転送される。メモリ制御装
置は実際の記憶装置コマンドを受は取り、アドレスが処
理されたというし２制御装置からの信号を待って、コマ
ンドを優先順位に入れる。アドレス／キーはＬ２制御装
置から絶対アドレスを受は取り、それを物理アドレスニ
変換シ、記憶コマンド・アドレス・バッファに保持する
。Ｌ２キャッシュ制御装置は、それがプロセッサＬ２キ
ャッシュ記憶機構要求ではないので、Ｌ２制御装置から
コマンドを受は取らない。

メモリ制御装置は、アドレスがアドレス／キーに送られ
たことを示すコマンドとメモリ・ポート識別をＬ２制御
装置から受は取る。メモリ制御装置は、優先順位によっ
て選択されたとき、必要な資源を割り振り、記憶装置コ
マンドを活動化する。

Ｌ２キャッシュ項目無効化及びフラッシュ・コマンドは
Ｌ２制御装置に転送され、アドレス／キーは絶対アドレ
スをＬ２制御装置に転送するように指示される。Ｌ２制
御装置はＬ２キャツンユ項目を無効化及びフラッシュす
るためのメモリ制御コマンドを受は取り、Ｌ２キャッシ
ュ・サービス優先順位によって選択された後、アドレス
／キーからの絶対アドレスを使ってＬ２キャッシュ・デ
ィレクトリをアドレスする。Ｌ２キャッシュは、アドレ
ス／キーからのアドレスがＬ２キャッシュ合同式とキャ
ッシュ・セットを含むことを知って、そのアドレスを使
用する。「変更済みで非ロックの場合アウトページ・バ
ッファ・ロード」コマンドがＬ２キャッシュ制御装置に
転送され、コマンド回答がメモリ制御装置に転送される
。Ｌ２ディレクトリの探索から、次の４つの条件のいず
れかが生じる。

ケース１ 指定されたＬ２キャッシュ項目がすでに無効または不良
とマークされている。アドレス／キーに情報は転送され
ない。Ｌ２キャッシュ行状況とキャッシュ・セットがＬ
２キャッシュ制御装置に転送され、キャッシュ・セット
修飾子がＬ２キャッシュに転送され、Ｌ２キャッシュ行
状況がメモリ制御装置に転送される。Ｌ２キャッシュ項
目が無効または不良状態のため、強制的に未変更状況に
なる。Ｌ２キャッシュ項目が無効または不良状態のため
、Ｌ１状況アレイの比較が阻止される。Ｌ２キャッシュ
制御装置はＬ２制御装置から「変更済みで非ロックの場
合アウトページ・バッファ・ロード」コマンドを受は取
り、Ｌ２キャッシュ行の読取りの準備をする。Ｌ２キャ
ッシュ制御装置は、未変更というＬ２キャッシュ行状況
を受は取ると、このコマンドをドロップする。メモリ制
御装置は、Ｌ２キャッシュ・ミスというＬ２キャッシュ
行状況を受は取り、要求側プロセッサに動作終了で応答
する。Ｌ２ミニ・ディレクトリ項目の無効化は必要ない
。

ケース２ 選択されたＬ２キャッシュ行に対して、訂正不能記憶装
置エラー標識を伴うロック、回線保留またはインベージ
凍結が活動状態にある。アドレス／キーに情報は転送さ
れない。Ｌ２キャッシュ行状況とキャッシュ・セットが
Ｌ２キャッシュ制御装置に転送され、キャッシュ・セッ
ト修飾子がＬ２キャッシュに転送され、Ｌ２キャッシュ
行状況がメモリ制御装置に転送される。訂正不能記憶装
置エラー衝突を伴うロック、回線保留またはインベージ
凍結のためにＬ１状況アレイ比較が阻止される。Ｌ２キ
ャッシュ制御装置はＬ２制御装置から「変更済みで非ロ
ックの場合アウトページ・バッファ・ロード」コマンド
を受は取り、Ｌ２キャッシュ行の読取りの準備をする。

Ｌ２キャッシュ制御装置は、ロックというＬ２キャッシ
ュ行杖況を受は取ると、このコマンドをドロップする。

メモリ制御装置は、ロックというＬ２キャッシニ行状況
を受は取り、コマンドの現在の実行を打ち切る。

記憶装置コマンドが一時的に保留にされて、ロック衝突
をクリアするための時間を与え、次いでコマンド全体の
実行を試みて再度メモリ制御装置優先順位に入る。

ケース３ Ｌ２キャッシュ行が有効で、未変更である。Ｌ２キャッ
シュ項目は無効とマークされている。Ｌ２制御装置は、
組み合わせたアドレス、Ｌ２キャッシュ合同式、及びＬ
２キャッシュ・ディレクトリから読み取った絶対アドレ
ス・ビットを、Ｌ２キャッシュ・セットと共にアドレス
／キーに中云送する。Ｌ２キャッシュ行状況とキャッシ
ュ・セットがＬ２キャッシュ制御装置に転送され、キャ
ッシュ・セット修飾子がＬ２キャッシュに転送され、Ｌ
２キャッシュ行状況がメモリ制御装置に転送される。無
効になったＬ２キャッシュ項目に対するミニ・ディレク
トリの更新を保証するために、メモリ制御装置を強制的
にＬ２ディレク）　ＩＪ・ヒツト状況にしなければなら
ない。無効とマークされたＬ２キャッシュ行内の２つの
Ｌ１キャッシュ行のコピーを求めてすべてのＬ１状況ア
レイが探索される。低位Ｌ２キャッシュ合同式を使って
Ｌｌ状況アレイがアドレスされ、Ｌ２キャッンユ・セッ
トと高位合同式が、Ｌ１状況アレイ出力との比較対象と
して使用される。Ｌ１キャッシュのコピーが見つかった
場合は、当該のＬＬ／Ｌ２アドレス・バスの無効化が要
求される。アドレス・バスに対する要求がそのＬ１キャ
ッシュによって許可された後、Ｌ１キャッシュのコピー
を無効にするために、Ｌ１キャッシュ合同式及びＬ１キ
ャッシュ・セットが、Ｌｌオペランド・キャッシュ用と
Ｌ１命令キャッシュ用に２つずつ、当該のプロセッサに
同時に転送される。Ｌ１キャッシュは、一定数のサイク
ルの間に必要なアドレス・インターフェースが許可され
ることを保証するので、無効化及びフラッシュ・コマン
ドは、ローカル無効化または相互無効化の要求の影響を
受けない。アドレス／キーは、Ｌ２制御装置から絶対ア
ドレスを受は取り、それを物理アドレスに変換し、Ｌ２
キャッシュ・セットと共に記憶装置コマンド・アドレス
・バッファに保持する。Ｌ２キャッシュ制御装置は、Ｌ
２制御装置から「変更済みで非ロックの場合アウトベー
ジ・バッファ・ロード」コマンドを受は取り、Ｌ２キャ
ッシュ行の読取りの準備をする。

Ｌ２キャッシュ制御装置は、未変更というＬ２キャッシ
ュ行状況を受は取ると、このコマンドをドロップする。

メモリ制御装置は、Ｌ２ヒツトというＬ２キャッシュ行
状況を受は取り、アドレス／キー中のこのプロセッサに
関連する記憶装置コマンド・アドレス・バッファを使っ
て、Ｌ２ミニ・ディレクトリ中の当該項目の無効化を要
求する。

次いで、メモリ制御装置は要求側プロセッサに動作終了
で応答する。

ケース４ Ｌ２キャッシュ行が有効で、変更済みである。

Ｌ２キャッシュ項目は無効とマークされている。

Ｌ２制御装置は、組み合わせたアドレス、Ｌ２キャッシ
ュ合同式、及びＬ２キャッシュ・ディレクトリから読み
取った絶対アドレス・ビットを、Ｌ２キャッシュ・セッ
トと共にアドレス／キーに転送する。Ｌ２キャッシュ行
状況とキャッジ、・セットがＬ２キャッシュ制御装置に
転送され、キャッシュ・セット修飾子がＬ２キャッシュ
に転送され、Ｌ２キャッシュ行状況がメモリ制御装置に
転送される。ｉ８１【効になったＬ２キャッシュ項目に
対スるミニ・ディレクトリの更新を保証するために、メ
モリ制御装置を強制的にＬ２ディレクトリ・ヒツト状況
にしなければならない。無効とマークされたＬ２キャッ
シュ行内の２つのＬ１キャッシュ行のコピーを求めてす
べてのＬ１状況アレイが探索される。低位Ｌ２キャッシ
ュ合同式を使ってＬ１状況アレイがアドレスされ、Ｌ２
キャッシュ・セットと高位合同式が、Ｌ１状況アレイ出
力との比較対象として使用される。Ｌ１キャッシュのコ
ピーが見つかった場合は、当該のＬｌ／Ｌ２アドレス・
バスの無効化が要求される。アドレス・バスに対する要
求がそのＬ１キャッシュによって許可された後、Ｌ１キ
ャッシュのコピーを無効にするために、Ｌ１キャッシュ
合同式及びＬ１キャッシュ・セントが、Ｌ１オペランド
・キャッシュ用とＬ１命令キャッシュ用に２つずつ、当
該のプロセッサに同時に転送される。Ｌ１キャッシュは
、一定数のサイクルの間に必要なアドレス・インターフ
ェースが許可されることを保証するので、無効化及びフ
ラッシュ・コマンドは、ローカル無効化または相互無効
化の要求の影響を受けない。アドレス／キーは、Ｌ２制
御装置から絶対アドレスを受は取り、それを物理アドレ
スに変換し、Ｌ２キャッシュ・セットと共に記憶装置コ
マンド・アドレス・バッファに保持する。Ｌ２キャッシ
ュ制御装置はＬ２刊御装置から「変更済みで非ロックの
場合アウトベージ・バッファ・ロード」コマンドを受は
取り、Ｌ２キャッシュ行の読取りの準備をする。Ｌ２キ
ャッシュ制御装置は、Ｌ２制御装置から状況を受は取る
と、Ｌ２キャッシュに、指定されたＬ２キャッシュ合同
式及びキャッシュ・セットからの丸−行をＬ２制御装置
によって指定されたアウトベージ・バッファに読み出す
よう指示する。メモリ制御装置は、強制し２ヒツトとい
うＬ２キャッシュ行状況を受は取り、アドレス／キー中
のこのプロセッサに関連する記憶装置コマンド・アドレ
ス・バッファを使って、Ｌ２ミニ・ディレクトリ中の当
該項目の無効化を要求する。

メモリ制御装置はアドレス／キーに、Ｌ３物理アドレス
をＢＳＵ制御装置に送るように要求し、アウトベージ・
バッファ・アンロード・コマントヲＢＳＵ制御装置に転
送してＬ２キャッシュ行を必要なＬ３メモリ・ボートに
記憶させる。次いで、メモリ制御装置は要求側プロセッ
サに動作終了で応答する。ＢＳＵ制御装置は、メモリ制
御装置からコマンドを受は取り、アドレス／キーからア
ドレスを受は取る。ＢＳＵ制御装置は、そのコマンドと
アドレスをＬ２キャッシュ・データ・フローを介して選
択されたメモリ・ボートに転送することにより、Ｌ３メ
モリ行の書込みを開始する。データはアウトベージ・バ
ッファからメモリに一時に１６バイトずつ転送される。

最後のデータの転送後、ＢＳＵ制御装置はメモリ制御装
置に動作終了で応答する。メモリ制御装置は、ＢＳＵ制
御装置から動作終了を受は取ると、Ｌ３ボートを解放し
て、メモリ・ボートへのオーバーラツプしたアクセスを
可能にする。

２．４．１１Ｌ３行埋込み 用途：　主記憶装置のＭＶＣＬパターン埋込み。

Ｌ３主記憶装置の診断テスト。マイクロコードは、この
記憶装置コマンドを出す前に、要求側プロセッサに対す
る記憶待ち行列が空であることを確認しなければならな
い。このコマンドは、要求側プロセッサ内で記憶装置活
動が開始する前に記憶装置コマンドが活動化されるよう
に、プロセッサ内で同期される。マイクロコードは、構
成内の特定のプロセッサが静止している場合、それが訂
正不能記憶装置エラー標識を伴うロック、回線保留また
はインページ凍結をもたない状態のままとなることを保
証しなければならない。そうしないと、静止中のプロセ
ッサが要求されたＬ２キャッシュ項目内のＬ２キャッシ
ュ行に、訂正不能記憶装置エラー標識を伴うロック、回
線保留またはインページ凍結を有するとき、Ｌ３行埋込
み記憶装置コマンドが完了できないので、ロックアウト
条件が生じる恐れがある。

記憶装置コマンドの説明 この記憶装置コマンドは、１２８バイトのＬ３メモリ行
−杯に８バイトのデータ・パターンを複製するために使
用される。マイクロコードが、コマンド中の論理アドレ
スを指定する。絶対アドレスは、Ｌ１キャッシュ内で適
当にアドレス変換すれた後、Ｌ２キャッシュ・ディレク
トリの探索に使用される。Ｌ２キャッシュ・ヒツトにな
った場合、Ｌ２キャッシュ行は無効にされる。Ｌ２ミニ
・ディレクトリ中の対応する項目も無効にされる。

Ｌ１状況アレイも探索され、Ｌｌキャッシュ・レベルに
Ｌ２キャッシュ行のコピーが存在する場合はそのコピー
がパージされ、当該のＬ１状況項目がクリアされる。Ｌ
１キャッシュは、この記憶袋［δコマンドに関連するＬ
１キャッシュ行を無効にする必要はない。Ｌ２キャッシ
ュ中にその行が存在する場合、Ｌ２制御装置は、このコ
マンド実行（７）　−［とじて、構成内のすべてのＬ１
キャッシュ・コピーの無効化を要求する。

記憶装置コマンドのニー行 マイクロコードが、コマンドとＬ３主記憶装置中の１２
８バイトの境界上の論理アドレスを、ローカル記憶装置
から出された８バイトのデータ・パターンと共にＬ１キ
ャッシュに出す。アドレッシング例外または保護例外が
存在する場合、Ｌ２キャッシュ及びメモリ制御装置に記
憶装置コマンドとアドレスとデータは転送されない。Ｌ
１キャッシュは、絶対アドレスとアドレス・バス記憶装
置コマンドをＬ２制御装置に転送し、実際の記憶装置コ
マンドをメモリ制御装置に転送する。８バイトのデータ
・パターンがＬ２キャッシュに転送される。Ｌ２制御装
置は、主コマンド、記憶装置コマンド、絶対アドレス、
続いてアドレス・バス・コマンドを受は取る。この記憶
装置コマンドはＬ２キャッシュに直接アクセスしないの
で、パターン・データの８バイトが複製されて、１６バ
イトの代替データ・バッファにロードされる。Ｌ２制御
装置はコマンドを効をメモリ制御装置及びアドレス／キ
ーに転送する。Ｌ２キャッシュ・サービス優先順位によ
って選択された後、コマンドはメモリ制御装置に転送さ
れ、アドレスはアドレス／キーに転送される。メモリ制
御装置は実際の記憶装置コマンドを受は取や、アドレス
が処理されたというし２制御装置からの信号を待って、
コマンドを優先順位に入れる。アドレス／キーはＬ２制
御装置から絶対アドレスを受は取り、それを物理アドレ
スに変換し、記憶装置コマンド・アドレス・バッファに
保持する。Ｌ２キャッシュ制御装置は、それがプロセッ
サＬ２キャッシュ記憶機構要求ではないので、Ｌ２制御
装置からコマンドを受は取らない。メモリ制御Ｈａは、
アドレスがアドレス／キーに送られたことを示すコマン
ドとメモリ・ボート識別をＬ２制御装置から受は取る。

メモリ制御装置は、優先順位によって選択されたとき必
要な資源を割り振り、記憶装置コマンドを活動化する。

メモリ制御装置は、Ｌ２キャッシュ行を無効化するコマ
ンドをＬ２制御装置に転送し、アドレス／キーに、絶対
アドレスをＬ２制御装置に転送し、物理アドレスをＢＳ
Ｕ制御装置に転送し、それを含む４にバイト・ページの
参照ビット及び変更ビットを更新するように要求する。

メモリ制御装置はＢＳＵ制御装置にコマンドを転送する
。

このＬ３行埋込みコマンドは、「非ロックの場合メモリ
制御装置アクセス実行」コマンドでＬ２制御装置によっ
て転送されるＬ２キャッシュ行状況に基づいて、条件付
きでＢＳＵ制御装置によって実行される。アドレス／キ
ーは記憶装置コマンド・アドレス・バッファを使って、
記憶キー・アレイの更新を開始する。指定された４にバ
イト・ページの参照ビット及び変更ビットが°１“にセ
ットされる。ＢＳＵ制御装置はメモリ制御装置がらコマ
ンドを受は取り、Ｌ２制御装置からの状況を待つ。Ｌ２
制御装置はメモリ制御コマンドを受は取り、Ｌ２−ｔ−
ヤッシュ・サービス優先順位によって選択された後、ア
ドレス／キー・アドレスヲ使ってＬ２キャッシュ・ディ
レクトリを探索する。

「非ロックの場合メモリ制御装置アクセス実行」コマン
ドが、ＢＳＵ制御装置に転送すべくり、２キヤツシユ制
御装置に転送され、コマンド回答がメモリ制御装置に転
送される。Ｌ２ディレクトリの探索の結果、次の３つの
条件のいずれかが生じる。

ケース１ ディレクトリ探索の結果、Ｌ２キャッシュ・ミスになっ
た。アドレス／キーに情報は転送されない。Ｌ２キャッ
シュ行状況とキャッシュ・セットがＬ２キャッシュ制御
装置に転送され、キャッシュ・セント修飾子がＬ２キャ
ッシュに転送され、Ｌ２キャッシュ行状況がメモリ制御
装置に転送される。Ｌ２キャッシュ・ミスのため、Ｌ１
状況アレイの比較が阻止される。メモリ制御装置は、Ｌ
２キャッシュ・ミス及び非ロックというＬ２キャッシュ
行状況を受は取る。Ｌ２ミニ・ディレクトリの更新は必
要ない。メモリ制御装置は要求側プロセッサに動作終了
を転送する。ＢＳＵ制御装置は、Ｌ２制御装置から「非
ロックの場合メモリ制御装置アクセス実行」コマンドを
受は取り、アドレス／キーから物理アドレスを受は取り
、Ｌ３行埋込みの書込みを準備する。Ｌ２制御装置がら
非ロックという状況を受は取ると、ＢＳＵ制御装置は、
そのコマンドとアドレスをＬ２データ・フローを介して
必要なメモリ・ボートに転送することにより、Ｌ３メモ
リ行の書込みを開始する。次いでＢＳＵ制御装置は、代
替データ・バッファの内容をメモリ・ボートに転送する
ように指定する。データ・パターンが１６バイトのＬ３
記憶装置インターフェースを超えて８回送られて、し３
行埋込み動作が完了する。最後のデータ転送の後、Ｂｓ
Ｕ制御装置からメモリ制御装置に動作終了が転送される
。メモリ制御装置は、ＢＳＵ制御装置から動作終了を受
は取ると、Ｌ３ポートを解放して、メモリ・ボートに対
するオーバーラツプしたアクセスを可能にする。

ケース２ アドレスされたＬ２キャッシュ行に対して、訂正不能記
憶装置エラー標識を伴うロック、回線保留またはインベ
ージ原糸ｂ（活動状態にある。アドレス／キーに情報は
転送されない。Ｌ２キャッシュ行状況とキャッシュ・セ
ットがＬ２キャッシュ制弾装置に転送され、キャッシュ
・セット修飾子がＬ２キャッシュに転送され、Ｌ２キャ
ッシュ行状況がメモリ制御装置に転送される。訂正不能
記憶装置エラー衝突を伴うロック、回線保留またはイン
ページ凍結のため、Ｌ１状況アレイの比較が阻止される
。メモリ制御８　Ｗは、ロックというＬ２キャッシュ行
状況を受は取り、コマンドの現在の実行を打ち切る。記
憶装置コマンドが一時的に保留にされて、ロック衝突を
クリアするための時間を与え、次いでコマンド全体の実
行を試みて再度メモリ制御装置優先順位に入る。ＢＳＵ
制御装置は、Ｌ２制御装置から「非ロックの場合メモリ
制御装置アクセス実行」コマンドを受は取り、アドレス
／キーから物理アドレスを受は取り、Ｌ３行埋込みの書
込みを準備する。Ｌ２制御装置からロックという状況を
受は取ると、ＢＳＵ制御装置はこのコマンドをドロップ
する。

ケース３ ディレクトリ探索の結果、Ｌ２キャッシュ・ヒツトとな
り、キャッシュ行は変更済みまたは未変更である。Ｌ２
２キヤツシユ目は無効とマークされている。Ｌ２制御装
置は、絶対アドレスをＬ２キャッシュ・セットと共にア
ドレス／キーに転送する。Ｌ２キャッシュ行状況とキャ
ッシュ・セットがＬ２キャッシュ制御装置に転送され、
キャッシュ・セット修飾子がＬ２キャッシュに転送され
、Ｌ２キャッシュ行状況がメモリ制御装置に転送される
。無効とマークされたＬ２キャッシュ行内の２つのＬ１
キャッシュ行のコピーを求めてすべてのＬ１状況アレイ
が探索される。低位Ｌ２キャッシュ合同式を使ってＬ１
状況アレイがアドレスされ、Ｌ２キャッシュ・セットと
高位合同式が、Ｌ１状況アレイ出力との比較対象として
使用される。

Ｌ１キャッンユのコピーが見つかった場合は、当該のＬ
Ｌ／Ｌ２アドレス・バスの無効化が要求される。アドレ
ス・バスに対する要求がそのＬ１キャッシュによって許
可された後、Ｌ１キャッシュのコピーを無効にするため
に、Ｌ１１キヤツシユ同式及びＬ１キャッシュ・セット
が、Ｌ１オペランド・キャッシュ用とＬ１命令キャッシ
ュ用に２つずつ、当該のプロセッサに同時に転送される
。

Ｌ１キャッシュは、一定数のサイクルの間に必要なアド
レス・インターフェースが許可されることを保証するの
で、Ｌ２キャッシュ項目無効化コマンドは、ローカル無
効化または相互無効化の要求の影響を受けない。アドレ
ス／キーは、Ｌ２制御装置から絶対アドレスを受は取り
、それを物理アドレス＋’＝変換し、Ｌ２キャッシュ・
セットと共に記憶装置コマンド・アドレス・バッファに
保持する。メモリ制御装置は、Ｌ２ヒツト及び非ロック
というＬ２キャッシュ行状況を受は取り、アドレス／キ
ー中のこのプロセッサに関連する記憶装置コマンド・ア
ドレス・バッファを使って、Ｌ２ミニ・ディレクトリ中
の当該項目の無効化を要求する。次いで、メモリ制御装
置は要求側プロセッサに動作終了で応答する。ＢＳＵ制
御装置は、Ｌ２制御装置から「非ロックの場合メモリ制
御装置アクセス実行」コマンドを受は取り、アドレス／
キーから物理アドレスを受は取り、Ｌ３行埋込みの書込
みを準備する。Ｌ２制御装置から非ロックという状況を
受は取ると、ＢＳＵ制御装置は、そのコマンドとアドレ
スをＬ２データ・フローを介して必要なメモリ・ボート
に転送することにより、Ｌ３メモリ行の書込みを開始す
る。次いでＢＳＵ制御装置は、代替データ・バッファの
内容をメモリ・ボートに転送するように指定する。デー
タ・パターンが１６バイトのＬ３記憶装置インターフェ
ースを超えて８回送られて、Ｌ３行埋込み動作が完了す
る。最後のデータ転送の後、ＢＳＵ制御装置からメモリ
制御装置に動作終了が転送される。メモリ制御装置は、
ＢＳＵ制御装置から動作終了を受は取ると、Ｌ３ポート
を解放して、メモリ・ボートに対するオーバーラツプし
たアクセスを可能にする。

２．４．１２　　主記憶装置インターフェース・リセッ
ト 用途二　ベージ不在処理ルーチンで使用される。

インターロックされた更新の記憶後アンロツタ・アクセ
スを避けるために使用される。マイクロコ７ドは、この
記憶コマンドを出す前に、要求側ブロセッサに対する記
憶待ち行列に概念上完了した記憶が含まれていないこと
を確認しなければならない。このコマンドは、要求側プ
ロセッサ内で記憶装置活動が開始する前に記憶装置コマ
ンドが完了するように、プロセッサ内で同期される。こ
の記憶装置コマンドは、ページ不在処理ルーチンの間に
Ｓ／３７０命令が無効化または抑制される状況で使用さ
れる。このコマンドは、そのページ不在の原因となった
Ｓ／３７０命令に関連する記憶待ち行列またはＬ２キャ
ッシュ書込みバッファ内で待機する記憶要求を記憶シス
テムからクリアすることを意図したものである。この記
憶装置コマンドを使って、命令中で取られた実行経路で
記憶アクセスが不要と見なされるとき、インターロック
された更新の記憶後アンロツタ記憶装置アクセスを避け
ることができる。これにより、その記憶装置に対する記
憶要求を実行せずに、ロックをリセットすることが可能
である。このコマンドは、どの記憶待ち行列状況も無視
することに留意されたい。

この主記憶装置インターフェース・リセット・コマンド
は、Ｌ１キャッシュからし２制御装置に直接転送される
ので、待機中の記憶要求を除いては、このコマンドが処
理される前にＬ２キャッシュに対する未処理の要求を完
了しなければならない。

記憶１置コマンドの説明 マイクロコードは、コマンドのみを供給する。

この記憶装置コマンドは、記憶階層において下記のステ
ップを取らせる。まず、要求側プロセッサ中のＬ１キャ
ッシュ・レベルにある記憶待ち行列が、システム・リセ
ット状態にされる。記憶待ち行列項目の状況標識はすべ
てクリアされる。第２に、要求倒プロセッサのＬ２記憶
待ち行列がシステム・リセット状態にされ、記憶待ち行
列項目の状況標識がすべてクリアされる。要求側プロセ
ッサの記憶待ち行列に関連する即時記憶モード状況ラッ
チがリセットされる。要求側プロセッサのロック・レジ
スタ及び回線保留レジスタがクリアされる。進行中の順
次記憶動作に対するブリページされたＬ２キャッシュ行
で訂正不能記憶装置エラーが検出された場合、Ｌ２制御
装置は、この記憶装置コマンド実行の一環として、訂正
不能記憶装置エラーを含む回線保留レジスタによって識
別されるＬ２キャッシュ行を無効にしなければならない
。

順次光−行記憶を使用するベクトル命令の場合、Ｌ２制
御装置は、この記憶装置コマンド実行の一環として、不
在標識を含む回線保留レジスタによって識別されるＬ２
キャッシュ行を無効にしなければならない。関連する制
御レジスタ及びアドレス・レジスタをシステム・リセッ
ト状態にすることにより、要求側プロセッサのすべての
Ｌ２キャッシュ書込みバッファから、データ及び記憶バ
イト・フラグがクリアされる。そのプロセッサに対する
保留中のインページがあれば、それは正常に完了できる
。最後に、そのプロセッサに対して保持されている資源
ロックがあれば、解除される。インページ要求は正常に
完了するので、要求側プロセッサに割り振られた場合、
その結果、メモリ・バッファ資源ロックが解除されるこ
とになる。要約すると、記憶階層の全域でプロセッサの
保留中の活動がクリアされ、その記憶システムのプロセ
ッサ特有の部分がシステム・リセット状態にされる。

記憶装置コマンドの実行 マイクロコードカ、コマンＦをＬ　Ｌキャッシュに出す
。Ｌ１キャッシュは、記憶ｇ置コマンドと省略時指定に
より、絶対アドレスをＬ２制御装置に転送する。データ
・バス上にはデータは転送されない。Ｌ１キャッシュは
、その記憶待ち行列をシステム・リセット状態にリセッ
トし、待ち行列項目中の状況標識をすべてクリアする。

Ｌ２制御装置は、省略時指定により、主コマンド、記憶
装置コマンド、絶対アドレスを受は取り、続いて主記憶
装置インターフェース・リセット・コマンドを受は取る
。Ｌ２制御装置は、Ｌ２キャッシュ・サービス優先順位
によって選択された後、Ｌ２記憶待ち行列制御をシステ
ム・リセット状態に設定し、要求側プロセッサに関連す
るすべてのロック・レジスタ及び回線保留レジスタをク
リアする。訂正不能記憶装置エラーまたは不在ビットの
ために独占的に保持されたし２行があれば、それはＬ２
キャッシュ・ディレクトリ中で無効にされる。それには
、Ｌ２キャッシュ・ディレクトリで数サイクルかかるこ
とがある。Ｌ２キャッシュ・ミスの記憶に対する保留中
のインページ要求があれば完了され、完了時に凍結レジ
スタはリセ、ノドされるカ、回線保留レジスタはセット
されない。記憶要求に対するインベージの際に訂正不能
記憶装置エラーが発生した場合、そのキャッシュ行はＬ
２キャッシュにロードされず、ディレクトリは更新され
ない。この状況では、それは取出し要求インページとし
て処理される。主記憶装置インターフェース・リセット
・コマンドが、メモリ制御装置及びＬ２キャッシュ制御
装置に転送される。アドレス／キーには情報は転送され
ない。要求側プロセッサに対するＬ２記憶待ち行列及び
Ｌ２キャッンユ書込みバッファに関連する制御レジスタ
があれば、Ｌ２キャッシュ制御装置はそれをリセットす
る。Ｌ２キャッシュ制御装置は、Ｌ２データ・フローに
類似の活動を実行するよう指令する。メモリ制御装置は
、Ｌ２制御装置からコマンドを受は取った後、要求側プ
ロセッサに動作終了で応答する。それに並行して、メモ
リ・バッファ資源ロックがプロセッサに割り振られてい
る場合、メモリ制御装置はそれをクリアする。

２．４．１３　　メモリ・バッファへのＬ　３　行転送
用途：　　Ｓ／３７０ＰＧＯＵＴ（ベージアウト）命令
。ＰＧＯＵＴ命令中で使用する場合、移動すべき４にバ
イト・ページに対するすべての記憶が完了することを保
証するために、このコマンドを出す前に、要求側プロセ
ッサに対する記憶待ち行列は空でなければならない。こ
れは、Ｓ／３７０アーキテクチヤによる命令開始時に必
要な、直列化及びチエツクポイント同期動作の一環であ
る。

このコマンドは、主記憶装置から拡張記憶機構へのデー
タ移動を完了するために、Ｌ４行へのメモリ・バッファ
転送コマンドと一緒に使われる。各コマンド対は１２８
バイトを運ぶので、４にバイト・ページを処理するため
に、マイクロコード中で３２反復のループが確立される
。要求側プロセッサ内で記憶装置活動が開始する前にこ
の記憶装置コマンドが活動化されるように、このコマン
ドはプロセッサ内で同期される。記憶システムは、メモ
リ・バッファを利用して、動作記憶装置コマンド対の適
正なオーバーラツプを保証する。マイクロコードは、構
成内の特定ブロセ、ノサが静止する場合、それがメモリ
・バッファ、または訂正不能記憶装置エラー表示を伴う
ロック、回線保留またはインページ凍結をもたない状態
に留まるようにしなければならない。そうならないと、
静止プロセッサが、要求されたＬ２キャッシュ行に、メ
モリ・バッファ、または訂正不能記憶装置エラー表示を
伴うロック、回線保留またはインベージ凍結をもつとき
、メモリ・バッファへのし３行転送記憶装置コマンドが
完了できないので、ロックアウト状態になることがある
。

記憶装置コマンドの説明 このコマンドは、操作用記憶装置コマンド対の前半部で
ある。このコマンドは、１２８バイトの境界上のし３主
記憶装置データの１２８バイトを、指定されたＬ３アド
レスから１２８バイトのメモリ・バッファにコピーする
ように設計されている。

この記憶装置コマンドは、メモリ・バッフアラ要求側プ
ロセッサと関連付け、要求側プロセッサか、２２．ら第
２のコマンドを受は取って完了するまで、それを独占的
に保持する。ＰＧＯＵＴでは、Ｌ４行へのメモリ・バッ
ファ転送コマンドが第２の記憶Ｗｅ　Ｗコマンドである
。主記憶装置インターフェース・リセット・コマンドを
コマンド対の第２のコマンドとして使って、宛先記憶位
置を変更せずに、割り振られた資源を解除することがで
きる。ここに概略を述べた実施例では、プロセッサがこ
の記憶装置コマンドを出してから、メモリ制御装置が第
２の記憶ｇ置コマンドを活動化して、メモリ・バッファ
の内容をＰＧＯＵＴ命令に対するＬ４に転送させるまで
の間に、別のプロセッサまたはチャネルがそのＬ３行に
アクセスしないことを保証するものではない。オペレー
ティング・システムが、ＰＧＯＵＴ命令のためにこの４
にバイトのページをページアウトしている最中であり、
この４にバイトのページに対する同時参照はないはずだ
とすれば、これは最小限の露出と考えられる。

ｕｅｋ＜装置コマンドの１丘 マイクロコードが、コマンドとＬ３主記憶装置中の１２
８バイトの境界上の絶対アドレスをＬ１キャッシュに出
す。Ｌ１キャッシュは、絶対アドレスとアドレス・バス
記憶装置コマンドをＬ　２　制御装置に転送し、実際の
記憶装置コマンドをメモリ制御装置に転送する。データ
・バス上ではデータは転送されない。Ｌ２制御装置は、
主コマンド、記憶装置コマンド、絶対アドレス、続いて
アドレス・バス・コマンドを受は取る。Ｌ２制御装置は
コマンド有効をメモリ制御装置及びアドレス／キーに転
送する。Ｌ２キャッシュ・サービス優先順位によって選
択された後、コマンドはメモリ制御装置に転送され、ア
ドレスはアドレス／キーに転送される。メモリ制御装置
は実際の記憶装置コマンドを受は取り、アドレスが処理
されたというＬ２制御装置からの信号を侍って、コマン
ドを優先順位に入れる。アドレス／キーはＬ２制御装置
から絶対アドレスを受は取り、それを物理アドレスに変
換し、記憶装置コマンド・アドレス・バッファに保持す
る。Ｌ２キャッシュ制御装置は、それがプロセッサＬ２
キャッシュ記憶機構要求ではないので、Ｌ２制御装置か
らコマンドを受は取らない。

メモリ制御装置は、アドレスがアドレス／キーに送られ
たことを示すコマンドとメモリ・ボート識別をＬ２制御
装置から受は取る。メモリ制御装置は必要な資源を割り
振り、優先順位によって選択されたとき、記憶装置コマ
ンドを活動化する。変更済み状況をリセットしＬ２キャ
ッシュ行をフラッシュするコマンドがＬ２制御装置に転
送され、アドレス／キーは、絶対アドレスをＬ２制御装
置に転送し、物理アドレスをＢＳＵ制御装置に転送し、
それを含む４にバイト・ページの参照ビットを更新する
ように指令される。メモリ制御装置はＢＳＵ制御装置に
コマンドを転送する。このコマンド、すなわち「変更済
みで非ロックの場合アウトページ・バッファ・アンロー
ド」または「未変更で非ロックの場合メモリ・バッファ
へＬ３行転送」コマンドは、「変更済みで非ロックの場
合アウトページ・バッファ・ロード」コマンドでＬ２制
御装置によって後で転送されるＬ２キャッシュ行状況に
基づいて、条件付きでＢＳＵ制御装置によって実行サレ
る。アドレス／キーは記憶装置コマンド・アドレス・バ
ッファを使って、記憶キー・アレイの更新を開始する。

指定された４にバイト・ページの参照ビットが°°１°
°にセットされる。ＢＳＵ制０′ｌＩ装置はメモリ制御
装置からコマンドを受は取り、Ｌ２制御装置からの状況
を待つ。Ｌ２制御装置はメモリ制御コマンドを受は取り
、Ｌ２キャッシュ・サービス優先順位によって選択され
た後、アドレス／キーからの絶対アドレスを使ってＬ２
キャッ／ユ・ディレクトリを探索する。「変更済みで非
ロックの場合アウトページ・バッファ・ロード」コマン
ドが、Ｌ２キャッシュ制御装置に転送され、コマンド回
答がメモリ制御装置に転送される。Ｌ２キャッシュ・デ
ィレクトリの探索の結果、次の４つの条件のいずれかが
生じる。

ケースＩ Ｌ２キャッ／ユ・ディレクトリ探索の結果、Ｌ２キャッ
ンユ・ミスになった。アドレス／キーに情報は転送され
ない。Ｌ２キャッシュ行状況とキャッシュ・セットがＬ
２キャッシュ制御装置に転送され、キャッシュ・セット
修飾子がＬ２キャ、ッシュに転送され、Ｌ２キャッシュ
行状況がメモリ制御装置に転送される。Ｌ２キャッシュ
・ミスのため、強制的に未変更状況になる。「変更済み
状況リセット及びＬ２行フラッシュ」コマンドのため、
Ｌ１状況アレイの比較が阻止される。Ｌ２キャッシュ制
御装置はＬ２制御装置から「変更済みで非ロックの場合
アウトページ・バッファ・ロード」コマンドを受は取り
、Ｌ２キャッシュ行の読取りの準備をする。Ｌ２キャッ
シュ制御装置は、未変更及び非ロックというＬ２キャッ
シュ行状況を受は取ると、このコマンドをドロップする
。ＢＳＵ制御装置は、未変更及び非ロックというＬ２キ
ャッシュ行状況の結果として、メモリ・バッファへのし
３行転送コマンドを開始する。メモリ制御装置は、Ｌ２
キャッシュ・ミス及び非ロックというＬ２キャッシュ行
状況を受は取り、ＢＳＵ制御装置がメモリ・バッファに
転送するために全Ｌ３行取出しアクセスを開始している
ことを知る。メモリ制御装置は、要求側プロセッサに動
作終了を転送する。

ケース２ 選択されたＬ２キャッシュ行に対して、訂正不能記憶装
置エラー表示を伴うロック、回線保留またはインベージ
凍結が活動状態にある。アドレス／キーに情報は転送さ
れない。Ｌ２キャッシュ行状況とキャッシュ・セットが
Ｌ２キャッシュ制御装置に転送され、キャッシュ・セッ
ト修飾子がＬ２キャッシュに転送され、Ｌ２キャッシュ
行状況がメモリ制御装置に転送される。「変更済み状況
リセット及びＬ２行フラッシュ」コマンドのため、Ｌ１
状況アレイの比較が阻止される。Ｌ２キャッ／ユ制御装
置はＬ２制御装置から「変更済みで非ロックの場合アウ
トページ・バッファ・ロード」コマンドを受は取り、Ｌ
２キャッシュ行の読取りの準備をする。Ｌ２キャッシュ
制御装置とＢＳＵ制御装置は、ロックというＬ２キャッ
シュ行状況を受は取ると、このコマンドをドロップする
。メモリ制御装置は、ロックというＬ２キャ・ツシュ行
状況を受は取り、コマンドの現在の実行を打ち切る。記
憶装置コマンドが一時的に保留にされて、ロック衝突を
クリアするための時間を与え、次いでコマンド全体の実
行を試みて再度メモリ制御装置優先順位に入る。

ケース３ Ｌ２キャッシュ・ディレクトリ探索の結果、Ｌ２キャッ
シュ・ヒツトとなり、キャッシュ行は未変更である。ア
ドレス／キーに情報は転送されない。Ｌ２キャッシュ行
状況とキャッシュ・セットがＬ２キャッシュ制御装置に
転送され、キヤ、ノシュ・セット修飾子がＬ２キャッシ
ュに転送され、Ｌ２キャッシュ行状況がメモリ制御装置
に転送される。「変更済み状況リセット及びＬ２行フラ
ッシュ」コマンドのため、Ｌ１状況アレイの比較が阻止
される。Ｌ２キャッシュ制御装置はＬ２制御装置から「
変更済みで非ロックの場合アウトベージ・バッファ・ロ
ード」コマンドを受は取り、Ｌ２キャッシュ行の読取り
の準備をする。Ｌ２キャッシュ制御装置は、未変更及び
非０・ツクというＬ２キャッンユ行状況を受は取ると、
このコマンドをドロップする。ＢＳＵ制御装置は、未変
更及び非処理というＬ２キャッシュ行状況の結果として
、メモリ・バッファへのし３行転送コマンドを開始する
。メモリ制御装置は、未変更及び非ロックというＬ２キ
ャッシュ行状況を受は取り、ＢＳＵ制御装置がメモリ・
バッファに転送するために全Ｌ３行取出しアクセスを開
始していることを知る。

メモリ制御装置は要求側プロセッサに動作終了を転送す
る。

ケース４ Ｌ２キャッシュ・ディレクトリ探索の結果、Ｌ２キャッ
シュ・ヒツトとなり、キャッシュ行は変更済みである。

Ｌ２キャッシュ行は、その内容がＬ３主記憶装置に転送
中なので、後で未変更とマークされる。アドレス／キー
に情報は転送されない。

Ｌ２キャッシュ行状況とキャッシュ・セットがＬ２キャ
ッシュ制御装置に転送され、キャッシュ−セット修飾子
がＬ２キャッシュに転送され、Ｌ２キャッシュ行状況が
メモリ制御装置に転送される。

「変更済み状況リセ・ット及びＬ２行フラ、ツシュ」コ
マンドのため、Ｌ１状況アレイの比較が阻止される。Ｌ
２キャッシュ制御装置はＬ２制御装置から「変更済みで
非ロックの場合アウトページ・ノ（・ソファ・ロード」
コマンドを受は取り、Ｌ２キャッシュ行の読取りの準備
をする。Ｌ２キャ・ソシュ制御装置は、Ｌ２制御装置か
ら状況を受は取ると、Ｌ２キャッシュに、指定されたＬ
２キャッシュ合同式及びキャッシュ・セットからの丸−
行をＬ２制御装置によって指定されたアウトベージ・バ
ッファに読み出すよう指令する。メモリ制御装置はＬ２
キャッシュ行状況を受は取り、主記憶装置へのフラッシ
ュが進行中であることを知る。変更済みで非ロックとい
う状況によって、ＢＳＵ制御装置はフラッシュを開始す
る。そのコマンドとアドレスが、Ｌ２データ・フローを
介して必要なメモリ・ボートに転送されて、Ｌ３行書込
み動作を開始する。データは、アウトベージ・バッファ
からメモリに一時に１６バイトずつ転送される。最後の
カッドワードがメモリに転送された後、ＢＳＵ制御装置
はメモリ制御装置に動作終了を転送する。

メモリ制御装置は、ＢＳＵ制御装置から動作終了を受は
取ると、メモリ・バッファへのし３行無条件転送コマン
ドをＢＳＵ制御装置に転送し、アドレス／キーに、Ｌ３
物理アドレスをＢＳＵ制御装置に送るよう要求する。メ
モリ制御装置は要求側プロセッサに動作終了を転送する
。ＢＳＵ制御装置は、メモリ制御装置からコマンドを受
は取り、アドレス／キーから物理アドレスを受は取り、
メモリ・バッファへのし３行転送コマンドを開始する。

ケース１．３．４ ＢＳＵ制御装置は、コマンドとアドレスを主記憶装置に
転送し、所期のポートにおいてメモリ・カードを選択す
ることにより、Ｌ３メモリ・ボート１２８バイト取出し
を開始する。Ｌ３メモリは、要求された読取りを実行し
て、データをＬ３インターフェース・レジスタに渡し、
Ｌ２データ・フローを介してそれを記憶チャネル・デー
タ・バッファ機能中のメモリ・バッファに送る。メモリ
・バッファに対する最後のデータ転送が完了する間にＢ
ＳＵ制御装置はメモリ制御装置に動作終了を転送する。

Ｌ３インターフェース・レジスタへのデータ転送中に、
アドレス／キーはメモリからの訂正不能エラー線を監視
する。Ｌ３行取出し中に訂正不能エラーが検出された場
合、いくつかの機能が実行される。メモリ・バッファへ
の転送ごとに、Ｌ３訂正不能エラー信号が要求側プロセ
ッサに転送される。プロセッサは、所与のメモリ・バッ
ファへのし３行転送コマンドに対してせいぜい１つの訂
正不能記憶装置エラー表示、すなわちアドレス／キーに
よって検出された最初のエラー表示を受は取る。アドレ
ス／キーによって検出された要求側プロセッサに対する
最初の訂正不能記憶装置エラーのダブルワード・アドレ
スが記録され、Ｌ３記憶装置標識ラッチがセットされる
。メモリ制御装置は、ＢＳＵ制御装置から動作終了を受
は取ると、Ｌ３ポートを解放するが、このプロセッサに
対するメモリ・バッファ資源ロックは保持する。

２．４．１４　　メモリ・バッファへのし４行転送用途
：　　Ｓ／３７０ＰＧＩＮ（ベージイン）命令。ＰＧＩ
Ｎ命令中で使用する場合、前に実行された命令に対する
すべての記憶が完了することを保証するために、このコ
マンドを出す前に、要求側プロセッサに対する記憶待ち
行列は空でなければならない。これは、Ｓ／３７０アー
キテクチヤによる命令開始時に必要な、直列化及びチエ
ツクポイント同期動作の一環である。マイクロコードは
、このコマンドを発行する前に、ＰＧＩＮ命令で指定さ
れるＬ４拡張記憶機構ブロック番号が構成内で利用でき
ることを確認しなければならない。

拡張機構ブロック番号は、マイクロコードによってＬ４
拡張機構絶対アドレスに変換されなければならない。ひ
とたび、このアドレスが生成されると、それが記憶シス
テムに供給され、Ｌ４ア°ドレス・ピッ）４：２４が記
憶装置のアドレス・ビット位ｉＷ４：２４に入れられる
。Ｌ４アドレス・ビット１：３は、記憶装置のアドレス
・ビット位置２６：２８に入れられる。このコマンドは
、拡張記憶機構から主記憶装置へのデータ移動を完了す
るために、Ｌ３行へのメモリ・バッファ転送コマンドと
一緒に使われる。各コマンド対は１２８バイトを運ぶの
で、４にバイト・ページを処理するために、マイクロコ
ード中で３２反復のループが確立される。要求化プロセ
ッサ内で記憶装置活動が開始する前にこの記憶装置コマ
ンドが活動化されるように、このコマンドはプロセッサ
内で同期される。記憶システムは、メモリ・バッファを
利用して、動作記憶装置コマンド対の適正なオーバーラ
ツプを保証する。マイクロコードは、構成内の特定プロ
セッサが静止する場合、それがメモリ・バッファをもた
ない状態に留まるようにしなければならない。そうなら
ないと、静止プロセッサが、メモリ・バッファをもつと
き、メモリ・バッファへのし４行転送記憶装置コマンド
が完了できないので、ロックアウト状態になることがあ
る。

記憶装置コマンドの説明 このコマンドは、操作用記憶装置コマンド対の前半部で
ある。このコマンドは、１２８バイトの境界上のＬ４拡
張記憶機構データの１２８バイトを、指定されたＬ４ア
ドレスから１２８バイトのメモリ・バッファにコピーす
るように設計されている。この記憶装置コマンドは、メ
モリ・バッファを要求側プロセッサと関連付け、要求側
プロセッサから第２のコマンドを受は取って完了するま
で、それを独占的に保持する。ＰＧＩＮでは、Ｌ３行へ
のメモリ・バッファ転送コマンドが第２の記憶装置コマ
ンドである。主記憶装置インターフェース・リセット・
コマンドをコマンド対の第２のコマンドとして使って、
宛先記憶位置を変更せずに、割り振られた資源を解除す
ることができる。ここに概略を述べた実施例では、プロ
セッサがこの記憶装置コマンドを出してから、メモリ制
御装置が第２の記憶装置コマンドを活動化して、割り振
られたメモリ・バッファの内容をＰＧＩＮ命令に対する
Ｌ３メモリに転送させるまでの間に、別のプロセッサま
たはチャネルがそのＬ３メモリ行にてクセスしないこと
を保証するものではない。オペレーティング・システム
が、ＰＧＩＮ命令に対するこの４にバイトのページをペ
ージインしている最中であり、この割り振られた４にバ
イトのページ・フレームに対する同時参照はないはずだ
とすれば、これは最小限の露出と考えられる。マイクロ
コードによって供給されるＬ４拡張記憶機構アドレスに
対して記憶システムによってアドレス検査は実行されな
い。

記憶装置コマンドの実行 マイクロコードが、コマンドとＬ４拡張記憶機構中の１
２８バイトの境界上の絶対アドレスを、Ｌ１キャッシュ
に出す。Ｌ１キャッシュは、絶対アドレスとアドレス・
バス記憶装置コマンドをＬ２制御装置に転送し、実際の
記憶装置コマンドをメモリ制御装置に転送する。データ
・バス上にはデータは転送されない。Ｌ２制御装置は、
主コマンド、記憶装置コマンド、絶対アドレス、続いて
アドレス・バス・コマンドを受は取る。Ｌ２制御装置は
コマンド有効をメモリ制御装置及びアドレス／キーに転
送する。Ｌ２キャッシュ・サービス優先順位によって選
択された後、コマンドはメモリ制御装置に転送され、ア
ドレスはアドレス／キーに転送される。メモリ制御装置
は実際の記憶装置コマンドを受は取り、アドレスが処理
されたというし２制御装置からの信号を待って、コマン
ドを優先順位に入れる。アドレス／キーはＬ２制御装置
から絶対アドレスを受は取り、それを物理アドレスに変
換し、記憶装置コマンド・アドレス・バッファに保持す
る。Ｌ２キャッシュ制御装置は、それがプロセッサ上２
キャッシュ記憶機構要求ではないので、Ｌ２制御装置か
らコマンドを受は取らない。メモリ制御装置は、アドレ
スがアドレス／キーに送られたことを示すコマンドとＬ
４メモリ・ボート識別をＬ２制御装置から受は取る。メ
モリ制御装置は、優先順位によって選択されたとき、必
要な資源を割り振り、記憶装置コマンドを活動化する。

メモリ制御装置は、「Ｌ４メモリ・ボートから１２８バ
イトを取り出して指定されたメモリ・バッファに入れる
」コマンドをＢＳＵ制御装置に転送し、アドレス／キー
に、Ｌ４絶対アドレスをＢＳＵ制御装置に送るように要
求する。次いで、要求側プロセッサに動作終了が転送さ
れる。

ＢＳＵ制御装置は、メモリ制御装置からコマンドを受は
取り、アドレス／キーからＬ４絶対アドレスを受は取る
。ＢＳＵ制御装置は、そのコマンドとアドレスを拡張記
憶機構に転送し、所期のボート中のメモリ・カードを選
択することにより、Ｌ４メモリ・ポート１２８バイト取
出しを開始する。

Ｌ４メモリは要求された読取りを実行して、データをＬ
３インターフェース・レジスタに渡し、Ｌ２データ・フ
ローがそれを記憶チャネル・データ・バッファ機能中の
メモリ・バッファに転送する。

メモリ・バッファへの最後のデータ転送が完了する間に
、ＢＳＵ制御装置はメモリ制御装置に動作終了を転送す
る。Ｌ３インターフェース・レジスタへのデータ転送中
に、アドレス／キーはメモリからの訂正不能エラー線を
監視する。Ｌ４メモリ行の取出し中に訂正不能エラーが
検出された場合、いくつかの機能が実行される。メモリ
・バッファへの転送ごとに、Ｌ３訂正不能エラー信号が
要求側プロセッサに転送される。プロセッサは、所与の
メモリ・バッファへのし４行転送コマンドに対して、せ
いぜい１つの訂正不能記憶装置エラー表示、スなわちア
ドレス／キーによって検出された最初のエラー表示を受
は取る。アドレス／キーによって検出された要求側プロ
セッサに対する最初の記憶装置訂正不能エラーのダブル
ワード・アドレスが記録され、Ｌ４記憶機構標識ラッチ
がセットされる。マイクロコードは、訂正不能記憶装置
エラー・ルーチンの一環として、Ｓ／３７０命令の完了
前に、条件コードを適切に設定するためのＰＧＩＮ命令
が進行中であることを決定しなければならない。メモリ
制御装置は、ＢＳＵ制御装置から動作終了を受は取ると
、Ｌ４ボートを解放するが、このプロセッサに対するメ
モリ・バッファ資源ロックは保持する。

２．４．１５Ｌ４行へのメモリ・バッファ転送用途：　
　Ｓ／３７０ＰＧＯＵＴ（ページアウト）命令。ＰＧＯ
ＵＴ命令中で使用する場合、前に実行された命令に対す
るすべての記憶が完了することを保証するために、この
コマンドを出す前に、要求側プロセッサの記憶待ち行列
は空でなければならない。これは、Ｓ／３７０アーキテ
クチヤによる命令開始時に必要な、直列化及びチエツク
ポイント同期動作の一環である。マイクロコードは、こ
のコマンドを発行する前に、ＰＧＯＵＴ命令で指定され
るＬ４拡張記憶機構ブロック番号が構成内で利用できる
ことを確認しなければならない。

拡張機構ブロック番号は、マイクロコードによってＬ４
拡張機構絶対アドレスに変換されなければならない。ひ
とたび、このアドレスが生成されると、それが記憶シス
テムに供給され、Ｌ４アドレス・ビット４：２４が記憶
装置のアドレス・ビット位ｆＷ４：２４に入れられる。

Ｌ４アドレス・ビット１：３は、記憶装置のアドレス・
ビット位置２６：２８に入れられる。このコマンドは、
主記憶装置から拡張記憶機構へのデータ移動を完了する
ために、メモリ・°バッファへのし３行転送コマンドと
一緒に使われる。各コマンド対は１２８バイトを運ぶの
で、４にバイト・ページを処理するために、マイクロコ
ード中で３２反復のループが確立される。要求側プロセ
ッサ内で記憶装置活動が開始する前にこの記憶装置コマ
ンドが活動化されるように、このコマンドはプロセッサ
内で同期される。記憶ンステムは、メモリ・バッファを
利用して、動作記憶装置コマンド対の適正なオーバーラ
ツプを保証する。

記憶装置コマンドの説明 このコマンドは、操作用記憶装置コマンド対の後半部で
ある。このコマンドは、指定されたＬ４拡張記憶機構行
に移動すべき１２８バイトのデータの供給源としてその
プロセッサに対する前に割り振られたメモリ・バッファ
を利用し、この動作の完了時にそれを解除する。ＰＧＯ
ＵＴでは、メモリ・バッファへのし３行転送コマンドが
第１の記憶装置コマンドである。ここに概略を述べた実
施例では、プロセッサが第１の記憶装置コマンドを出し
てから、メモリ制御装置がこの記憶装置コマンドを活動
化して、割り振られたメモリ・バッファの内容をＰＧＯ
ＵＴ命令に対するＬ４に転送させるまでの間に、別のプ
ロセッサまたはチャネルがそのＬ３行にアクセスしない
ことを保証するものではない。オペレーティング・ンス
テムが、ＰＧＯＵＴ命令に対するこの４にバイトのペー
ジをページアウトしている最中であり、この４にバイト
のページに対する同時参照はないはずだとすれば、これ
は最小限の露出と考えられる。マイクロコードによって
供給されるＬ４拡張記憶機構アドレスに対して記憶シス
テムによってアドレス検査は実行されない。

記憶装置コマンドの３行 マイクロコードが、コマンドとＬ４拡張記憶機構中の１
２８バイトの境界上の絶対アドレスをＬ１キャッシュに
出す。Ｌ１キャッシュは、絶対アドレスとアドレス・パ
ス記憶装置コマンドヲＬ２制御装置に転送し、実際の記
憶装置コマンドをメモリ制御装置に転送する。データ・
バス上にはデータは転送されない。Ｌ２制御装置は、主
コマンド、記憶装置コマンド、絶対アドレス、続いてア
ドレス・パス・コマンドを受は取る。Ｌ２制御装置はコ
マンド有効をメモリ制御装置及びアドレス／キーに転送
する。Ｌ２キャッシュ・サービス優先順位によって選択
された後、コマンドはメモリ制御装置に転送され、アド
レスはアドレス／キーに転送される。メモリ制御装置は
実際の記憶装置コマンドを受は取り、アドレスが処理さ
れたというし２制御装置からの信号を待って、コマンド
を優先順位に入れる。アドレス／キーはＬ２制御装置か
ら絶対アドレスを受は取り、それを物理アドレスに変換
し、記憶装置コマンド・アドレス・バッファに保持する
。Ｌ２キャッシュ制御装置は、それがプロセッサＬ２キ
ャッシュ記憶機構要求ではないので、Ｌ２制御装置から
コマンドを受は取らない。

メモリ制御装置は、アドレスがアドレス／キーに送られ
たことを示すコマンドとＬ４メモリ・ボート識別をＬ２
制御装置から受は取る。メモリ制御装置は必要な資源を
割り振り、優先順位によって選択されたとき、記憶装置
コマンドを活動化する。

メモリ制御装置は、メモリ・バッファの内容をＬ４行に
記憶するコマンドをＢＳＵ制御装置に転送し、アドレス
／キーに、Ｌ４絶対アドレスをＢＳＵ制御装置に送るよ
うに要求する。次いで、要求側プロセッサに動作終了が
転送される。ＢＳＵ制御装置は、メモリ制御装置からコ
マンドを受は取り、アドレス／キーからＬ４絶対アドレ
スを受は取る。ＢＳＵ制御装置は、そのコマンドとアド
レスをＬ２データ・フローを介してＬ４メモリ・ポート
に転送することにより、Ｌ４メモリ行の書込みを開始す
る。次いでＢＳＵ制御装置は、メモリ・バッファの内容
をＬ４メモリに転送すべく、記憶チャネル・データ・バ
ッファ機能から適切なＬ３インターフェース・レジスタ
に転送するよう指定する。メモリへの最後のデータ転送
の後に、ＢＳＵ制御装置からメモリ制御装置に動作終了
が転送される。メモリ制御装置は、ＢＳＵ制御装置から
動作終了を受は取ると、Ｌ４メモリ・ボートを解放して
、メモリ・ポートへのオーバーラツプしたアクセス及び
メモリ・バッファ資源ロックを可能にする。

２．４．１６　　テスト及びセット 用途：　　チャネルとプロセッサの両方が受ける、主記
憶装置位置に対するソフトウェアでインター口、りされ
た更新。マイクロフードは、入出力命令内でこの記憶装
置コマンドが出される前に要求側プロセッサに対する記
憶待ち行列が空であることを確認しなければならない。

要求側プロセッサ内で記憶装置活動が開始する前にこの
記憶装置コマンドが完了するように、このコマンドはプ
ロセッザ内で同期される。マイクロコードは、構成内の
特定プロセッサが静止している場合、それが訂正不能記
憶装置エラー表示を伴うロック、回線保留またはインペ
ージ凍結をもたない状態に留まるようにしなければなら
ない。そうならないと、静止プロセッサが、要求された
Ｌ２キャッシュ行に訂正不能記憶装置エラー表示を伴う
ロック、回線保留またはインページ凍結をもつとき、テ
スト及びセット記憶装置コマンドが完了できないので、
ロックアウト状態になることがある。ある入出力命令内
で複数のテスト及びセット・コマンドが実行され、記憶
要求が実行されるとき、マイクロコードは、その命令内
で記憶装置の整合性に対して責任を負う。記憶システム
は、テスト及びセット記憶装置コマンドに対する保留中
の記憶衝突の検査を行なわない。同じ入出力命令内では
、マイクロコードは、あるＬ３メモリ行（１２８バイト
）内のあるバイトに対してテスト及びセットを実行する
前に、そのＬ３メモリ行への順次記憶を行なってはなら
ない。順次記憶のためにＬ２キャッシュへのハードウェ
ア・ブリベージングが行なわれるので、このシーケンス
によってプロセッサがデッドロックになることがあり得
る。

記憶装置コマンドの説明 マイクロコードが、コマンドと８バイトの境界上の絶対
アドレス、及びロック・バイトと呼ばれる単一データ・
バイトを供給する。最初のビット、すなわちビットＯが
ロック・ビットである。そのバイト内の残りの７ビ７）
は、処理識別を含んでいる。記憶装置内で見ると、ロッ
ク・ビットの値が０゛のときは、関連する記憶フィール
ドが現在ロックされていす、使用可能なことを意味する
。

値が１″のときは、記憶フィールドがロックされている
か、またはすでに別の処理がそれを使用中で、その処理
が現在その記憶フィールドを変更しており、その内容の
独占的使用を必要としていることを意味する。残りの７
ビツトは、関連する記憶フィールドに対するロックの所
有者である現在のまたは最後の処理を識別する。マイク
ロコードがこのコマンドを出すとき、その目的は、ロッ
ク・バイトに関連する記憶フィールドに対する独占的ア
クセスを獲得することである。マイクロコードは、高位
ビットの１°゛と要求側プロセッサの処理識別を供給す
る。コマンド、絶対アドレス及びロック・バイトが、記
憶システムに渡される。

ロック・ビットの現状態を知るために、アドレスされた
記憶位置の最近のコピーが照合される。ロック・ビット
の値がＯＩ＋の場合、その記憶位置に新しいロック・バ
イトが挿入され、ロック・ビットの値が１″の場合、そ
の記憶位置は変更されないままとなり、元の記憶内容が
プロセッサに戻される。絶対アドレスは、Ｌ２キャッシ
ュ・ディレクトリの探索に使用される。そのロック・バ
イトを含むキャッシュ行が変更されている場合、Ｌ２キ
ャッシュ行がＬ３主記憶装置にフラッシュされてから、
テスト及びセット動作のためにロック・バイトが取り出
される。メモリ・ボートは共ｍ不能資源なので、これに
よって、データに対する独占的アクセスが保証される。

Ｌ２キャッシュ・ディレクトリの項目、及びＬ２ミニ・
ディレクトリ中の対応する項目が無効にされる。Ｌ１状
況アレイも探索され、Ｌ１キャッシュ・レベルにそのＬ
２キャッシュ行のコピーがあればパージされ、当該のＬ
ｌ状況項目がクリアされる。続いて、そのロック・バイ
トを含むＬ３メモリ行がＬ２キャッシュにインベージさ
れ、所期の半行が要求側のＬ１オペランド・キャッシュ
にインベージされる。このロック・バイトは、キャッシ
ュ記憶１ｍ　ｔｆ！ｔにデータをロードする前に、その
記憶位置のロック・ビットの現状態に基づいて条件付き
で変更される。アドレスされたバイトは、処理識別のテ
ストのため、プロセッサに転送される。比較の結果コマ
ンドと一緒に供給されるロック・バイトと一致した場合
は、要求側に対してロックが許可されたことを意味し、
一致しなかった場合は、主記憶装置から戻されたバイト
中の処理識別によって識別される別の処理によって、そ
の記憶フィールドが現在ロックされていることを意味す
る。

記憶装置コマンドの実行 マイクロコードが、コマンドと絶対アドレス及びローカ
ル記憶からのロック・バイトをＬ１キャッシュに出す。

Ｌ１キャッシュは、Ｌ１オペランド・キャッシュ中に関
連するＬ１キャッシュ行が存在する場合、それを無効に
する。Ｌ１キャッシュは、主コマンド、記憶装置コマン
ド、絶対アドレス、及び８バイトの記憶装置データ・イ
ンターフェースのバイトＯ中のロック・バイトをＬ２キ
ャッシュに転送する。次のサイクルで、Ｌ１キャッシュ
はテスト及びセット・コマンドとＬ１キャッシュ・セッ
トを転送する。そのキャッシュ・セットは１、主記憶装
置からＬ１インベージ・データを受は取ることになって
いる。Ｌ１キャッ／ユ・ヒツトの場合、現し１キャッシ
ュ項目のキャッシュ・セットが転送される。Ｌ１キャッ
シュ・ミスの場合、置換アルゴリズムにより、そのキャ
ッシュ・セットがロードすべく選択される。Ｌ２制御装
置は、主コマンド、記憶装置コマンド、絶対アドレス、
続いてテスト及びセット・コマンドとＬＩＤキャッシュ
・セットを受は取る。この記憶’Ａ　ＭコマンドはＬ２
キャッシュに直接アクセスしないので、ロック・バイト
を含むデータが代替データ・バッファにロードされる。

Ｌ２制御装置は、後でＬ１キャッンユ状況を更新するた
め、ＬＩＤキャッシュ・セットを保持する。要求側プロ
セッサの記憶待ち行列に対する保留中のＬ２キャッシュ
・インベージがない場合、テスト及びセット・コマンド
ＪＬ　Ｌ　２キャッシュ優先順位に入ることができる。

Ｌ２キャッシュ・サービス優先順位によって選択された
後、コマンドはメモリ制御装置に転送され、アドレスは
アドレス／キーに転送される。Ｌ２制御装置は、テスト
及びセット要求に対するコマンド・バッファ・インベー
ジ保留中ラッチをセットする。

アドレス／キーはＬ２制御装置から絶対アドレスを受は
取り、それを物理アドレスに変換し、記憶コマンド・ア
ドレス・バッファに保持する。Ｌ２キャッシュ制御装置
は、それがプロセッサＬ２キャッシュ記憶機構要求では
ないので、Ｌ２制御装置からコマンドを受は取らない。

メモリ制御装置は、テスト及びセット・コマンドとメモ
リ・ボート識別をＬ２制御装置から受は取る。優先順位
によって選択されたとき、メモリ制御装置は必要な資源
を割り振り、記憶装置コマンドを活動化する。

「テスト及びセットのために無効化及びフラッシュ」コ
マンドはＬ２制御装置に転送され、アドレス／キーは絶
対アドレスをＬ２制御装置に、また物理アドレスをＢＳ
Ｕ制御装置に転送するように指示される。メモリ制御装
置はコマンドをＢＳＵ制御装置に転送する。この「変更
済みで非ロックの場合アウトベージ・バッファ・アンロ
ード、または未変更で非ロックの場合テスト及びセット
のためにインページ」コマンドは、ｒ変更済みで非ロッ
クの場合アウトベージ・バッファ・ロード」コマンドに
よって後で転送されるＬ２キャッシュ行状況に基づいて
、ＢＳＵ制御装置によって条件付きで実行される。ＢＳ
Ｕ制御装置は、メモリ制御装置からコマンドを受は取り
、アドレス／キーから物理アドレスを受は取り、Ｌ２制
御装置からの状況を待つ。Ｌ２制御装置は、テスト及び
セットのためにＬ２キャッシュ行を無効化しフラッシュ
するメモリ制御装置コマンドを受は取り、Ｌ２キャッシ
ニ・サービス優先順位によって選択された後、アドレス
／キーのアドレスを使ってＬ２キャッシュ・ディレクト
リを探索する。「変更済みで非ロックの場合アウトベー
ジ・バッファ・ロード」コマンドがＬ２キャッンユ制御
装置に転送され、コマンド回答がメモリ制御装置に転送
される。

Ｌ２ディレクトリの探索から、次の５つの状態のいずれ
かが生じる。

ケースＡ Ｌ２キャッシュ・ディレクトリの探索でＬ２キャッシュ
・ミスになったが、同じＬ２キャッシュ行に対する代替
プロセッサの以前のＬ２キャッシュ・インページが保留
中である。アドレス／キーに情報は転送されない。Ｌ２
キャッソユ行状況とキャッシュ・セットがＬ２キャッシ
ュ制御装置に転送され、キャッシュ・セット修飾子がＬ
２キャッシュに転送され、Ｌ２キャッシュ行状況がメモ
リ制御装置に転送される。Ｌ２キャッンユ・ミスのため
、強制的に未変更状況になる。以前のインベージ凍結衝
突のため、ロック状況が送られる。Ｌ２キャッシュ・ミ
スのため、Ｌ１状況アレイの比較が阻止される。Ｌ２キ
ャッシュ制御装置はＬ２制御装置から、「変更済みで非
ロックの場合アウトベージ・バッファ・ロード」コマン
ドヲ受ケ取す、Ｌ２キャッシュ行の読取りの準備をする
。Ｌ２キャッシュ制御装置及びＢＳＵ制御装置は、未変
更及びロックというＬ２キャッシュ行状況を受は取ると
、このコマンドをドロップする。メモリ制御装置はロッ
クというＬ２キャッシュ行状況を受は取り、現在のその
コマンドの実行を打ち切るつ記憶装置コマンドは一時保
留になってロック衝突をクリアするための時間を与え、
その後コマンド全体の実行を試みてメモリ制御装置の優
先順位に入る。この比較は、テスト及びセット・コマン
ドがＬ３ボートの所有権を持つとしても、同じＬ３メモ
リ行をＬ２キャッシュに２回ロードする可能性を防止す
るために必要である。テスト及びセット要求と同じ行に
対する代替プロセッサからの以前のインページ要求が保
留中であると仮定する。

テスト及びセット要求は、メモリ制御装置が最初に選択
したＬ２キャッシュへのインページ要求行し、次いで以
前に保留中のインベージ要求がメモリ制御装置によって
処理される。次に同じＬ３メモリ行が再度Ｌ２キャッシ
ュにインページされ、恐らくはＬ２キャッシュ内に共存
コピーを作成する。

ケースＢ Ｌ２キャッシュ・ディレクトリの探索でＬ２キャッシュ
・ミスとなり、凍結衝突は存在しない。

Ｌ２制御装置はアドレス／キーに絶対アドレスを転送す
る。Ｌ２キャッシュ行状況とキャッシュ・セットがＬ２
キャッシュ制御装置に転送され、キャッシュ・セット修
飾子がＬ２キャッシュに転送され、Ｌ２キャッシュ行状
況がメモリ制御装置に転送される。Ｌ２キャッシュ・ミ
スのため、強制的に未変更状況になる。最初のＬ２ディ
レクトリの探索に続いて、Ｌｌ及びＬ２キャッシュに対
するインベージ・シーケンスが実行されるので、テスト
及びセット・バイトを含むＬ３メモリ行に対してプロセ
ッサ・インベージ凍結レジスタがセットされる。Ｌ２キ
ャッシュ・ミスのため、Ｌ１状況アレイの比較が阻止さ
れる。アドレス／キーはＬ２制御装置から絶対アドレス
を受は取り、それを物理アドレスに変換し、記憶コマン
ド及びインベージ・アドレス・バッファに保持する。Ｌ
２キャッシュ制御装置はＬ２制御装置から「変更済みで
非ロックの場合アウトベーノ・バッファ・ロード」コマ
ンドを受は取り、Ｌ２キャッシュ行の読取りの準備をす
る。Ｌ２キャッシュ制御装置は、未変更及び非ロックと
いうＬ２キャッシュ行状況を受は取ると、Ｌ２キャッシ
ュ・インベージの準備をする。ＢＳＵ制御装置は、未変
更及び非ロックというＬ２キャッシュ行状況の結果、「
テスト及びセットのためにインベージｊコマンドを開始
する。メモリ制御装置は、Ｌ２キャッシュ・ミス及び非
ロックというＬ２キャッシュ行状況を受は取り、Ｌｌ及
びＬ２キャッシュへのインベージのための記憶位置ロッ
ク・バイトの条件付き変更により、ＢＳＵ制御装置がＬ
３メモリ行完全取出しアクセスを開始したことを知る。

Ｌ２ミニ・ディレクトリ項目の無効化は不要である。メ
モリ制御装置は、Ｌ２制御装置に、保留中のインベージ
に対するＬ２キャッシュ状況をセットするコマンドを転
送し、テスト及びセット動作によってその内容が実際に
変更されるか否かにかかわらず、入力行を変更済みとマ
ークする。

゛　ケースＣ 選択されたＬ２キャッシュ行に対して訂正不能記憶装置
エラー表示を伴うロック、回線保留またはインベージ凍
結が活動状態である。アドレス／キーに情報は転送され
ない。Ｌ２キャッシュ行状況及びキャッシュ・セットが
Ｌ２キャッシュ制御装置に転送され、キャッシュ・セッ
ト修飾子がＬ２キャッシュに転送され、Ｌ２キャッシュ
行状況がメモリ制御装置に転送される。訂正不能記憶装
置エラー衝突を伴うロック、回線保留またはインベージ
凍結のため、Ｌ１状況アレイの比較が阻止される。Ｌ２
キャッシュ制御装置はＬ２制御装置から、「変更済みで
非ロックの場合アウトベージ・バッファ・ロード」コマ
ンドヲ受ケ取り、Ｌ２キャッシュ行の読取りの準備をす
る。Ｌ２キャッシュ制御装置とＢＳＵ制御装置は、ロッ
クというＬ２キャッシュ行杖況を受は取るとこのコマン
ドをドロップする。メモリ制御装置は、ロックというＬ
２キャッシュ行状況を受は取り、現在のこのコマンドの
実行を打ち切る。記憶装置コマンドは一時保留になって
ロック衝突をクリアするための時間を与え、その後コマ
ンド全体の実行を試みてメモリ制御装置の優先順位に再
度入る。

ケースＤ Ｌ２キャッシュ・ディレクトリの探索でＬ２キャッシュ
・ヒツトとなり、キャッシュ行は未変更である。Ｌ２キ
ャッシュ項目はｊ！１（効とマークされる。Ｌ２制御装
置はアドレス／キーに絶対アドレスとＬ２キャッシュ・
セットを転送する。Ｌ２キャッシュ行状況とキャッシュ
・セットがＬ２キャッシュ制御装置に転送され、キャッ
シュ・セット修飾子がＬ２キャッシュに転送され、Ｌ２
キャッシュ行状況がメモリ制御装置に転送される。最初
のＬ２ディレクトリの探索に続いてＬｌ及びＬ２キャッ
シュに対するインベージ・シーケンスカ実行されるので
、テスト及びセット・バイトラ含ムＬ３メモワ行に対し
てプロセッサ・インページ凍結レジスタがセットされる
。すべてのＬ１状況アレイが、無効とマークされたＬ２
キャッシュ行内に２つのＬ１キャッシュ行のコピーがあ
るかどうか探索される。低位Ｌ２キャッシュ合同式を使
ってＬ１状況アレイがアドレスされ、Ｌ２キャッシュ・
セットと高位合同式がＬ１状況アレイ出力との比較対象
として使用される。Ｌ１キャッジ。

のコピーが見つかった場合、当該のＬＬ／Ｌ２アドレス
・バスの無効化が要求される。アドレス・バスに対する
要求がそのＬ１キャッシュによって許可すれた後、Ｌ１
キャッンユのコピーを無効化するため、Ｌ１キャッシュ
合同式とＬ１キャッシュ・セットが、Ｌ１オペランド・
キャッシュとＬ１命令キャッシュ用にそれぞれ２つずつ
同時に当該のプロセッサに転送される。Ｌ１キャッシュ
は一定数のサイクルで必要なアドレス・インターフェー
スが許可されることを保証するので、テスト及びセット
のための無効化及びフラッシュ・コマンドは、ローカル
無効化または相互無効化要求のｆＦｊ　？Ｊを受けない
。アドレス／キーはＬ２制御Ｂ置から絶対アドレスを受
は取り、それを物理アドレスに変換し、記憶コマンド及
びインページ・アドレス・バッファに保持する。Ｌ２キ
ャッシュ・セラ）は記憶装置コマンド・アドレス・バッ
ファと一緒に保持される。Ｌ２キャッンユ制御装置はＬ
２制御装置から「変更済みで非ロックの場合アウトペー
ジ・バッファ・ロード」コマンドを受は取り、Ｌ２キャ
ッシュ行の読取りの嘔備をする。

Ｌ２キャッシュ制御装置は、未変更及び非ｏ　ツクとい
うＬ２キャッシュ行状況を受は取ると、Ｌ２キャッシュ
・インページの阜備をする。ＢＳＵ制御装置は、未変更
で非ロックというＬ２キャッシュ行状況の結果、「テス
ト及びセットのためにインページ」コマンドを開始する
。メモリ制御装置は、未変更及び非ロックというＬ２キ
ャッシュ行状況を受は取り、Ｌｌ及びＬ２キャッシュへ
のインページのための記憶位置ロック・バイトの条件付
き変更により、ＢＳＵ制御装置がＬ３メモリ行完全取出
しアクセスを開始したことを知る。メモリ制御装置は、
アドレス／キー中のこのプロセッサに関連する記憶装置
コマンド・アドレス・バッファを使って、Ｌ２ミニ・デ
ィレクトリ中の当該の項目の無効化を要求する。メモリ
制御装置はＬ２制御装置に、保留中のインページに対す
るＬ２キャッシュ状況をセットするコマンドを転送し、
テスト及びセット動作によってその内容が実際に変更さ
れるか否かにかかわらず、入力行を変更済みとマークす
る。

ケースＥ Ｌ２キャッンユ・ディレクトリの探索でＬ２キャッシュ
・ヒツトとなり、キャッシュ行は変更済みである。Ｌ２
キャッシュ行は、その内容がＬ３主記憶装置に転送中な
ので、後で無効とマークされる。Ｌ２制御装置はアドレ
ス／キーに絶対アドレスとＬ２キャッシュ・セットを転
送する。Ｌ２キャッシュ行状況とキャッシュ・セットが
Ｌ２キャッシュ制御装置に転送され、キャッシュ・セッ
ト修飾子がＬ２キャッシュに転送され、Ｌ２キャッシュ
行状況がメモリ制御装置に転送される。最初のＬ２ディ
レクトリの探索に続いてＬｌ及びＬ２キャッシュに対す
るインページ・シーケンスが実行されるので、テスト及
びセット・バイトを含むＬ３メモリ行に対してプロセッ
サ・インベージ凍結レジスタがセットされる。すべての
Ｌ１状況アレイが、無効とマークされたＬ２キャッシュ
行内に２つのＬ１キャッシュ行のコピーがあるがどうか
探索される。低位Ｌ２キャッシュ合同式を使ってＬ１状
況アレイがアドレスされ、Ｌ２キャッシュ・セットと高
位合同式がＬ１状況アレイ出力との比較対象として使用
される。Ｌ１キャッシュのコピーが見つかった場合、当
該のＬＬ／Ｌ２アドレス・バスの無効化が要求される。

アドレス・バスに対する要求がそのＬ１キャッシュによ
って許可された後、Ｌ１キャッンユのコピーを無効化す
るため、Ｌ１キャッシュ合同式とＬ１キャッシュ・セッ
トが、Ｌ１オペランド・キャッシュとＬ１命令キャッシ
ュ用にそれぞれ２つずつ同時に当該のプロセッサに転送
される。Ｌ１キャッシュは一定数のサイクルで必要なア
ドレス・インターフェースが許可されることを保証する
ので、「テスト及びセットのために無効化及びフラッシ
ュ」コマンドは、ローカル無効化または相互無効化要求
の影響を受けない。アドレス／キー中Ｌ　２　ｆｆ１１
１　弾装置から絶対アドレスを受は取り、それを物理ア
ＦＬ／スニ変換シ、記憶コマンド・アドレス・バッファ
及びインページ・アドレス・バッファに保持する。Ｌ２
キャッシュ・セントは記憶装置コマンド・アドレス・バ
ッファと一緒に保持される。Ｌ２キヤツシユ制御装置は
Ｌ２制御装置から「変更済みで非ロックの場合アウトペ
ージ・／り、、ファ。

ロード」コマンドを受は取り、Ｌ２キャッシュ行の読取
りの準備をする。Ｌ２キャッシュ制御装置は、Ｌ２制御
装置から状況を受は取ると、Ｌ２キャッシュ制御装置に
、指定されたＬ２キャッシュ合同式とキャッシュ・セｙ
）から丸１行をＬ２制御装置によって指定されたアウト
ページ・バッファに読み出すように指令する。メモリ制
御’４Ｍは、変更済み及び非ロックというＬ２キャッシ
ュ行状況を受は取り、アドレス／キー内のこのプロセッ
サと関連する記憶装置コマンド・アドレス・バッファを
使って、Ｌ２ミニ・ディレクトリ中の当該項目の無効化
を要求する。Ｌ２キャッンユ・ヒツト及び変更済みとい
う状況のため、ＢＳＵ制御装置は廃棄を開始する。ＢＳ
Ｕ制御装置は、Ｌ２キャッシュ・データ・フローを介し
て選択されたメモリ・ボートに丸１行書込みコマンドと
アドレスを転送することにより、廃棄シーケンスを開始
する。アウトベージ・バッファからメモリにデータが一
時に１６バイトずつ転送される。最後のカッドワードが
メモリに転送された後、ＢＳＵ制御装置はメモリ制御装
置に動作終了を転送する。メモリ制御装置は、ＢＳＵ制
御装置から動作終了を受は取ると、Ｌエキャッシュ及び
Ｌ２キャッシュにインページするため、記憶位置ロック
・バイトの条件付き変更により全Ｌ３行取出しアクセス
を開始する。メモリ制御装置はＬ２制御装置に、保留中
のインベージに対するＬ２キャッシュ状況をセットする
コマンドを転送し、テスト及びセット動作によってその
内容が実際に変更されるか否かにかかわらず、入力行を
変更済みとマークする。メモリ制御装置は、指定された
インベージ・バッフγに対するＬ３メモリ・ボートから
、テスト及びセットのために１２８バイトを取り出すコ
マンドをＢＳＵ制御装置に送り、アドレス／キーに、Ｉ
、３物理アドレスをＢＳＵ制御装置に送るように要求す
る。ＢＳＵ制御装置は、メモリ制御装置からコマンドを
受は取り、アドレス／キーから物理アドレスを受は取り
、テスト及びセットのためのインベージを開始する。

ケースＢ、Ｄ、Ｅ ＢＳＵ制御装置は、コマンドとアドレスを主記憶装置に
転送し、所期のボートのメモリ・カードを選択して、Ｌ
３メモリ・ボートの１２８バイトの取出しを開始する。

データが、そのＬ３メモリ・ボートとの多重コマンド／
アドレス及びデータ・インターフェースを介して、−時
に１６バイトずつ転送される。１２８バイトのＬ２キャ
ッシュ行を得るのに、Ｌ３メモリから８回の転送が必要
である。カッドワード転送のシーケンスは、プロセッサ
が要求したダブルワードを含むカッドワードがら始まる
。最初のカッドワードを受は取ると、Ｌ２データ・フロ
ーは記憶位置ロック・バイトを監視し、代替データ・バ
ッファに保持されたロック・バイトを使ってデータ・バ
イトを条件付きで更新する。次の３回の転送にＬ１キャ
ッシュ行の残りの部分が含まれる。最後の４回の転送に
は、Ｌ２キャッシュ行の残り部分が含まれる。プロセッ
サが希望するデータは、Ｌ２キャッシュで受は取りたま
まの形でＬ１キャソンユに転送され、条件付きで変更さ
れてＬ２キャッシュ・インベージ・バッファにロードさ
れる。処理が再開する間に、キャッシュがロードされて
Ｌ１キャッシュ・インページ動作が完了し、続いてＬ１
キャッシュ・ディレクトリが更新される。Ｌ２キャッシ
ュ・インベージ・バッファへの最後のデータ転送が完了
する間に、ＢＳＵ制御装置は当該のプロセッサ・インペ
ージ完了をＬ２キャッシュ制御装置に報告する。Ｌ２キ
ャッシュへの報告中、アドレス／キーがＬ３メモリの訂
正不能エラー行を監視する。インページ処理中に訂正不
能なエラーが検出された場合、いくつかの機能が実行さ
れる。Ｌ１キャッシュへのダブルワードの転送ごとに、
同時にデータの状況を識別するし３訂正不能工ラー信号
が転送される。

それを含むＬ２キャッシュ行中の残りのカッドワードの
状況も要求側プロセッサに報告される。プロセッサは、
あるインページ要求について、せいぜい１個の記憶装置
訂正不能エラー指示、すなわちアドレス／キーで検出さ
れた最初のそれを受は取る。アドレス／キーで検出され
た最初の記憶装置訂正不能エラーのダブルワード・アド
レスが、要求側プロセッサに対して記録される。そのプ
ロセッサが要求したし１キャッシュ行中のいずれかのデ
ータに対して記憶装置訂正不能エラーが生じた場合、記
憶装置訂正不能エラーの処理のための標識がセットされ
る。最後に、Ｌ２キャッシュ・インページ・バッファに
転送されたいずれかのデータに対して訂正不能エラーが
生じた場合は、アドレス／キーはＬ２制御装置に、Ｌ２
キャッシュへのインベーンの完了を妨げる信号を送る。

Ｌ２キャッシュの優先順位により、このプロセッサのイ
ンページ完了が処理すべく選択される。Ｌ２制御装置は
、インベージ・バッファ書込みコマンドとＬ２キャッシ
ュ合同式をＬ２キャッシュ制御装置に送り、インページ
完了状況の回答をメモリ制御装置に送る。

Ｌ２キャッシュ・ディレクトリの探索から、次の３つの
条件のいずれかが生じる。

ケースＩ Ｌ２キャッシュ・インベージ・バッファへのインベージ
の際に、Ｌ３記憶装置訂正不能エラーが検出された。Ｌ
２制御装置は、インベージ・バッファ中に不良データが
入っていることを知って、Ｌ２キャッシュ・ディレクト
リの更新を阻止する。

このＬ２キャッシュ・ミス・インベージに対して設定さ
れた凍結レジスタがクリアされる。記憶装置訂正不能エ
ラーを報告するため、このプロセッサに対するＬ１オペ
ランド・キャッシュ標識がセットされる。アドレス／キ
ーに情報は転送されない。

通常ならＬ２キャッシュ制御装置及びメモリ制御装置に
転送されるＬ２キャッシュ行状況が、強制的にロック及
び未変更になる。選択されたＬ２キャッシュ・セットが
Ｌ２キャッシュ制御装置に転送され、キャッシュ・セッ
ト修飾子がＬ２キャッシュに転送される。Ｌ１キャッシ
ュ状況アレイは変更されない。Ｌ２キャッシュ制御装置
がインベージ・バッファ書込みコマンドを受は取り、Ｌ
２制御装置からの状況を侍ってＬ２キャッシュ・インベ
ージを完了すべく、Ｌ２行の書込みの準備をする。Ｌ２
キャッシュ制御装置は、Ｌ２キャッンユ・セットと、ロ
ック及び未変更というＬ２キャッシュ行状況を受は取り
、このインベージ・バッファ書込みコマンドに関連する
Ｌ２キャッシュ・インベージ・バッファに関連する制御
装置をリセットする。Ｌ２キャッシュの更新が取り消さ
れ、ＢＳＵ制御装置がメモリ制御装置に動作終了を転送
する。メモリ制御装置はロック及び未変更というＬ２キ
ャッシュ行状況を受は取り、プロセッサ・インベーン要
求で保持されていた資源をＨ放する。Ｌ２ミニ・ディレ
クトリは更新されない。

ケース２ Ｌ２キャッシュ制御装置が、置換すべきＬ２キャッンユ
行を選択する。この場合、置換される行の状況から、そ
れが変更されていす、したがって廃棄する必要はないこ
とが判明する。Ｌ２ディレクトリが、新しいＬ２キャッ
シュ行が存在することを反映するように更新される。こ
のＬ２キャッシュ・ミス・インベージに対して設定され
た凍結レジスタがクリアされる。選択されたＬ２キャッ
ンユ・セットがアドレス／キーとＬ２キャッシュ制御装
置に転送される。置換されたＬ２キャ、、シュ行の状況
がＬ２キャッシュ制御装置とメモリ制御装置に転送され
、キャッシュ・セット修飾子がＬ２キャッシュに転送さ
れる。構成内のすべてのＬ１キャ、ンユのＬ１状況アレ
イが、置換されたＬ２キャッシュ行のコピーがあるかど
うか検査される。コピーが見つかった場合、当該の無効
化要求がＬ１キャッシュに転送される。置換されたＬ２
キャッシュ行に対するＬ１コピー状況が、Ｌ１キャッシ
ュ状況からクリアされる。要求側プロセッサのＬ１オペ
ランド・キャッシュのＬ１状況アレイが、ＬＬキヤ、シ
ュに５１行が存在することを反映するように更新される
。Ｌ１キャッシュ合同式を用いてＬ１状況アレイがアド
レスされ、Ｌ２キャッシュ・セットと高位合同式が、プ
ロセッサ／テスト及びセット記憶装置コマンドと一緒に
転送されたＬ１キャッシュ・セットによって選択された
項目に入れるデータとして使われる。Ｌ２キャッジ、制
御装置はインベージ・バッファ書込みコマンドを受は取
り、Ｌ２制御装ｊδがらの状況ヲ待ってＬ２キャッシュ
・インベージを完了すべ（、Ｌ２キャッシュ行の書込み
の準備をする。Ｌ２キャッシュ制御装置は、Ｌ２キャッ
シュ・セットと置換された行の状況を受は取る。置換さ
れた行は変更されていないので、Ｌ２キャッシュ制御装
置はＬ２キャッシュに、インベージ・バッファをＬ２キ
ャッシュに書き込むように通知する。これは丸１行の書
込みであり、キャッシュ・セットはインターリーブされ
ているので、Ｌ２キャッシュ・セットを使って、Ｌ２キ
ャッシュ行の書込みが可能なようにアドレス・ビット２
５と２６を操作しなければならない。ＢＳＵ制御装置が
メモリ制御装置に動作終了を転送する。アドレス／キー
がＬ２制御ＨａからＬ２キャッシュ・セットを受は取る
。Ｌ２ミニ・ディレクトリ更新アドレス・レジスタがイ
ンベージ・アドレス・バッファがらセットされ、Ｌ２キ
ャッシュ・セットがＬ２制御装置から受は取られる。メ
モリ制御装置が置換された行の状況を受は取る。廃棄す
る必要がないので、メモリ制御装置はインベージ要求で
保留にされていた資源を解放する。メモリ制御装置は、
このプロセッサに関連するＬ２ミニ・ディレクトリ更新
アドレス・レジスタを用いてＬ２ミニ・ディレクトリを
更新するコマンドを、アドレス／キーに転送する。次い
で、メモリ制御装置は現動作を完了済みとマークし、要
求側プロセッサが再度メモリ資源優先順位に入ることを
許す。

ケース３ Ｌ２キャッシュ制御装置が、置換すべきＬ２キャッシュ
行を選択する。この場合、置換される行の状況から、そ
れが変更されており、したがってＬ２キャッシュの廃棄
が必要なことが判明する。

Ｌ２ディレクトリが、新しいＬ２キャッシュ行が存在す
ることを反映するように更新される。このＬ２キャッン
ユ・ミス・インベージに対して設定された凍結レジスタ
がクリアされる。ディレクトリから読み取られたアドレ
スが、選択されたＬ２キャッシュ・セットと一緒にアド
レス／キーに転送される。選択されたＬ２キャッシュ・
セットがＬ２キャ、／ユ制御装置に転送される。置換さ
れたＬ２キャッシュ行の状況がＬ２キヤノンユ制御装置
とメモリ制御装置に転送され、キャッシュ・セット修飾
子がＬ２キャッシュに転送される。構成内のすべてのＬ
１キャッシュのＬ１状況アレイが、置換されたＬ２キャ
ッシュ行のコピーがあるかどうか検査される。コピーが
見つかった場合、当該のｊｌｌ（効化要求がＬ１キャッ
シュに転送される。

置換されたＬ２キャッシュ行に対スるＬ　１　コヒー状
況が、Ｌ１キャソ７ユ状況からクリアされる。

要求側プロセッサのＬ１オペランド・キャッシュのＬ１
状況アレイが、Ｌ２キャッシュにＬ１キャッシュ行が存
在することを反映するように更新される。Ｌ１キャッシ
ュ合同式を用いてＬ１状況アレイがアドレスされ、Ｌ２
キャッシュ・セットと高位合同式が、プロセッサ・テス
ト及びセット記憶装置コマンドと一緒に転送されたＬ１
キャッシュ・セットによって選択される項目に入れるデ
ータとして使われる。Ｌ２キャッシュ制御装置はインベ
ージ・バッファ書込みコマンドを受は取り、Ｌ２制御装
置からの状況を待ってＬ２キャッシュ・インベージを完
了すべく、Ｌ２行の書込みの準備をする。Ｌ２キャッシ
ュ制御装置はＬ２キャッシュ・セットと置換された行の
状況を受は取る。置換された行は変更されているので、
Ｌ２キャッシュ制御装置はＬ２キャッシュに、インベー
ジ・バッファのデータをＬ２キャッシュに書き込む前に
、そのインベージ・バッファと対になったアウトベージ
・バッファに対する丸１行の読取りが必要なことを通知
する。これは丸１行のアクセスであり、キャッシュ・セ
ットはインターリーブされているので、Ｌ２キャッシュ
・セットを使って、Ｌ２キャッシュ行のアクセスが可能
なようにアドレス・ビット２５と２６を操作しなければ
ならない。アドレス／キーがＬ２制御装置からアウトベ
ージ・アドレスを受は取り、それを物理アドレスに変換
し、Ｌ２キャッシュ・セットと一緒にアウトベージ・ア
ドレス・バッファに保持する。Ｌ２ミニ・ディレクトリ
更新アドレス・レジスタがインベージ・アドレス・バッ
ファからセットされ、Ｌ２キャッシュ・セットがＬ２制
御装置から受は取られる。アドレス／キーは、Ｌ３メモ
リ行の書込みの準備として、ＢＳＵ制御装置にアウトベ
ージ物理アドレスを転送する。メモリ制御装置が置換さ
れた行の状況を受は取る。廃棄する必要があるので、メ
モリの更新が完了するまで、メモリ制御装置はＬ３資源
を解放することができない。インベージに使われたのと
同じメモリ・ボートに対して廃棄が行なわれることが保
証される。メモリ制御装置は、このプロセッサに関連す
るＬ２ミニ・ディレクトリ更新アドレス・レジスタを用
いてＬ２ミニ・ディレクトリを更新するコマンドを、ア
ドレス／キーに転送する。次いで、メモリ制御装置は現
動作を完了済みとマークし、要求側プロセッサが再度メ
モリ資源優先順位に入ることを許す。ＢＳＵ制御装置は
、置換されたＬ２キャッンユ行が変更されていることを
知って、アドレス／キーからアウトベージ・アドレスを
受は取った後、廃棄手順を開始して、選択されたメモリ
・ボートにＬ２キャッシュ・データ・フローを介して丸
１行書込みコマンドとアドレスを転送する。データは、
アウトベージ・バッファからメモリに一時に１６バイト
ずつ転送される。最後のカッドワードがメモリに転送さ
れた後、ＢＳＵ制御装置はメモリ制御装置に動作終了を
転送する。メモリ制御装置は、ＢＳＵ制御装置から動作
終了を受は取ると、Ｌ３ポートを解放して、メモリ・ボ
ートへのオーバーラツプしたアクセスを可能にする。

２．４．１７Ｌ３行へのメモリ・バッファ転送用途：　
　Ｓ／３７０　　ＰＧＩＮ（ベージイン）命令。ＰＧＩ
Ｎ命令中で使用する場合、以前に実行された命令に対す
るすべての記憶が完了することを保証するために、この
コマンドを出す前に、要求側プロセッサの記憶待ち行列
は空でなければならない。これは、命令開始時にＳ／３
７０アーキテクチヤで必要とされる、直列化及びチエツ
クポイント同期動作の一環である。このコマンドは、拡
張記憶機構から主記憶装置へのデータ移動を完了するた
めに、メモリ・バッファへのＬ４行転送コマンドと一緒
に使われる。各コマンド対は１２８バイトを運ぶので、
４にバイト・ベージを処理するために、マイクロコード
中で３２反復のループが確立される。要求側プロセッサ
内で記憶装置活動が開始する前にこの記憶装置コマンド
の活動化が完了するように、このコマンドはプロセッサ
内で同期される。記憶システムは、メモリ・バッファを
利用して、動作記憶装置コマンド対の適正なオーバーラ
ツプを保証する。マイクロコードは、構成内の特定プロ
セッサが静止する場合、それが訂正不能記憶装置エラー
表示を伴うロック、回線保留またはインベージ凍結をも
たない状態に留まるようにしなければならない。そうな
らないと、静止プロセッサが、要求されたＬ２キャッシ
ュ行に、訂正不能記憶装置エラー表示を伴うロック、回
線保留またはインベージ凍結をもつとき、Ｌ３行へのメ
モリ・バッファ転送記憶装置コマンドが完了できないの
で、ロックアウト状態になることがある。

記憶装置コマンドの説明 このコマンドは、動作記憶装置コマンド対の後半部であ
る。このコマンドは、指定されたし３主記憶装置行に移
すべきデータの１２８バイトの供給源として、プロセッ
サに対して以前に割り振られたメモリ・バッファを利用
し、この動作の完了時にそれを解放する。ＰＧＩＮでは
、メモリ・バッファへのＬ４行転送コマンドが第１の記
憶装置コマンドである。ここに概略を述べた実施例では
、プロセッサが第１の記憶装置コマンドを出してから、
メモリ制御装置がこの記憶装置コマンドを活動化して、
割り振られたメモリ・バッファの内容をＰＧＩＮ命令の
ためにＬ３メモリに転送させるまでの間に、別のプロセ
ッサまたはチャネルがロードすべきＬ３メモリ行にアク
セスしないことを保証するものではない。これは、オペ
レーティング・システムが、ＰＧＩＮ命令のためにこの
４にバイトのベージをベージングしている最中であり、
割り振られるこの４にバイトのベージ・フレームに対す
る同期参照はないはずだとすれば、最小限の露出と見な
される。

記憶装置コマンドの実行 マイクロコードが、コマンドとＬ３主記憶装置中の１２
８バイトの境界上の絶対アドレスをＬ１キャッンユに出
す。Ｌ１キャッシュは、絶対アドレスとアドレス・パス
記憶装置コマンドヲＬ　２　制御装置に転送し、実際の
記憶装置コマンドをメモリ制御装置に転送する。データ
・バス上ではデータは転送されない。Ｌ２制御装置は、
主コマンド、記憶’ｔ５置装マンド、絶対アドレス、続
いてアドレス・パス・コマンドを受は取る。Ｌ２制御装
置はコマンド有効をメモリ制御装置及びアドレス／キー
に転送する。Ｌ２キャッシュ・サービス優先順位によっ
て選択された後、コマンドはメモリ制御装置に転送され
、アドレスはアドレス／キーに転送される。メモリ制御
装置は実際の記憶装置コマンドを受は取り、アドレスが
処理されたというＬ２制御装置からの信号を侍って、コ
マンドを優先順位に入れる。アドレス／キーはＬ２制御
装置から絶対アドレスを受は取り、それを物理アドレス
に変換し、記憶装置コマンド・アドレス・バッファに保
持する。Ｌ２キャソンユ制御装置は、それがプロセッサ
Ｌ２キャッシュ記憶機構要求ではないので、Ｌ２制御装
置からコマンドを受は取らない。

メモリ制御装置は、アドレスがアドレス／キーに送られ
たことを示すコマンドとメモリ・ポート識別をＬ２制御
装置から受は取る。メモリ制御装置は必要な資源を割り
振り、優先順位によって選択されたとき、記憶装置コマ
ンドを活動化する。メモリ制御装置は、Ｌ２キャッシュ
行をｆＨｒｒ、効にするコマンドをＬ２制御装置に転送
し、アドレス／キーに、絶対アドレスをＬ２制御装置に
転送し、物理アドレスをＢＳＵ制御装置に転送し、それ
を含む４にバイト・ページの参照ピッ］・及び変更ビッ
トを更新するよう要求する。メモリ制御装置はＢＳＵ制
御装置にコマンドを転送する。このコマンド、すなわち
Ｌ３行へのメモリ・バッファ転送コマンドは、「非ロッ
クの場合メモリ制御装置アクセス実行」コマンドでＬ２
制御装置によって後で転送されるＬ２キャッシュ行状況
に基づいて、条件付きでＢＳＵ制御装置によって実行さ
れる。アドレス／キーは記憶ｇｆＡコマンド・アドレス
・バッファを使って、記憶キー・アレイの更新を開始す
る。

指定された４にバイト・ページの参照ビット及び変更ビ
ットが１“にセットされる。ＢＳＵ制御装置はメモリ制
御装置からコマンドを受は取り、Ｌ２制御装置からの状
況を待つ。Ｌ２制御装置はメモリ制御コマンドを受は取
り、Ｌ２キャッシュ・サービス優先順位によって選択さ
れた後、アドレス／キー・アドレスを使ってＬ２キャッ
シュ・ディレクトリを探索する。「非ロックの場合メモ
リ制御装置アクセス実行」コマンドが、ＢＳＵ制御装置
に転送すべくＬ２キャッシュ制御装置に転送され、コマ
ンド回答がメモリ制御装置に転送される。

Ｌ２キャッシュ・ディレクトリの探索の結果、次の３つ
の条件のいずれかが生じる。

ケースＩ Ｌ２キャッシュ・ディレクトリ探索の結果、Ｌ２キャッ
シュ・ミスになった。アドレス／キーに情報は転送され
ない。Ｌ２キャッンユ行状況とキャッシュ・セントがＬ
２キャッンユ制御装置に転送され、キャッシュ・セット
修飾子がＬ２キャソンユに転送され、Ｌ２キャッシュ行
状況がメモリ制御装置に転送される。Ｌ２キャ１．Ｊン
ユ・ミスのため、Ｌ１状況アレイの比較が阻止される。

メモリ制御装置は、Ｌ２キャッシュ・ミス及び弁口、ｙ
りというＬ２キャッシュ行状況を受は取る。Ｌ２ミニ・
ディレクトリの更新は不要である。動作終了が要求徂す
プロセッサに転送される。ＢＳＵ制御装置はＬ２制御装
置から「非ロックの場合メモリ制御装置アクセス実行」
コマンドを受は取り、アドレス／キーから物理アドレス
を受は取り、Ｌ３メモリ行の書込みの準備をする。ＢＳ
Ｕ制御装置は、Ｌ２制御装置から非ロックという状況を
受は取ると、Ｌ２データ・フローを介してコマンドとア
ドレスを必要なメモリ・ボートに転送することにより、
Ｌ３メモリ行の書込みを開始する。次いでＢＳＵ制御装
置は、メモリ・バッファの内容を、Ｌ３メモリに転送す
べく記憶チャネル・データ・バッファ機能から適切なＬ
３インターフェース−レジスタに転送するよう指定する
。最後のデータがメモリに転送された後、ＢＳＵ制御装
置からメモリ制御装置に動作終了が転送される。メモリ
制御装置は、ＢＳＵ制御装弾装ら動作終了を受は取ると
、Ｌ３ボートを解放して、メモリ・ボートに対するオー
バーラツプしたアクセス及びメモリ・バッファ資源のロ
ックを可能にする。

ケース２ アドレスされたＬ２キャッシュ行に対して、訂正不能記
憶装置エラー表示を伴うロック、回線保留またはインベ
ージ凍結が活動状態にある。アドレス／キーに情報は転
送されない。Ｌ２キャッシュ行状況とキャッシュ・セッ
トがＬ２キャッシュ制御装置に転送され、キャッシュ・
セット修飾子がＬ２キャッシュに転送され、Ｌ２キャッ
シュ行状況がメモリ制御装置に転送される。訂正不能記
憶装置エラー衝突を伴うロック、回線保留またはインベ
ージ凍結のため、Ｌ１状況アレイの比較が阻止される。

メモリ制御装置は、ロックというＬ２キャッシュ行状況
を受は取り、コマンドの現在の実行を打ち切る。記憶装
置コマンドは一時保留になってロック衝突をクリアする
ための時間を与え、その後コマンド全体の実行を試みて
■度メモリ制御装置優先順位に入る。ＢＳＵ制御装置は
Ｌ２制御装置から「非ロックの場合メモリ制御装置アク
セス実行」コマンドを受は取り、アドレス／キーから物
理アドレスを受は取り、Ｌ３メモワ行の書込みの準備を
する。ＢＳＵ制御装置は、Ｌ２制御装置からロックとい
う状況を受は取ると、このコマンドをドロップする。

ケース３ Ｌ２キャッシュ・ディレクトリの探索でＬ２キャッシュ
・ヒツトとなり、キャッンユ行は変更済みまたは未変更
である。Ｌ２キャッシュ項目は無効とマークされる。Ｌ
２制御装置は絶対アドレスをＬ２キャッシュ・セットと
共にアドレス／キーに転送する。Ｌ２キャッンユ行状況
とキャッシュ・セットがＬ２キャッシュ制御装置に転送
され、キャッシュ・セット修飾子がＬ２キャッシュに転
送され、Ｌ２キャッシュ行状況がメモリ制御装置に転送
される。すべてのＬ　１１．＆況アレイが、無効とマー
クされたＬ２キャッシュ行内に２つのＬｌｌキャンュ行
のコピーがあるかどうか探索される。

低位Ｌ２キャッシュ合同式を使ってＬ１状況アレイがア
ドレスされ、Ｌ２キャッシュ・セットと高位合同式がＬ
１状況アレイ出力との比較対象として使用される。Ｌ１
キャッシュのコピーが見つかった場合、当該のＬｌ／Ｌ
２アドレス・バスの無効化が要求される。アドレス・バ
スに対する要求がそのＬ１キャッシュによって許可され
た後、Ｌ１キャッシュのコピーを無効化するため、Ｌｌ
ｌキャン２合同式とＬ１キャッシュ・セットが、ＬＬオ
ペランド・キャッシュとＬ１命令キャッシュ用にそれぞ
れ２つずつ同時に当該のプロセッサに転送される。Ｌ１
キャッシュは一定数のサイクルで必要なアドレス・イン
ターフェースが許可されることを保証するので、Ｌ２キ
ャッシュ行無効化コマンドは、ローカル無効化または相
互無効化要求の影響を受けない。７ドレス／キーはＬ２
制御装置から絶対アドレスを受は取り、それを物理アド
レスに変換し、Ｌ２キャッシュ・セットと一緒に記憶装
置コマンド・アドレス・バッファに保持スル。

メモリ制御装置は、Ｌ２ヒツト及び非ロックというＬ２
キャッシュ行状況を受は取り、アドレス／キー中のこの
プロセッサに関連する記憶装置コマンド・アドレス・バ
ッファを使って、Ｌ２ミニ・ディレクトリ中の当該の項
目の無効化を要求する。

動作終了が要求側プロセッサに転送される。ＢＳＵ制御
装置はＬ２制御装置から「非ロックの場合メモリ制御装
置アクセス実行」コマンドを受は取り、アドレス／キー
から物理アドレスを受は取り、Ｌ３メモリ行の書込みの
賭備をする。ＢＳＵ制御装置は、Ｌ２制御装置から非ロ
ックという状況を受は取ると、Ｌ２データ・フローを介
してコマンドとアドレスを必要なメモリ・ボートに転送
するこ七により、Ｌ３メモリ行の書込みを開始する。

次いでＢＳＵ制御装置は、メモリ・バッファの内容を、
Ｌ３メモリに転送すべく記ｔαチャネル・データ・バッ
ファ機能から適切なＬ３インターフェース・レジスタは
転送するよう指定する。最後のデータがメモリに転送さ
れた後、ＢＳＵ制御装置からメモリ制御装置に動作終了
が転送される。メモリ制御装置は、ＢＳＵから動作終了
を受は取ると、Ｌ３ボートを解放して、メモリ・ボート
に対するオーバーランプしたアクセス及びメモリ・バッ
ファ資源のロックを可能にする。

２．４．１８　　メモリ検査ビット、冗長ビット及び特
殊機構レジスタ書込み 用途：　主記憶装置と拡張記憶機構の診断テスト。この
コマンドは、選択されたメモリ内部レジスタのロードを
完了するために、主記憶装置記憶要求と一緒に使用され
る。このコマンドは、要求側プロセッサ内で記憶装置活
動が開始する前に記憶装置コマンドが完了するように、
プロセッサ内で同期される。マイクロコードは、構成内
の特定のプロセッサが静止している場合、それが訂正不
能記憶装置エラー表示を伴うロック、回線保留またはイ
ンベージ凍結をもたない状態に留まるようにしなければ
ならない。そうならないと、静止プロセッサが、要求さ
れたＬ２キャッシュ行に、訂正不能記憶装置エラーを伴
うロック、回線保留またはインベージ凍結をもつとき、
「メモリ検査ビット、冗長ビット及び特殊機能レジスタ
書込み」記憶装置コマンドが完了できないので、ロック
アウト状態になることがある。

記憶コマンドの説明 マイクロコードが、コマンドとＬ３主記憶装置中の１２
８バイトの境界上の絶対アドレスを供給する。この記憶
コマンドは、動作コマンド対の後半部である。このコマ
ンドは、選択されたメモリ・ボートに転送すべきデータ
の供給源として、以前にロードされたＬ２キャッシュ行
を使う。選択されたボートのメモリ・カード内の４個の
制御チップがすべて書込み動作に関与し、その検査ビッ
ト・レジスタ、冗長ビット・レジスタ及び特殊機能レジ
スタに対する一義的な値を、記憶装置データ・バスから
プリセット位置に受は入れる。各制御チップは、それぞ
れ７ビツトの検査ビット・レジスタと１ビツトの冗長ビ
ット・レジスタを維持する、２つの４バイト・エラー検
査及び訂正ネットワークを含んでいる。各制御チップは
特殊機能レジスタをもに１【侍する。この動作記憶装置
コマンド対の第１のコマンドは、Ｌ２キャッ／ユ行をロ
ードする主記憶装置記憶要求である。すべてのデータが
、Ｌ２キャッシュ行のカッドワードＯの適切なビット位
置に記憶される。メモリ・ボートは、この記憶装置コマ
ンドで、１回のデータ転送を受は入れる。選択されたボ
ート中のメモリ・アレイの内容は、この記憶装置コマン
ドの実行によって影響を受けない。

記憶装置コマンドの実行 マイクロコードが、コマンドとＬ３主記憶装置中の１２
８バイトの境界上の絶対アドレスをＬ１キャッシュに出
す。Ｌ１キャッシュは、絶対アドレスとアドレス・バス
記憶装置コマンドをＬ２制御装置に転送し、実際の記憶
装置コマンドをメモリ制御装置に転送する。データ・バ
ス上ではデータは転送されない。Ｌ２制御装置は、主コ
マンド、記憶装置コマンド、絶対アドレス、続いてアド
レス・バス・コマンドを受は取る。Ｌ２制御装置はコマ
ンド有効をメモリ制御装置及びアドレス／キーに転送す
る。Ｌ２キャッシュ・サービス（受光順位によって選択
された後、コマンドはメモリ制御装置に転送され、アド
レスはアドレス／キーに転送される。メモリ制御装置は
実際の記憶装置コマンドを受は取り、アドレスが処理さ
れたというし２制御装置からの信号を待って、コマンド
を優先順位に入れる。アドレス／キーはＬ２制御装置か
ら絶対アドレスを受は取り、それを物理アドレスに変換
し、記憶装置コマンド・アドレス・バッファに保持する
。Ｌ２キャッシュ制御装置は、それがプロセッサ上２キ
ャッシュ記憶機構要求ではないので、Ｌ２制御装置から
コマンドを受は取らない。

メモリ制御装置は、アドレスがアドレス／キーに送られ
たことを示すコマンドとメモリ・ボート識別をＬ２制御
装置から受は取る。メモリ制御装置は必要な資源を割り
振り、優先順位によって選択されたとき、記憶装置コマ
ンドを活動化する。変更済み状況をリセットしＬ２キャ
ッシュ行をフラッシュするコマンドがＬ２制御装置に転
送され、アドレス／キーは、絶対アドレスをＬ２制御装
置に転送し、物理アドレスをＢＳＵ制御装置に転送する
ように指令される。メモリ制御装置はＢＳＵ制御装置に
コマンドを転送する。このコマンド、すなわち「変更済
みで非ロックの場合メモリ検査ビット、冗長ビット及び
特殊機能レジスタ書込み」コマンドは、「変更済みで非
ロックの場合アウトベージ・バッファ・ロード」コマン
ドでＬ２制御装置によって後で転送されるＬ２キャッシ
ュ行状況に基づいて、条件付きでＢＳＵ制御装置によっ
て実行される。ＢＳＵ制御装置はメモリ制御装置からコ
マンドを受は取り、Ｌ２制御装置からの状況を待つ。Ｌ
２制御装置はメモリ制御コマンドを受は取り、Ｌ２キャ
ッシュ・サービス優先順位によって選択された後、アド
レス／キーからの絶対アドレスを使ってＬ２キャッシュ
・ディレクトリを探索する。「変更済みで非ロックの場
合アウトベージ・バッファ・ロード」コマンドが、Ｌ２
−１−ヤッシュ制御装置に転送され、コマンド回答がメ
モリ制御装置に転送される。Ｌ２キャッシュ・ディレク
トリの探索の結果、次の４つの条件のいずれかが生じる
。

ケースＩ Ｌ２キャッシュ・ディレクトリ探索の結果、Ｌ２キャッ
シュ・ミスになった。アドレス／キーに情報は転送され
ない。Ｌ２キャッシュ行状況とキャッシュ・セットがＬ
２キャッシュ制御装置に転送され、キャッシュ・セット
修飾子がＬ２キャッシュに転送され、Ｌ２キャッシュ行
状況がメモリ制御装置に転送される。Ｌ２キャッシュ・
ミスのため、強制的に未変更状況になる。、「変更済み
状況リセット及びＬ２行フラッシュ」コマンドのため、
Ｌ１状況アレイの比較が阻止される。Ｌ２キャッシュ制
御装置はＬ２制御装置から「変更済みで非ロックの場合
アウトベージ・バッファ・ロード」コマンドを受は取り
、Ｌ２キャッシュ行の読取りの準備をする。Ｌ２キャッ
シュ制御装置とＢＳＵ制御装置は、未変更及び非ロック
というＬ２キャッシュ行状況を受は取ると、このコマン
ドをドロップする。メモリ制御装置は、Ｌ２キャッシュ
・ミス及び非ロックというＬ２キャッシュ行状況を受は
取り、要求側プロセッサに動作終了を転送してコマンド
を完了する。

ケース２ 選択されたＬ２キャッシュ行に対して、訂正不能記憶装
置エラー表示を伴うロック、回線保留またはインベージ
凍結が活動状態にある。アドレス／キーに情報は転送さ
れない。Ｌ２キャッシュ行状況とキャッシュ・セットが
Ｌ２キャッシュ制御装置に転送され、キャッシュ・セッ
ト修飾子がＬ２キャッシュに転送され、Ｌ２キャッシュ
行状況がメモリ制御装置に転送される。「変更済み状況
リセット及びＬ２行フラッシュ」コマンドのため、Ｌ１
状況アレイの比較が阻止される。Ｌ２キャッシュ制御装
置はＬ２制御装置から「変更済みで非ロックの場合アウ
トベージ・バッファ・ロード」コマンドを受は取り、Ｌ
２キャッシュ行の読取りの準備をする。Ｌ２キャッシュ
制御装置とＢＳＵ制御装置は、ロックというＬ２キャッ
シュ行状況を受は取ると、このコマンドをドロップする
。メモリ制御装置は、ロックというＬ２キャッシュ行状
況を受は取り、コマンドの現在の実行を打ち切る。記憶
装置コマンドは一時的保留になってロック衝突をクリア
゛するための時間を与え、その後コマンド全体の実行を
試みて再度メモリ制御装置優先順位に入る。

ケース３ Ｌ２キャッシュ・ディレクトリ探索の結果、Ｌ２キャッ
シュ・ヒツトとなり、キャッシュ行は未変更である。ア
ドレス／キーに情報は転送されない。Ｌ２キャッシュ行
状況とキャッシュ・セットがＬ２キャッシュ制御装置に
転送され、キャッシュ・セット修飾子がＬ２キャッシュ
に転送され、Ｌ２キャッシュ行状況がメモリ制御装置に
転送される。「変更済み状況リセット及びＬ２行フラッ
シュ」コマンドのため、Ｌ１状況アレイの比較が阻止さ
れる。Ｌ２キャッシュ制御装置はＬ２制御装置から「変
更済みで非ロックの場合アウトベージ・バッファ・ロー
ド」コマンドを受は取り、Ｌ２キャッシュ行の読取りの
準備をする。Ｌ２キャッシュ制御装置とＢＳＵ制御装置
は、未変更及び非ロックというＬ２キャッシュ行状況を
受は取ると、このコマンドをドロップする。メモリ制御
装置は、未変更及び非ロックというＬ２キャッシュ行状
況を受は取り、要求側プロセッサに動作終了を転送して
コマンドを完了する。

ケース４ Ｌ２キャッシュ・ディレクトリ探索の結果、Ｌ２キャッ
シュ・ヒツトとなり、キャッシュ行は変更済みである。

Ｌ２キャッシュ行は、後で未変更とマークされる。アド
レス／キーに情報は転送されない。Ｌ２キャッシュ行状
況とキャッシュ・セットがＬ２キャッシュ制御装置に転
送され、キャッシュ・セット修飾子がＬ２キャッシュに
転送され、Ｌ２キャッシュ行状況がメモリ制御装置に転
送される。「変更済み状況リセット及びＬ２行フラッシ
ュ」コマンドのため、Ｌ１状況アレイの比較が阻止され
る。Ｌ２キャッシュ制御装置はＬ２制御装置から「変更
済みで非ロックの場合アウトベージ・バッファ・ロード
」コマンドを受は取り、Ｌ２キャッシュ行の読取りの準
備をする。Ｌ２キャッシュ制御装置は、Ｌ２制御装置か
ら状況を受は取ると、Ｌ２キャッシュに、指定されたＬ
２キャッシュ合同式及びキャッシュ・セットからの丸−
行をＬ２制御装置によって指定されたアウトベージ・バ
ッファに読み出すよう指令する。メモリ制御装置はＬ２
キャッシュ行状況を受は取り、主記憶装置に対する診断
記憶が進行中であることを知る。

変更済みで非ロックという状況によって、ＢＳＵ制御装
置は、Ｌ２データ・フローを介してコマンドと物理アド
レスを指定されたメモリ・ポートに転送することにより
、診断メモリ記憶を開始する。

カッドワードＯだけが、アウトベージ・バッファから選
択されたメモリ・ポートに転送される。データがメモリ
に転送された後、ＢＳＵ制御装置はメモリ制御装置に動
作終了を転送する。選択されたメモリ・カード対が要求
された診断書込みを実行して、記憶装置データ・バス上
の適切な位置から検査ビット・レジスタ、冗長ビット・
レジスタ及び特殊機能レジスタをロードし、メモリ制御
装置に対するその組合わせ使用中指示をドロップする。

メモリ制御！装置は、選択されたメモリ・カード対から
非使用中を受は取ると、メモリ・ポートを角デ放し、要
求側プロセッサに動作終了を転送する。

２．４．１９　　メモリ冗長ビット・アドレス・レジス
タ書込み 用途：　上記Ｐ、装置と拡張記憶機構の診断テスト。こ
のコマンドは、選択されたメモリ内部レジスタのロード
を完了するために、上記ｔ／！装置記憶要求と一緒に使
用される。このコマンドは、要求側プロセッサ内で記憶
長Ｃ活動が開始する前に記憶装置コマンドが完了するよ
うに、プロセッサ内で同期される。マイクロコードは、
構成内の特定のプロセッサが静止している場合、それが
訂正不能記憶装置エラー表示を伴うロック、回線保留ま
たはインベージ凍結をもたない状態に留まるようにしな
ければならない。そうならないと、静止プロセッサが、
要求されたＬ２キャッシュ行に、訂正不能記ｔを装置エ
ラーを伴うロック、回線保留またはインベージ凍結をも
っとき、「メモリ冗長ビット・アドレス・レジスタ書込
み」記ｔ＋！装置コマンドが完了できないので、ロック
アウト状態になることがある。

記憶コマンドの説明 マイクロコードが、コマンドとＬ３主記憶装置中の１２
８バイトの境界上の絶対アドレスを供給する。この記憶
コマンドは動作記憶装置コマンド対の後半部である。こ
のコマンドは選択されたメモリ・ポートに転送すべきデ
ータの供給源として、以前にロードされたＬ２キャッシ
ュ行を使う。選択されたポートのメモリ・カード内の４
個の制御チップがすべて書込み動作に関与し、その冗長
ビット・アドレス・レジスタに対する一義的な値を記憶
装置データ・バスからプリセット位置に受は入れる。各
制御チップは、それぞれ２つの６ビツト冗長ビツト・ア
ドレス・レジスタを維持する、２つの４バイト・エラー
検査及び訂正ネットワークを含んでいる。この動作コマ
ンド対の’Ｍ　１　ノ：Ｉ７ンドは、Ｌ２キャッシュ行
をロードする主記憶装置記憶要求である。すべてのデー
タが、Ｌ２キャッシュ行のカッドワード０の適切なビッ
ト位置に記憶される。メモリ・ボートは、この記憶装置
コマンドで、１回のデータ転送を受は入れる。選択され
たボート中のメモリ・アレイの内容は、この記憶装置コ
マンドの実行によって影習を受けない。

記憶装置コマンドの５−行 マイクロコードが、コマンドとＬ３主記憶装置中の１２
８バイトの境界上の絶対アドレスをＬ１キャッシュに出
す。Ｌ１キャッシュは、絶対アドレスとアドレス・バス
記憶装置コマンドをＬ２制御装置に転送し、実際の記憶
装置コマンドをメモリ制御装置に転送する。データ・バ
ス上ではデータは転送されない。Ｌ２制御装置は、主コ
マンド、記憶装置コマンド、絶対アドレス、続いてアド
レス・バス・コマンドを受は取る。Ｌ２制御装置はコマ
ンドを効をメモリ制御装置及びアドレス／キーに転送す
る。Ｌ２キャッシュ・サービス優先順位によって選択さ
れた後、コマンドはメモリ制御装置に転送され、アドレ
スはアドレス／キーに転送される。メモリ制御装置は実
際の記憶装置コマンドを受は取り、アドレスが処理され
たというＬ２制御装置からの信号を待って、コマンドを
優先順位に入れる。アドレス／キーはＬ２制御装置から
絶対アドレスを受は取り、それを物理アドレスに変換し
、記憶装置コマンド・アドレス・バッフ１に保持する。

Ｌ２キャッシュ制御装置は、それがプロセッサＬ２キャ
ッシュ記憶機構要求ではないので、Ｌ２制御Ｈａからコ
マンドを受は取らない。

メモリ制御装置は、アドレスがアドレス／キーに送られ
たことを示すコマンドとメモリ・ボート識別をＬ２制御
装置から受は取る。優−先順位によって選択されたとき
、メモリ制御装置は必要な資源を割り振り、記憶装置コ
マンドを活動化する。変更済み状況をリセットしＬ２キ
ャッシュ行をフラッシュするコマンドがＬ２制御装置に
転送され、アドレス／キーは、絶対アドレスをＬ２制御
装置に転送し、物理アドレスをＢＳＵ制御装置に転送す
るように指令される。メモリ制御装置はＢＳＵ制御装置
にコマンドを転送する。このコマンド、すなわち「変更
済みで非ロックの場合メモリ冗長ビット・アドレス・レ
ジスタ書込み」コマンドは、「変更済みで非ロックの場
合アウトベージ・バッファ・ロード」コマンドでＬ２制
御装置によって後で転送されるＬ２キャッシュ行状況に
基づいて、条件付きでＢＳＵ制御装置によって実行され
る。

ＢＳＵ制御装置はメモリ制御装置からコマンドを受は取
り、Ｌ２制御装置からの状況を待つ。Ｌ２制御装置はメ
モリ制御コマンドを受は取り、Ｌ２キャソ／ユ・サービ
ス優先順位によって選択された後、アドレス／キーから
の絶対アドレスを使ってＬ２キャッシュ・ディレクトリ
を探索する。

「変更済みで非ロックの場合アウトベージ・バッファ・
ロード」コマンドが、Ｌ２キャッシュ制御装置に転送さ
れ、コマンド回答がメモリ制御装置に転送される。Ｌ２
キャッシュ・ディレクトリの探索の結果、次の４つの条
件のいずれかが生じる。

ケースＩ Ｌ２キャッシュ・ディレクトリ探索の結果、Ｌ２キャッ
シュ・ミスになった。アドレス／キーに情報は転送され
ない。Ｌ２キャッシュ行状況とキャッシュ・セットがＬ
２キャッシュ制御装置に転送され、キャッシュ・セット
修飾子がＬ２キャッシュに転送され、Ｌ２キャッシュ行
状況がメモリ制御装置に転送される。Ｌ２キャッシュ・
ミスのため、強制的に未変更状況になる。「変更済み状
況リセット及びＬ２行フラッシュ」コマンドツタめ、Ｌ
１状況アレイの比較が阻止される。Ｌ２キャッシュ制御
装置はＬ２制御装置から「変更済みで非ロックの場合ア
ウトベージ・バッファ・ロード」コマンドを受は取り、
Ｌ２キャッシュ行の読取りの準備をする。Ｌ２キャッシ
ュ制御装置とＢＳＵ制御装置は、未変更及び非ロックと
いうＬ２キャッシュ行状況を受は取ると、このコマンド
をドロップする。メモリ制御装置は、Ｌ２キャッシュ・
ミス及び非ロックというＬ２キャッシュ行状況を受は取
り、要求側プロセッサに動作終了を転送してコマンドを
完了する。

ケース２ 選択されたＬ２キャッンユ行に対して、訂正不能記憶装
置エラー表示を伴うロック、回線保留またはインベージ
凍結が活動状態にある。アドレス／キーに情報は転送さ
れない。Ｌ２キャッシュ行状況とキャッシュ・セットが
Ｌ２キャッシュ制御装置に転送され、キャッシュ・セッ
ト修飾子がＬ２キャッシュに転送され、Ｌ２キャッシュ
行状況がメモリ制御装置に転送される。「変更済み状況
リセット及びＬ２行フラッシュ」コマンドのため、Ｌ１
状況アレイの比較が阻止される。Ｌ２キャッシュ制御装
置はＬ２制御装置から「変更済みで非ロックの場合アウ
トベージ・バッファ・ロード」コマンドを受は取り、Ｌ
２キャッシュ行の読取りの準備をする。Ｌ２キャッシュ
制御装置とＢＳＵ制御装置は、ロックというＬ２キャッ
シュ行状況を受は取ると、このコマンドをドロップする
。メモリ制御装置は、ロックというＬ２キャッシュ行状
況を受は取り、コマンドの現在の実行を打ち切る。記憶
装置コマンドは一時保留になってロック衝突をクリアす
るための時間を与え、その後コマンド全体の実行を試み
て再度メモリ制御装置の優先順位に入る。

ケース３ Ｌ２キャッシュ・ディレクトリ探索の結果、Ｌ２キャッ
シュ・ヒツトとなり、キャッシュ行は未変更である。ア
ドレス／キーに情報は転送されない。Ｌ２キャッシュ行
状況とキャッシュ・セットがＬ２キャッシュ制御Ｂ　ｅ
に転送され、キャッシュ・セット修飾子がＬ２キャッシ
ュに転送され、Ｌ２キャッシュ行状況がメモリ制御装置
に転送される。「変更済み状況リセット及びＬ２行フラ
ッシュ」コマンドのため、Ｌ１状況アレイの比較が阻止
される。Ｌ２キャッシュ制御装置はＬ２制御装置から「
変更済みで非ロックの場合アウトベージ・バッファ・ロ
ード」コマンドを受は取り、Ｌ２キャッシュ行の読取り
の準備をする。Ｌ２キャッシュ制御装置とＢＳＵ制御装
置は、未変更及び非ロックというＬ２キャッンユ行状況
を受は取ると、このコマンドをドロップする。メモリ制
御装置は、未変更及び非ロックというＬ２キャッシュ行
状況を受は取り、要求側プロセッサに動作終了を転送し
てコマンドを完了する。

ケース４ Ｌ２キャッシュ・ディレクトリ探索の結果、Ｌ２キャッ
シュ・ヒツトとなり、キャッシュ行は変更済みである。

Ｌ２キャッシュ行は、後で未変更とマークされる。アド
レス／キーに情報は転送されない。Ｌ２キャッシュ行状
況とキャッシュ・セットがＬ２キャッシュ制御装置に転
送され、キャッシュ・セット修飾子がＬ２キャッシュに
転送され、Ｌ２キャッシュ行状況がメモリ制御装置に転
送される。「変更済み状況リセット及びＬ２行フラッシ
ュ」コマンドのため、Ｌ１状況アレイの比較が阻止され
る。Ｌ２キャッシュ制御装置はＬ２制御装置から「変更
済みで非ロックの場合アウトベージ・バッフトロード」
コマンドを受は取り、Ｌ２キャッシュ行の読取りの準備
をする。Ｌ２キャッシュ制御装置は、Ｌ２制御装置から
状況を受は取ると、Ｌ２キャッシュに、指定されたＬ２
キャッシュ合同式及びキャッシュ・セットからの丸−行
をＬ２制御装置によって指定されたアウトベージ・バッ
ファに読み出すよう指令する。メモリ制御装置はＬ２キ
ャッシュ行状況を受は取り、主記憶装置に対する診断記
憶が進行中であることを知る。

変更済みで非ロックという状況によって、ＢＳＵ制御装
置は、Ｌ２データ・フローを介してコマンドと物理アド
レスを指定されたメモリ・ポートに転送することにより
、診断メモリ記憶を開始する。

カッドワード０だけが、アウトページ・バッファから選
択されたメモリ・ポートに転送される。データがメモリ
に転送された後、ＢＳＵ制御装置はメモリ制御装置に動
作終了を転送する。選択されたメモリ・カード対が要求
された診断書込みを実行して、記憶装置データ・バス上
の適切な位置がら冗長ビット・アドレス・レジスタをロ
ードし、メモリ制御装置に対するその組合わせ使用中指
示をドロップする。メモリ制御装置は、選択されたメモ
リ・カード対から非使用中を受は取ると、メモリ・ポー
トを解放し、要求側プロセッサに動作終了を転送する。

２．５　主記憶キー・コマンド ２．５．１　　記憶キー取出し 用途：　動的アドレス変換ＴＬＢローディング。

このコマンドは、要求側プロセッサ内で記憶装置活動が
開始する前に記憶キー・コマンドが完了するように、プ
ロセッサ内で同期されている。

記憶キー・コマンドの説明 キーで制御される保護をサポートするため、ＴＬＢは記
憶キー・アクセス制御ビット、及び取出し保護ビットの
うち、Ｌｌキャッシュ内で主記憶装置要求の一環として
保護違反があるかどうか検査される部分を維持する。こ
のコマンドは、記憶キー内のこれらのフィールドを後で
ＴＬＢにロードすべく取り出すために、アドレス変換中
に使用される。

記↑へキー・コマンドの実行 アドレス変換ハードウェアが、Ｌｌ−１−ヤツシュに転
送すべきコマンドと絶対アドレスを生成する。

アドレス生成機構内で生成されたアドレス・ピッ）１：
１９だけが絶対アドレスとして意味がある。

Ｌ１キャッシュは、アドレッシング例外があるかどうか
、アドレス検査境界を超えたかどうかを検査する。アド
レッシング例外が存在しない場合は、記憶キー・コマン
ドと絶対アドレスのビット４：１９が、Ｌ２制御装置に
転送される。データ・バスを介してデータは転送されな
い。Ｌ２制御装置は、主コマンド、記憶装置コマンド、
絶対アドレス、続いて記憶キー取出しコマンドを受は取
る。

Ｌ２キャッシュ・サービス優先順位によって選択された
後、記憶キー取出しコマンドと絶対アドレスがアドレス
／キーに直接転送される。Ｌ２キャッシュ制御装置にも
メモリ制御装置にも情報は転送されない。アドレス／キ
ーは、Ｌ２制御装置からコマンドと絶対アドレスを受は
取り、このプロセッサ用の記憶キー取出しアドレス・バ
ッファに保持する。記憶キー・アレイ・アクセス・バッ
ファが使用可能な場合は、絶対アドレスをこのバッファ
に入れ、記憶キー・アレイのアクセスを開始することに
より、このコマンドが直ちに起動される。。

アレイから記憶キー全体が読み取られ、アクセス制御ビ
ットと取出し保護ビア）が、要求側プロセッサに対する
Ｌ１記憶装置制御インターフェースの当該ツキ−・バス
・ビット部分に入れられる。バス上の参照ビット及び変
更ビットが強制的に“０゛になり、キー有効ビットが活
動伏態にセットされる。Ｌ２キャッシュ制御装置は、こ
れがプロセッサ上２キャッシュ記憶機構要求ではないの
で、Ｌ２制御装置からコマンドを受は取らない。この記
憶キー・コマンドはメモリ制御装置の介入なしに完全に
処理されるので、メモリ制御装置はＬ２制御装置からコ
マンドを受は取らない。要求側プロセッサは、プロセッ
サ・キー有効ビットがセットされたことを、この記憶キ
ー・コマンドに対する動作終了と解釈する。

２．５．２　　記憶キー挿入 用途：　　Ｓ／３７０　　ｌ５Ｋ（記憶キー挿入）命令
及び３７０−ＸＡ　　ｌ５ＫＥ（拡張記憶キー挿入）命
令をサポートする。このコマンドは、要求側プロセッサ
内で記憶装置活動が開始する前に記憶キー・コマンドが
完了するように、プロセッサ内で同期される。

記憶キー・コマンドの説明 マイクロコードが、記憶キー及びプロセッサ参照／変更
ビット（Ｒ／Ｃ）アレイにアクセスするための実アドレ
スを供給する。アドレス・ビット１：１９だけが意味が
ある。全記憶キーを維持するための記憶キー・アレイが
存在し、プロセッサの暗示更新に関連する参照ビット及
び変更ビットを維持するためのオーバーラツプ・アクセ
ス２ボー）Ｒ／Ｃアレイが存在する。全記憶キーに対す
る要求では、参照ビット及び変更ビットのすべてのコピ
ーにアクセスして、それらを互いに論理和して正確な情
報を得ることが必要である。

記憶キー・コマンドの　行 マイクロコードが、コマンドと実アドレスをＬ１キャッ
シュに出す。Ｌ１キャッシュは、実アドレスを絶対アド
レスに変換する。実アドレスに対してアドレッシング例
外が存在しない場合は、記憶キー・コマンドと絶対アド
レスのビット４：１９が、Ｌ２制御装置とメモリ制御装
置に転送される。データ・バスを介してデータは転送さ
れない。

Ｌ２制御装置は、主コマンド、記憶装置コマンド、絶対
アドレス、続いてアドレス・バス・コマンドを受は取る
。Ｌ２制御装置がメモリ制御装置とアドレス／キーにコ
マンド有効を転送する。Ｌ２キャッシュ・サービス優先
順位によって選択された後、コマンドがメモリ制御装置
に転送され、アドレスがアドレス／キーに転送される。

メモリ制御装置は実際の記憶キー・コマンドを受は取り
、アドレスが処理されたとのＬ２制御装置からの信号を
待ってからそのコマンドを優先順位に入れる。

アドレス／キーは、Ｌ２制御装置から絶対アドレスを受
は取り、それを物理アドレスに変換して、記憶装置コマ
ンド・アドレス・バッファに保持する。Ｌ２キャッシュ
制御装置は、それがプロセッサ上２キャッシュ記憶機構
要求ではないので、Ｌ２制御装置からコマンドを受は取
らない。メモリ制御装置はＬ２制御装置から、アドレス
がアドレス／キーに送られたことを示すコマンドとメモ
リ・ボート識別を受は取る。メモリ制御装置は、コマン
ドを記憶キー・アレイ優先順位回路に入れることにより
、必要な資源を割り振る。メモリ制御装置は、記憶キー
・アレイに対して活動状態の以前の記憶キー・コマンド
がないとき、このコマンドをアドレス／キーに転送する
。アドレス／キーはコマンドを受は取り、コマンドと選
択されたアドレスを記憶キー・アレイ・アクセス・バッ
ファに入れる。Ｒ／Ｃアレイは、オーバーラツプ・アク
セス２ポート・アレイである。主記憶装置要求による更
新が両方のポートを利用してはいないとき、この記憶キ
ー・コマンドが活動化される。使用可能な最初のポート
から１組のＲ／Ｃビットが読み取られる。Ｒ／Ｃビット
の現状態は変更されない。

最初のＲ／Ｃアレイへのアクセスと並行して、記憶キー
・アレイから４にバイトのページが読み取られる。現状
態は変更されない。アドレス／キーはこのとき動作終了
でメモリ制御装置に応答して、許容される最大限のオー
バーランプを許す。次に他方のＲ／Ｃアレイ・ボートか
ら参照ビット及び変更ビットが読み取られる。現状態は
変更されない。両方のプロセッサＲ／Ｃアレイ・ボート
及び記憶キー・アレイからの参照ビット及び変更ビ、ッ
トのすべてのコピーが互いに論理和され、記憶キー・ア
レイから読み取られたアクセス制御ビット及び取出し保
護ビットと一緒に、Ｌ１記憶装置制御インターフェース
の当該のキー・バス・ビット位置で要求側プロセッサに
送られる。キー有効ビットが活動状態にセットされる。

要求側プロセッサは、プロセッサ・キー行動ビットがセ
ットされたことを、この記憶キー・コマンドに対する動
作終了と解釈する。

２．５．３　　参照ビット・リセット 用途：　　Ｓ／３７０　　ＲＲＢ（参照ビット・リセッ
ト）命令及び３７０−ＸＡ　　ＲＲＢＥ（拡張参照ビッ
ト・リセット）命令をサポートする。このコマンドは、
要求側プひセッサ内で記憶装置活動が開始する前に記憶
キー・コマンドが完了するように、プロセッサ内で同期
される。

記憶キー・コマンドの説明 マイクロコードが、記憶キー及びプロセッサ参照／変更
ビット（Ｒ／Ｃ）アレイにアクセスするための実アドレ
スを供給する。アドレス・ビット１：１９だけが意味が
ある。全記憶キーを維持するための記憶キー・アレイが
存在し、プロセッサの暗示更新に関連する参照ビット及
び変更ビットを維持するためのオーバーラツプ・アクセ
ス２ボー）Ｒ／Ｃアレイが存在する。参照ビット及び変
更ビットに対する要求では、参照ビット及び変更ビット
のすべてのコピーにアクセスして、それらを互いに論理
和して正確な情報を得ることが必要である。参照ビット
及び変更ビットは、適用業務に対する条件コードを決定
するためにマイクロコードが使用する。絶対アドレスに
よって指定された参照ビットのすべてのコピーが、この
コマンド実行の一環として”０゛にリセットされる。

記憶キー・コマンドの実行 マイクロコードが、コマンドと実アドレスをＬ１キャッ
シュに出す。Ｌ１キャッンユは、実アドレスを絶対アド
レスに変換する。実アドレスに対してアドレッシング例
外が存在しない場合は、記憶キー・コマンドと絶対アド
レスのビット４：１９が、Ｌ２制御装置とメモリ制御装
置に転送される。データ・バスを介してデータは転送さ
れない。

Ｌ２制御装置は、主コマンド、記憶装置コマンド、絶対
アドレス、続いてアドレス・バス・コマンドを受は取る
。Ｌ２制御装置がメモリ制御装置とアドレス／キーにコ
マンドを効を転送する。Ｌ２キャッシュ・サービス優先
順位によって選択された後、コマンドがメモリ制御装置
に転送され、アドレスがアドレス／キーに転送される。

メモリ制御装置は実際の記憶キー・コマンドを受は取り
、アドレスが処理されたとのし２制御装置からの信号を
待ってからそのコマンドを優先順位に入れる。

アドレス／キーは、Ｌ２制御装置から絶対アドレスを受
は取り、それを物理アドレスに変換して、記憶装置コマ
ンド・アドレス・バッファに保持する。Ｌ２キャッシュ
制御装置は、それがプロセッサＬ２キャッシュ記憶機構
要求ではないので、Ｌ２制御Ｅ　Ｗからコマンドを受は
取らない。メモリ制御装置はＬ２制御装置から、アドレ
スがアドレス／キーに送られたことを示すコマンドとメ
モリ・ボート識別を受げ取る。メモリ制御装置は、コマ
ンドを記憶キー・アレイ優先順位回路に入れることによ
り、必要な資源を割り振る。メモリ制御装置は、記憶キ
ー・アレイに対して活動状態の以前の記憶キー・コマン
ドがないとき、このコマンドをアドレス／キーに転送す
る。アドレス／キーはコマンドを受は取り、コマンドと
選択されたアドレスを記憶キー・アレイ・アクセス・バ
ッファに入れる。Ｒ／Ｃアレイは、オーバーラツプ・ア
クセス２ボート・アレイである。主記憶装置要求による
更新が両方のボートを利用してはいないとき、この記憶
キー・コマンドが活動化される。使用可能な最初のボー
トから１組のＲ／Ｃビットが読み取られ、そのボート中
の４にバイトのページの参照ビットが０″にリセットさ
れる。最初のＲ／Ｃアレイへのアクセス及び更新と並行
して、記憶キー・アレイから４にバイトのページが読み
取られ、その参照ビットが０°°にリセットされる。

アドレス／キーはこのとき動作終了でメモリ制御装置に
応答して、許容される最大限のオーバーラツプを許す。

次に他方のＲ／Ｃアレイ・ボートから参照ビット及び変
更ビットが読み取られ、そのポート中の４にバイトのペ
ージの参照ビットが０″にリセットされる。両方のプロ
セッサＲ／Ｃアレイ・ボート及び記憶キー・アレイから
の参照ビット及び変更ビットのすべてのコピーが互いに
論理和され、Ｌ１記憶装置制御インターフェースの当該
のキー・バス・ビット位置で要求側プロセッサに送られ
る。キー・バス・ビット位置にある他のデータ・ビット
はすべて強制的に０°１にされ、キー有効ビットが活動
状態にセットされる。要求側プロセッサは、プロセッサ
・キー有効ビットがセットされたことを、この記憶キー
・コマンドに対する動作終了と解釈する。

２．５．４　　記憶キー・セット 用途：　　Ｓ／３７０　５ＳＫ（記憶キー・セット）命
令及び３７０−ＸＡ　　５ＳＫＥ（拡張記憶キー・セッ
ト）命令をサポートする。マイクロフードは、この記憶
キー・コマンドを出す前に、要求側プロセッサに対する
記憶待ち行列が空であることを確認しなければならない
。これは、Ｓ／３７０アーキテクチヤによる命令開始時
に必要とされる、直列化及びチエツクポイント同期化動
作の一環である。このコマンドは、要求側プロセッサ内
で記憶装置活動が開始する前に記憶キー・コマンドが完
了するように、プロセッサ内で同期される。

記憶キー・コマンドの説明 マイクロコードが、記憶キー及びプロセッサ参照／変更
ビット（Ｒ／Ｃ）アレイにアクセスするための実アドレ
スを供給する。アドレス・ビット１：１９だけが意味が
ある。全記憶キ、−を維持するための記憶キー・アレイ
が存在し、プロセッサの暗示更新に関連する参照ビット
及び変更ビットを維持するためのオーバーラツプ・アク
セス２ボー）Ｒ／Ｃアレイが存在する。記憶キーをセッ
トする要求では、Ｒ／Ｃアレイ中の参照ビット及び変更
ビットのすべてのコピーを“′０パにリセットし、記憶
キー・アレイに新しい記憶キー値を挿入することが必要
である。

記憶キー・コマンドの実行 マイクロコードが、コマンドと実アドレスを、供給され
るアドレスの下位部分に挿入された７ビツトのキー値と
共にＬ１キャッシュに出す。Ｌ１キャッシュは、実アド
レスを絶対アドレスに変換する。実アドレスに対してア
ドレッシング例外が存在しない場合は、記憶キー・コマ
ンドと絶対アドレスのビット４：１９が、Ｌ２制御装置
とメモリ制御装置に転送され、キー有効ビットが活動状
態にセットされた７ビツトの記憶キーがアドレス／キー
に転送される。データ・バスを介してデータは転送され
ない。Ｌ２制御装置は、主コマンド、記憶装置コマンド
、絶対アドレス、続いてアドレス・バス・コマンドを受
は取る。Ｌ２制御装置がメモリ制御装置とアドレス／キ
ーにコマンドを効を転送する。Ｌ２キャッシュ・サービ
ス優先順位によって選択された後、コマンドがメモリ制
御装置に転送され、アドレスがアドレス／キーに転送さ
れる。アドレス／キーは、キー有効ビットの状況の変更
を知って、記憶キー・コマンドのための準備としてプロ
セッサ・キー・バス・ブータララッチする。メモリ制御
装置は実際の記憶キー・コマンドを受は取り、アドレス
が処理されたとのし２制御装置からの信号を待ってから
そのコマンドを優先順位に入れる。アドレス／キーは、
Ｌ２制御装置から絶対アドレスを受は取り、それを物理
アドレスに変換して、記憶装置コマンド・アドレス・バ
ッファに保持する。Ｌ２キャッシュ制御装置は、それが
プロセッサＬ２キャッシュ記憶機構要求ではないので、
Ｌ２制御ｇ置からコマンドを受は取らない。メモリ制御
装置はＬ２制ｇＪ装置から、アドレスがアドレス／キー
に送られたことを示すコマンドとメモリ・ボート識別を
受は取る。メモリ制御装置は、コマンドを記憶キー・ア
レイ優先順位回路に入れることにより、必要な資源を割
り振る。メモリ制御装置は、記憶キー・アレイに対して
活動状態の以前の記憶キー・コマンドがないとき、この
コマンドをアドレス／キーに転送する。

アドレス／キーはコマンドを受は取り、コマンドと選択
されたアドレスを記憶キー・アレイ・アクセス・バッフ
ァに入れる。Ｒ／Ｃアレイは、２ボート・アレイである
。主記憶装置要求による更新が両方のボートを利用して
はいないとき、この記憶キー・コマンドが活動化される
。使用可能な最初のボートから１組のＲ／Ｃビットが読
み取られ、次いでそのボート中の４にバイトのページの
参照ビット及び変更ビットが“°Ｏ”°にリセットされ
る。

最初のＲ／Ｃアレイのアクセス及び更新と並行して、記
憶キー・アレイから４にバイトのページが読み取られ、
プロセッサ・キー・レジスタがらの新しい７ビツトのキ
ー値が記憶キー・アレイに記憶される。アドレス／キー
はこのとき動作終了でメモリ制御装置に応答して、許容
される最大限のオーバーラツプを許す。次に他方のＲ／
Ｃアレイ・ボートから参照ビット及び変更ビットが読み
取られ、それらがＩｆ　ＯＩＩにリセットされる。キー
有効ビットが活動状態にセットされる。要求側プロセッ
サは、プロセッサ・キー有効ビットがセットされたこと
を、この記憶キー・コマンドに対する動作終了と解釈す
る。関連する機械チエツクをこのＳ／３７０命令のチエ
ツクポイントと関連付けることができるように、この何
効ビットは動作の終り近くにセットされる。

３　記憶装置ルーチン ３．１　チャネル記憶装置取出しルーチン３．１．１　
　記憶装置取出し、に８カッドワード、アクセス例外な
し、Ｌ２Ｍディ レクトリ・ヒツト／Ｌ２キャッシュ・ ヒツト 共用チャネル・プロセッサが、アドレス／キーへのコマ
ンドとアドレスの複数サイクル転送によって、記憶シス
テムにチャネル記憶装置取出し要求を出す。４サイクル
のコマンド／アドレス転送がチャネル・クロック速度で
行なわれる。最初の転送には、共用チャネル・プロセッ
サ（ＳＣＨＰ）バッファ識別、Ｌ３記憶装置取出し要求
、及び記憶アドレス・チエツク境界（ＡＣＢ）と記憶キ
ー検査が必要かどうかの指示が含まれる。第２の転送に
は、絶対アドレスの低位ピッ）１６：３１が含まれる。

その次の転送には、絶対アドレスの高位ビットＯ：１５
が含まれ、そのうち４：１５がＬ３主記憶装置にとって
意味がある。最後の転送には、チャネル記憶キー、アド
レス限界チエツク側の、記憶キー及びＡＣＢチエ、Ｊり
・オーツく一ライド、及び７ビツトの記憶フィールド長
が含まれる。アドレス／キーはチャネル記憶装置要求を
チャネル・クロック速度で受は取る。最後の転送の後、
チャネル記憶装置要求保留中ラッチがチャネル・クロッ
ク速度でセットされ、チャネル要求がプロセッサ・クロ
ックに変換される。Ｗ／ｉ安定でなくなったとき、５Ｈ
ＯＰバツフア識別、チャネル記憶装置要求及びメモリ・
ポート識別がメモリ制御装置に転送される。アドレス／
キーは、メモリ・マツピングによって絶対アドレスを物
理アドレスに変換し、指示された記憶フィールド長に対
する停止アドレスまたは終了フィールド・アドレスを計
算する。メモリ制御装置は、記憶チャネル・データ・バ
ッファ識別、記憶装置要求、部分／完全Ｌ３メモリ行指
示、及びメモリ・ボート識別を受は取り、その要求が別
々にＬ２キャッンユ・ミニ・ディレクトリ及び記憶キー
・アレイに対する優先順位に入る。Ｌ２ミニ・ディレク
トリに対する現在活動状態の要求がない場合は、このチ
ャネル記憶装置要求が優先順位によって選択されると、
Ｌ２キャッシュ中にその行があるかどうか調べるコマン
ドをＬ２ミニ・ディレクトリに転送させる。アドレス／
キーは、当該のアドレスをＬ２ミニ・ディレクトリに転
送するよう指令される。記憶キー・アレイに対する現在
活動状態の要求がない場合は、このチャネル記憶装置要
求が優先順位によって選択されると、アドレス／キー５
ＨＯＰコマンド・バッファ内のチャネル記憶装置要求と
関連するアドレス検査及び保護チエツクを実行するコマ
ンドをアドレス／キーに転送させる。アドレス／キーは
、これらのメモリ制御装置５ＨＯＰコマンドを受は取る
と、当該の５ＨＯＰコマンド・バッフアラ使って、どの
アドレッシング及び保護チエツクを適用すべきかを決定
し、選択された記憶装置アドレスをＬ２ミニ・ディレク
トリに転送する。５ＨＯＰコマンドが記憶キー・アレイ
に対するアクセス権を獲得すると、アドレス／キー動作
終了がメモリ制御装置に戻される。当該のアドレッシン
グ及び保護チエツクが実行され、アクセス例外が発生し
ない場合、チャネル取出し要求の結果、要求されたＬ３
メモリ行を含む４にバイトのページの参照ビットが“′
１ｎにセットされる。アドレッシング及び保護チエツク
の結果がメモリ制御装置に戻さレル。Ｌ２キャッシュ・
ミニ・ディレクトリは、メモリ制御装置コマンドとアド
レス／キー・アドレスを受は取ると、セット連想式に探
索されてＬ２キャッシュ・ヒツトをもたらす。Ｌ２キャ
ッシュ状況がメモリ制御装置に戻される。メモリ制御装
置は、Ｌ２ミニ・ディレクトリ状況とアドレス／キー状
況を受は取ると、アクセス例外が存在しない場合、チャ
ネル要求をメモＩＪ　４１先順位に入れる。

この場合、Ｌ２キャッシュ・ミニ・ディレクトリ探索に
よってＬ２ヒツトが指示される。ただし、Ｌ２ミニ・デ
ィレクトリが偽ってＬ２キャッシュ内に行が存在すると
指示することがあるので、必要なメモリ・ポートを割り
振らなければならない。

メモリ制御装置は、優先順位によって選択されると、必
要な資源を割り振り、その要求を活動化する。チャネル
Ｌ２キャッシュの取出しを実行するコマンドがＬ２制御
装置に転送される。アドレス／キーは、選択された５Ｈ
ＯＰコマンド・バッファ・アドレスをＬ２制御装置とＢ
ＳＵ制御装置に転送するよう指令される。選択された記
憶チャネル・データ・バッファ（ＳＣＤＢ）に対するチ
ャネルＬ２キャッシュの取出しを実行するコマンドがＢ
ＳＵ制御装置に送られる。アドレス／キーは、Ｌ２キャ
ッンユ・ミスの場合、選択された絶対アドレスをＬ２制
御装置に転送し、Ｌ３物理アドレスをＢＳＵ制御装置に
転送する。Ｌ２キャッシュ・ミスの場合、記憶チャネル
・データ・バッファのロードを制御するため、チャネル
取出しの停止アドレス七開始アドレスもＢＳＵ制御装置
に転送される。ＢＳＵ制御装置は、メモリ制御装置から
チャネル上２取出しコマンドを受は取り、アドレス／キ
ーから必要なアドレスを受は取り、それらを現記憶装置
動作のために保持する。ＢＳＵ制御装置は、コマンド、
停止アドレス及び開始アドレスを５ＣＤＢ制御装置に転
送し、Ｌ２状態を待ってデータ転送を開始する。Ｌ２制
御装置はメモリ制御装置コマンドを受は取り、Ｌ２キャ
ッシュ・サービス優先順位によって選択された後、アド
レス／キー・アドレスを使ってＬ２キャッシュ・ブイレ
フ）　ＩＪを探索する。訂正不能記憶装置エラー指示が
活動状態のプロセッサ・インページ凍結レジスタ及び回
線保留レジスタが、チャネル上２取出し行アドレスとの
一致が見られるかどうか比較される。一致が生じた場合
、強制的にＬ２キャッシュ・ミス状況になり、チャネル
要求がＬ３記憶装置にアクセスする。チャネル上２取出
しコマンドがＢＳＵ制御装置に転送され、コマンド回答
がメモリ制御装置に転送される。デイレクトす探索の場
合、Ｌ２キャッシュ・ヒツトとなる。アドレス／キーに
情報は転送されない。続いてＬ２キャッンユ行状況がＢ
ＳＵ制御装置とメモリ制御装置に転送される。５ＣＤＢ
制御装置は、チャネル上２取出しコマンド、記憶チャネ
ル・データ・バッファ識別、停止アドレス及び開始アド
レスを受は取り、Ｌ２キャッシュ・データ・フロー機能
からのデータを待つ。メモリ制御装置は、Ｌ２キャッシ
ュ・ヒツトというＬ２キャッシュ行状況を受は取り、こ
のチャネル要求に関連するメモリ・ボートを解放する。

チャネル要求に対する動作終了がアドレス／キーに転送
される。Ｌ２キャッシュ状況を知る前に、Ｌ２キャッシ
ュに対するアクセスを開始するタメ、コマンドとアドレ
スがＢＳＵ制御装置に転送される。Ｌ２キャッシュ内で
の読取りアクセスが行なわれ、Ｌ２キャッシュ・ヒツト
状況によって記憶チャネル・データ・バッファへの転送
が開始される。同時に６つのＬ２キャッシュ・セットが
読み取られ、４つの読取りサイクルで各々３２バイトが
もたらされる。後続のサイクルで、所期の１２８バイト
が、選択された記憶チャネル・データ・バッファに転送
するためにラッチされる。データは、１２８バイトのＬ
２キャッシュ行内の１番左の３２バイトから１番右の３
２バイトへと一時に３２バイトずつ記憶チャネル・デー
タ・バッファに転送される。Ｌ２キャッシュ内にデータ
が見つかったチャネル記憶装置取出し要求では、フィー
ルド長の如何にかかわらず完全Ｌ２キャッシュ行が記憶
チャネル・データ・バッファに転送されることに留意さ
れたい。アドレス／キーは、メモリ制御装置から動作終
了を受は取ると、その指示をチャネル・クロック速度に
変換し、「５ＨＯＰ要求クリーンで完了」状況で共用チ
ャネル・プロセラ＋　？、：　応答する。５ＣＤＢ制御
装置は１サイクルに３２バイトずつＬ２キャッシュ・デ
ータを受は取り、そのデータを選択された記憶チャネル
・データ・バッファにプロセッサ・クロック速度でゲー
トする。

３．１．２　　記憶装置取出し、１：８カツドワード、
アクセス例外なし、Ｌ２Ｍディ レクトリ・ヒツト／Ｌ２キャッシュ・ ミス 共用チャネル・プロセッサが、アドレス／キーへのコマ
ンドとアドレスの複数サイクル転送によって、記憶シス
テムにチャネル記憶装置取出し要求ヲ出す。４サイクル
のコマンド／アドレスｖ＝　送力チャネル・クロック速
度で行なわれる。最初の転送ニハ、共用チャネル・プロ
セッサ（ＳＣＨＰ）バッファ識別、Ｌ３記憶装置取出し
要求、及び記憶アドレス・チエツク境界（ＡＣＢ）と記
憶キー検査が必要かどうかの指示が含まれる。第２の転
送には、絶対アドレスの低位ビット１６：３１が含まれ
る。その次の転送には、絶対アドレスの高位ビットＯ：
１５が含まれ、そのうち４：１５がＬ３主記憶装置にと
って意味がある。最後の転送には、チャネル記憶キー、
アドレス限界チエツク制御、記憶キー及びＡＣＢチエツ
ク・オーバーライド、及び７ビツトの記憶フィールド長
が含まれる。アドレス／キーはチャネル記憶装置要求を
チャネル・クロック速度で受は取る。最後の転送の後、
チャネル記憶装置要求保留中ラッチがチャネル・クロッ
ク速度でセットされ、チャネル要求がプロセッサ・クロ
ックに変換される。準安定でなくなったとき、５ＨＯＰ
バツフア識別、チャネル記憶装置要求及びメモリ・ポー
ト識別がメモリ制御装置に転送される。アドレス／キー
は、メモリ・マツピングによって絶対アドレスを物理ア
ドレスに変換し、指示された記憶フィールド長に対する
停止アドレスまたは終了フィールド・アドレスを計算す
る。メモリ制御装置は、記憶チャネル・データ・バッフ
ァ識別、記憶装置要求、部分／完全Ｌ３メモリ行指示、
及びメモリ・ポート識別を受は取り、その要求が別々に
Ｌ２キャッシュ・ミニ・ディレクトリ及び記憶キー・ア
レイに対する優先順位に入る。Ｌ２ミニ・ディレクトリ
に対する現在活動状態の要求がない場合は、このチャネ
ル記憶装置要求が優先順位によって選択されると、Ｌ２
キャッシュ中にその行があるかどうか調べるコマンドを
Ｌ２ミニ・ディレクトリに転送させる。アドレス／キー
は、当該のアドレスをＬ２ミニ・ディレクトリに転送す
るよう指令される。記憶キー・アレイに対する現在活動
状態の要求がない場合は、このチャネル記憶装置要求が
優先順位によって選択されると、アドレス／キー５ＨＣ
Ｐコマンド・バッファ内のチャネル記憶装置要求と関連
するアドレス検査及び保護チエツクを実行するコマンド
をアドレス／キーに転送させる。アドレス／キーは、こ
れらのメモリ制御装置５ＨＯＰコマンドを受は取ると、
当該の５ＨＯＰコマンド・バッファを使って、どのアド
レッシング及び保護チエ、ツクを適用すべきかを決定し
、選択された記憶装置アドレスをＬ２ミニ・ディレクト
リに転送する。５ＨＣＰコマンドが記憶キー・アレイに
対するアクセス権を獲得すると、アドレス／キー動作終
了がメモリ制御装置に戻される。当該のアドレッシング
及び保護チエツクが実行され、アクセス例外が発生しな
い場合、チャネル取出し要求の結果、要求されたＬ３メ
モリ行を含む４にバイトのページの参照ビットが′１″
にセットされる。アドレッシング及び保護チエツクの結
果がメモリ制御装置に戻される。Ｌ２キャッシュ・ミニ
・ディレクトリは、メモリ制御装置コマンドとアドレス
／キー・アドレスを受は取ると、セット連想式に探索さ
れて、Ｌ２キャッシュ・ヒツトをもたらす。Ｌ２キャッ
シュ状況がメモリ制御装置に戻される。メモリ制御装置
は、Ｌ２ミニ・ディレクトリ状況とアドレス／キー状況
を受は取ると、アクセス例外が存在しない場合、チャネ
ル要求をメモリ優先順位に入れる。この場合、Ｌ２キャ
ッシュ・ミニ・ディレクトリ探索によってＬ２ヒツトが
指示される。ただし、Ｌ２ミニ・ディレクトリが偽って
Ｌ２キャ。

シュ内に行が存在すると指示することがあるので、必要
なメモリ・ポートを割り振らなければならない。メモリ
制御装置は、優先順位によって選択されると、必要な資
源を割り振り、その要求を活動化する。チャネルＬ２キ
ャッシュの取出しを実行するコマンドがＬ２制御装置に
転送される。アドレス／キーは、選択された５ＨＯＰコ
マンド・バッファ・アドレスをＬ２制御装置とＢＳＵ制
御装置に転送するよう指令される。選択された記憶チャ
ネル・データ・バッファ（ＳＣＤＢ）に対するチャネル
Ｌ２キャッシュの取出しを実行するコマンドがＢＳＵ制
御装置に送られる。アドレス／キーは、Ｌ２キャッシュ
・ミスの場合、選択された絶対アドレスをＬ２制御装置
に転送し、Ｌ３物理アドレスをＢＳＵ制御装置に転送す
る。Ｌ２キャッシュ・ミスの場合、記憶チャネル・デー
タ・バッファのロードを制御するため、チャネル取出し
の停止アドレスと開始アドレスもＢＳＵ制御装置に転送
される。ＢＳＵ制御装置は、メモリ制御装置からチャネ
ル上２取出しコマンドを受は取り、アドレス／キーから
必要なアドレスを受は取り、それらを現記憶装置動作の
ために保持する。ＢＳＵ制御装置は、コマンド、停止ア
ドレス及び開始アドレスを５ＣＤＢ制御装置に転送し、
Ｌ２状態を待ってデータ転送を開始する。Ｌ２制御装置
はメモリ制御装置コマンドを受は取り、Ｌ２キャッシュ
・サービス優先順位によって選択された後、アドレス／
キー・アドレスを使ってＬ２キャッンユ・ブイレフｌ−
ＩＪを探索する。訂正不能記憶装置エラー指示が活動状
態のプロセッサ・インベージ凍結レジスタ及び回線保留
レジスタが、チャネル上２取出し行アドレスとの一致が
見られるかどうか比較される。一致が生じた場合、強制
的にＬ２キャッシュ・ミス状況になり、チャネル要求が
Ｌ３記憶装置にアクセスする。チャネル上２取出しコマ
ンドがＢＳＵ制御装置に転送され、コマンド回答がメモ
リ制御装置に転送される。ブイレフ）　ＩＪ探索の結果
、Ｌ２キャッシュ・ミスとなる。アドレス／キーに情報
は転送されない。続いてＬ２キャッシュ行状況がＢＳＵ
制ｇｒＪ装置とメモリ制御装置に転送される。５ＣＤＢ
制御装置は、チャネル上２取出しコマンド、記憶チャネ
ル・データ・バッファ識別、停止アドレス及び開始アド
レスを受は取り、Ｌ２キャッシュ・データ・フロー機能
からのデータを待つ。メモリ制御装置は、Ｌ２キャッシ
ュ・ミスというＬ２キャッシュ行状況を受は取る。ＢＳ
Ｕ制御ｇａが主記憶装置から要求されたデータを取り出
さなければならないことを知って、メモリ制御装置はこ
のチャネル要求に関連するメモリ・ボートのロックを保
持する。Ｌ２キャッンユ状況を知る前に、Ｌ２キャッシ
ュに対するアクセスを開始するため、コマンドとアドレ
スがＢＳＵ制御装置に転送される。Ｌ２キャッシュ内で
の読取りアクセスが行なわれるが、Ｌ２キャッシュ・ミ
ス状況のために記憶チャネル・データ・バッファへのデ
ータ転送は妨げられる。ＢＳＵ制Ｓ制置装置Ｌ２データ
・フローを介してコマンドとアドレスを必要なメモリ・
ボートに転送することにより、Ｌ３記憶装置の１２８バ
イトの取出しを開始する。ＢＳＵ制御装置は、Ｌ２キャ
ッンユ・ミスのため、新しいコマンド、停止アドレス及
び開始アドレスを５ＣＤＢ制御装置に転送する。５ＣＤ
Ｂ制御装置は、チャネルＬ３取出しコマンド、記憶チャ
ネル・データ・バッファ識別、停止アドレス及び開始ア
ドレスを受は取り、Ｌ２キャッシュ・データ・フロー機
能からのデータを待つ。このンーケンスでは、５ＣＤＢ
制御装置は１転送当たり１６バイトの記憶装置データを
維持する。Ｌ３メモリは要求された読取りを実行して、
データをＬ３インターフェース・レジスタに渡し、Ｌ２
データ・フローがそれを記憶チャネル・データ・バッフ
ァ機能に送る。

データは必ず指定されたアドレスから順に左から右へと
Ｌ３メモリ行中で指定されたバイト数だけ読み取られ、
完全カッドワードとしてＬ２データ・フローに転送され
る。記憶チャネル・データ・バッファに対する最後のデ
ータ転送が完了する間に、。

ＢＳＵ制御装置は動作終了をメモリ制御装置に転送する
。Ｌ３インターフェース・レジスタへのデータ転送の間
に、アドレス／キーはメモリからの訂正不能エラー行を
監視する。識別された５ＨＯＰバツフアに対するエラー
状況が記録され、要求完了時に共用チャネル・プロセッ
サに転送される。

５ＣＤＢ制御装置はＬ２データ・フローから１サイクル
毎に１６バイトずつＬ３記憶装置データを受は取り、そ
のデータを選択された記憶チャネル・データ・バッファ
にプロセッサ・クロック速度でゲートする。メモリ制御
装置は、ＢＳＵ制御装置から動作終了を受は取ると、Ｌ
３ボートを解放し、そのチャネル要求に対する動作終了
をアドレス／キーに戻す。

３．１．３　　記憶装置取出し、■＝８カッドワード、
アクセス例外なし、５２Ｍディ レクトリ・ミス 共用チャネル・プロセッサが、アドレス／キーへのコマ
ンドとアドレスの複数サイクル転送によって、記憶シス
テムにチャネル記憶装置取出し要求を出す。４サイクル
のコマンド／アドレス中云送がチャネル・クロック速度
で行なわれる。最初の転送には、共用チャネル・プロセ
ッサ（ＳＣＨＰ）バッファ識別、Ｌ３記憶装置取出し要
求、及び記憶アドレス・チエツク境界（ＡＣＢ）と記憶
キー検査が必要かどうかの指示が含まれる。第２の転送
には、絶対アドレスの低位ピッ）１６：３１が含まれる
。その次の転送には、絶対アドレスの高位ビットＯ：１
５が含まれ、そのうち４：１５がＬ３主記憶装置にとっ
て意味がある。最後の転送には、チャネル記憶キー、ア
ドレス限界チエツク制御、記憶キー及びＡＣＢチエツク
・オーバーライド、及び７ビツトの記憶フィールド長が
含まれる。アドレス／キーはチャネル記憶装置要求をチ
ャネル・クロック速度で受は取る。最後の転送の後、チ
ャネル記憶装置要求保留中ラッチがチャネル・クロック
速度でセットされ、チャネル要求がプロセッサ・クロッ
クに変換される。準安定でなくなったとき、５ＨＯＰバ
ツフア識別、チャネル記憶装置要求及びメモリ・ポート
識別がメモリ制御装置に転送される。アドレス／キーは
、メモリ・マツピングによって絶対アドレスを物理アド
レスに変換し、指示された記憶フィールド長に対する停
止アドレスまたは終了フィールド・アドレスを計算する
。メモリ制御装置は、記憶チャネル・データ。

バッファ識別、記憶装置要求、部分／完全Ｌ３メモリ行
指示、及びメモリ・ポート識別を受は取り、その要求が
別々にＬ２キャッシュ・ミニ・ディレクトリ及び記憶キ
ー・アレイに対する優先順位に入る。Ｌ２ミニ・ディレ
クトリに対する現在活動状態の要求がない場合は、この
チャネル記憶装置要求が優先順位によって選択されると
、Ｌ２キャッシュ中にその行があるかどうか調べるコマ
ンドをＬ２ミニ・ディレクトリに転送させる。アドレス
／キーは、当該のアドレスをＬ２ミニ・ディレクトリに
転送するよう指令される。記憶キー・アレイに対する現
在活動状態の要求がない場合は、このチャネル記憶装置
要求が優先順位によって選択されると、アドレス／キー
５ＨＯＰコマンド・バッファ内のチャネル記憶装置要求
と関連するアドレス検査及び保護チエツクを実行するコ
マンドをアドレス／キーに転送させる。アドレス／キー
は、これらのメモリ制御装置５ＨＯＰコマンドを受は取
ると、当該の５ＨＯＰコマンド・バッフアラ使って、ど
のアドレッシング及び保護チエツクを適用すべきかを決
定し、選択された記憶装置アドレスをＬ２ミニ・ディレ
クトリに転送する。５ＨＯＰコマンドが記憶キー・アレ
イに対するアクセス権を獲得すると、アドレス／キー動
作終了がメ％　ＩＪ制御装置に戻される。当該のアドレ
ッシング及び保護チエツクが実行され、アクセス例外が
発生しない場合、チャネル取出し要求の結果、要求され
たＬ３メモリ行を含む４にバイトのページの参照ビット
が１″にセットされる。アドレッシング及び保護チエツ
クの結果がメモリ制御装置に戻される。Ｌ２キャッシュ
・ミニ・ディレクトリは、メモリ制御装置コマンドとア
ドレス／キー・アドレスを受は取ると、セット連想式に
探索されて、Ｌ２キャッシュ・ミスをもたらす。Ｌ２キ
ャッシュ状況がメモリ制御装置に戻される。メモリ制御
装置は、Ｌ２ミニ・ディレクトリ状況とアドレス／キー
状況を受は取ると、アクセス例外が存在しない場合、チ
ャネル要求をメモリ＋、９先順位に入れる。

この場合、Ｌ２キャッシュ・ミニ・ディレクトリ探索に
よってＬ２ミスが指示される。これは、常にＬ２ミニ・
ディレクトリの探索時のＬ３キャッシュ行状況の真の指
示なので、必要なメモリ・ポートを割り振らなければな
らない。メモリ制御装置は、優先順位によって選択され
ると、必要な資源を割り振り、その要求を活動化する。

アドレス／キーは、選択された５ＨＯＰコマンド・バッ
ファ・アドレスをＢＳＵ制御装置に転送するよう指令さ
れる。選択された記憶チャネル・データ・バッファ（Ｓ
ＣＤＢ）に対するチャネルＬ３記憶装置の取出しを実行
するコマンドがＢＳＵ制御装置に送られる。アドレス／
キーは、選択されたＬ３物理アドレスをＢＳＵ制御装置
に転送する。記憶チャネル・データ・バッファのロード
を制御するため、チャネル取出しの停止アドレスと開始
アドレスもＢＳＵ制御装置に転送される。ＢＳＵ制御装
置は、。

メモリ制御装置からチャネルＬ３取出しコマンドを受は
取り、アドレス／キーから必要なアドレスを受は取り、
それらを現記憶装置動作のために保持する。ＢＳＵ制御
装置は、Ｌ２データ・フローを介してコマンドとアドレ
スを必要なメモリ・ボートに転送することにより、Ｌ３
記憶装置の取出しを開始する。ＢＳＵ制御装置は、その
コマンド、停止アドレス及び開始アドレスを５ＣＤＢ制
御装置に転送する。５ＣＤＢ制御装置は、チャネルＬ３
取出しコマンド、記憶チャネル・データ・バッファ識別
、停止アドレス及び開始アドレスを受は取り、Ｌ２キャ
ッシュ・データ・フロー機能からのデータを待つ。この
シーケンスでは、５ＣＤＢ制御装置は１転送当たり１６
バイトの記憶装置データを維持する。Ｌ３メモリは要求
された読取りを実行して、データをＬ３インターフェー
ス・レジスタに渡し、Ｌ２データ・フローがそれを記憶
チャネル・データ・バッファ機能に送る。データは必ず
指定されたアドレスから順に左から右へとＬ３メモリ行
中で指定されたバイト数だけ読み取られ、完全カッドワ
ードとしてＬ２データ・フローに転送される。記憶チャ
ネル・データ・バッファに対する最後のデータ転送が完
了する間に、ＢＳＵ制御装置は動作終了をメモリ制御装
置に転送する。

Ｌ３インターフェース・レジスタへのデータ転送の間に
、アドレス／キーはメモリからの訂正不能エラー行を監
視する。識別された５ＨＯＰバツフアに対するエラー状
況が記録され、要求完了時に共用チャネル・プロセッサ
に転送される。５ＣＤＢ制御装置はＬ２データ・フロー
から１サイクルごとに１６バイトずつＬ３記憶装置デー
タを受は取り、そのデータを選択された記憶チャネル・
データ・バッファにプロセッサ・クロック速度でゲート
する。メモリ制御装置は、ＢＳＵ制御装置から動作終了
を受は取ると、Ｌ３ポートを解放し、そのチャネル要求
に対する動作終了をアドレス／キーに戻す。アドレス／
キーは、メモリ制御装置から動作終了を受は取ると、そ
の指示をチャネル・クロック速度に変換し、Ｌ３記憶装
置から取り出したデータがすべて有効な場合、ｒＳＨＣ
Ｐ要求クリーンで完了」状況で共用チャネル・プロセッ
サに応答する。

３．２　チャネル記憶装置記憶ルーチン３．２．１　　
記憶装置記憶、１：１２８バイト、アクセス例外なし、
Ｌ２Ｍディレク トリ・ヒツト／Ｌ２キャッシュ・ヒツ ト 共用チャネル・プロセッサが、２段階動作によって記憶
７ステムにチャネル記憶装置記憶要求を出す。記憶デー
タはまず記憶チャネル・データ・バッファに転送される
。データ転送が首尾よく完了した後、実際の記憶装置動
作を開始するためのコマンドとアドレスがアドレス／キ
ーに転送される。

共用チャネル・プロセッサは、チャネル・データ・バッ
ファに８バイトの双方向データ・インターフェースを横
切ってデータを５ＣＤＢ制御装置にチャネル・クロック
速度で転送するよう要求することにより、チャネル記憶
装置記憶要求を開始する。インターフェース上の最初の
転送には、記憶チャネル・データ・バッファ識別、取出
しコマンドまたは記憶コマンド、及び１２８バイトのバ
ッファ内のカッドワード・アドレス、絶対アドレス・ピ
ッ）２５　：　２７が含まれる。データ転送がそれに続
いて行なわれ、必ず整数個の力、ソドワードを表す２つ
ずつの増分で行なわれる。５ＣＤＢ制御装置はコマンド
及びデータ転送をチャネル・クロック速度で受は取り、
チャネル・クロック速度で制御情報を当該の各レジスタ
にロードし、データを選択された記憶チャネル・データ
・バッファにロードする。データは、カッドワード・ア
ドレスで識別されるカッドワードから順に記憶チャネル
・データ・バッファにロードされる。５ＣＤＢ制御装置
は、最後のデータ転送の次のサイクルで転送エコーをド
ロップすることにより、チャネル・データ・バッフＴに
首尾よく完了したことを通知する。次いで、チャネル・
データ・バッファが共用チャネル・プロセッサに、デー
タ転送が首尾よく完了したことを通知する。共用チャネ
ル・プロセッサが、アドレス／キーへのコマンドとアド
レスの複数サイクル転送によって、記憶システムにチャ
ネル記憶装置記憶要求を出す。４サイクルのコマンド／
アドレス転送がチャネル・クロック速度で行なわれる。

最初の転送には、共用チャネル・プロセッサ（ＳＣＨＰ
）バッファ識別、Ｌ３記憶装置記憶要求、及び記憶アド
レス・チエツク境界（ＡＣＢ）と記憶キー検査が必要か
どうかの指示が含まれる。

第２の転送には、絶対アドレスの低位ビット１６：３１
が含まれる。その次の転送には、絶対アドレスの高位ビ
ットＯ：１５が含まれ、そのうち４：１５がＬ３主記憶
装置にとって意味がある。最後の転送には、チャネル記
憶キー　アドレス限界チエツク制御、記憶キー及びＡＣ
Ｂチエツク・オーバーライド、及び７ビツトの記憶フィ
ールド長が含まれる。アドレス／キーはチャネル記憶装
置要求をチャネル・クロック速度で受は取る。最後の転
送の後、チャネル記憶装置要求保留中ラッチがチャネル
・クロック速度でセットされ、チャネル要求がプロセッ
サ・クロックに変換される。準安定でなくなったとき、
５ＨＯＰバツフア識別、チャネル記憶装置要求及びメモ
リ・ポート識別がメモリ制御装置に転送される。アドレ
ス／キーは、メモリ・マツピングによって絶対アドレス
を物理アドレスに変換し、指示された記憶フィールド長
に対する停止アドレスまたは終了フィールド・アドレス
を計算する。アドレス／キーは、開始アドレスとフィー
ルド長を用いて、どのＬ２半行がこの記憶要求によって
変更されているかを示すビットを、各６４バイトの半行
ごとに１ビツトずつ、計２ビット生成する。これらのビ
ットは、Ｌ２絶対アドレスのアドレス・ビット位置２７
と２８に挿入される。ビット２７が１°“の場合、上位
半行が変更されたことを示し、ビット２８が°′１″の
場合は下位半行がが変更されたことを示す。メモリ制御
装置は、記憶チャネル・データ・バッファ識別、記憶装
置要求、部分／完全Ｌ３メモリ行指示、及びメモリ・ポ
ート識別を受は取り、その要求が別々にＬ２キャッシュ
・ミニ・ディレクトリ及び記憶キー・アレイに対する優
先順位に入る。

Ｌ２ミニ・ディレクトリに対する現在活動状態の要求が
ない場合は、このチャネル記憶装置要求が優先順位によ
って選択されると、Ｌ２キャッシュ中にその行があるか
どうか調べるコマンドをＬ２ミニ・ディレクトリに転送
させる。アドレス／キーは、当該のアドレスをＬ２ミニ
・ディレクトリに転送するよう指令される。記憶キー・
アレイに対する現在活動状態の要求がない場合は、この
チャネル記憶装置要求が優先順位によって選択されるト
、アドレス／キー５ＨＯＰコマンド・バッファ内のチャ
ネル記憶装置要求と関連するアドレス検査及び保護チエ
ツクを実行するコマンドをアドレス／キーに転送させる
。アドレス／キーは、これらのメモリ制御装置Ｓ　ＨＯ
Ｐコマンドを受は取ると、当該の５ＨＯＰコマンド・バ
ッファを使って、どのアドレッシング及び保護チエツク
を適用すべきかを決定し、選択された記憶装置アドレス
をＬ２ミニ・ディレクトリに転送する。５ＨＯＰコマン
ドが記憶キー・アレイに対するアクセス権を獲得すると
、アドレス／キー動作終了がメモリ制御装置に戻される
。当該のアドレッシング及び保護チエツクが実行され、
アクセス例外が発生しない場合、チャネル記憶要求の結
果、要求されたし３メモリ行を含む４にバイトのページ
の参照ビ・ソト及び変更ビットが“１°°にセットされ
る。アドレッシング及び保護チエツクの結果がメモリ制
御装置に戻される。Ｌ２キャッシュ・ミニ・ディレクト
リは、メモリ制御装置コマンドとアドレス／キー・アド
レスを受は取ると、セット連想式に探索されて、Ｌ２キ
ャッシュ・ヒツトをもたらす。Ｌ２キャッシュ状況がメ
モリ制御装置に戻される。メモリ制御装置は、Ｌ２ミニ
・ディレクトリ状況とアドレス／キー状況を受は取ると
、アクセス例外が存在しない場合、チャネル要求をメモ
リ優先順位に入れる。この場合、Ｌ２キャッシュ・ミニ
・ディレクトリ探索によってＬ２ヒツトが指示される。

ただし、Ｌ２ミニ・ディレクトリが偽ってＬ２キャッシ
ュ内に行が存在すると指示することがあるので、必要な
メモリ・ポートを割り振らなければならない。メモリ制
御装置は、優先順位によって選択されると、インページ
・バッファ／アウトページ・バッファの対を含めて必要
な資源を割り振り、その要求を活動化する。アドレス／
キーは、選択すれた５ＨＯＰコマンド・バ、７フア・ア
ドレスをＢＳＵ制御装置に転送するよう指令される。

選択された記憶チャネル・データ・バッフｙ（ＳＣＤＢ
）からのチャネルＬ２キャッシュの記憶を実行するコマ
ンドがＢＳＵ制御装置に送られる。

アドレス／キーは、Ｌ２キャッシュ・ミスの場合、選択
されたＬ３物理アドレスをＢＳＵ制御装置に転送する。

Ｌ２キャッシュ行の書込みのための記憶バイト・フラグ
を生成させるため、チャネル記憶の停止アドレスと開始
アドレスもＢＳＵ制御装置に転送される。ＢＳＵ制御装
置は、メモリ制御装置からチャネル上２記憶コマンドを
受は取り、アドレス／キーから必要なアドレスを受は取
り、それらを現記憶装置動作のために保持する。ＢＳＵ
制御装置は、コマンド、停止アドレス及び開始アドレス
を５ＣＤＢ制御装置に転送し、インページ・バッファ記
憶バイト・フラグの生成及びロードを、記憶チャネル・
データ・バッファからのデータ転送と同期させる。５Ｃ
ＤＢ制御装置は、チャネル上２記憶コマンド、記憶チャ
ネル・データ・バッファ識別、停止アドレス及び開始ア
ドレスを受は取り、選択された記憶チャネル・データ・
バッファの内容の読取りを始める。チャネルＬ２記憶動
作では実際に記憶されているバイト数がいくらであろう
と、５ＣＤＢは常に記憶チャネル・データ・バッファか
らの１２８バイトをＬ２データ・フローに転送する。カ
ッドワードＯ及び１から始まって左から右へＬ２キャッ
シュ・インページ・バッファに対して３２バイトの転送
が４回行なわれる。最初の記憶チャネル・データ・バッ
ファの読取りと並行して、メモリ制御装置は、チャネル
Ｌ２キャッシュへの記憶を実行するコマンドをＬ２制御
装置に転送する。アドレス／キーは、選択された５ＨＯ
Ｐコマンド・バッファ・アドレスをＬ２制御装置に転送
するよう指令される。アドレス／キーが、Ｌ２キャッシ
ュ行半行修飾子を含む変更されたＬ２絶対アドレスをＬ
２制御装置に転送する。Ｌ２制御装置はメモリ制御装置
コマンドを受は取り、Ｌ２キャッシュ・サービス優先順
位によって選択された後、アドレス／キー・アドレスを
使ってＬ２キャッシュ・ディレクトリを探索する。訂正
不能記憶装置エラー指示が活動状態のプロセッサ・イン
ページ凍結レジスタ及び回線保留レジスタが、チャネル
上２キヤツフ１行アドレスとの一致が見られるかどうか
比較される。一致が生じた場合、強制的にＬ２キャッシ
ュ・ミス状況になり、チャネル要求がＬ３記憶装置にア
クセスする。チャネル上２記憶コマンドがＢＳＵ制御装
置に転送され、コマンド回答がメモリ制御装置に転送さ
れる。ディレクトリ探索の場合、Ｌ２キャッシュ・ヒツ
トとなる。これはチャネル記憶要求なので、プロセッサ
・ロック・レジスタはそのアドレスと比較されない。ア
ドレス／キーに情報は転送されない。続いてＬ２キャッ
シュ行状況がＢＳＵ制御装置とメモリ制御装置に転送さ
れる。

半行修飾子すなわちアドレス／キーからのアドレス・ビ
ット２７と２８の制御下にある変更されたＬ２キャッシ
ュ行の半行のコピーがあるかどうか、すべてのＬ１状況
アレイが探索される。低位Ｌ２キャッシュ合同式を使っ
てＬ１状況アレイがアドレスされ、Ｌ２キャッシュ・セ
ントと高位合同式がＬ１状況アレイの出力との比較対象
として使用される。Ｌ１キャッシュのコピーが見つかっ
た場合、当該のＬｌ／Ｌ２アドレス・バスの無効化が要
求される。アドレス・バスに対する要求がそのＬ１キャ
ッシュによって許可された後、Ｌ１キャッシュのコピー
を無効化するために、Ｌ１キャッシュ合同式とＬ１キャ
ッシュ・セットが、Ｌ１オペランド・キャッシュ及びＬ
１命令キャッシュに対してそれぞれ２つずつ、同時に当
該のプロセッサに転送される。メモリ制御装置は、Ｌ２
キャッシュ・ヒツトというＬ２キャッシュ行状況を受は
取り、このチャネル要求に関連するメモリ・ボートを解
放する。チャネル要求に対する動作終了がアドレス／キ
ーに転送される。Ｌ２キャッシュ状況を知る前に、Ｌ２
キャッシュに対するアクセスを開始するため、コマンド
とアドレスがＢＳＵ制御装置に転送される。これは丸１
行記憶であり、キャッシュ・セットはインターリーブさ
れているので、Ｌ２キャッシュ・セットを使って、Ｌ２
キャッシュ行の書込みができるようにアドレス・ビット
２５と２６を操作しなければならない。Ｌ２キャッシュ
・セットと、Ｌ２ヒツトというＬ２キャッシュ行状況を
受は取ると、インベージ・バッファ記憶バイト・フラグ
の制御下でＬ２キャッシュへの丸１行書込みが完了する
。アドレス／キーは、メモリ制御装置から動作終了を受
は取ると、その指示をチャネル・クロック速度に変換し
、「５ＨＯＰ要求クリーンで完了」状況で共用チャネル
・プロセッサに応答する。

３．２．２　　記憶装置記憶、１１２８バイト、アクセ
ス例外なし、Ｌ２Ｍディレク トリ・ヒツト／Ｌ２キャッシュ・ミ ス 共用チャネル・プロセッサが、２段階動作によって記憶
システムにチャネル記憶装置記憶要求を出す。記憶デー
タはまず記憶チャネル・データ・バッファに転送される
。データ転送が首尾よく完了した後、実際の記憶装置動
作を開始するためのコマンドとアドレスがアドレス／キ
ーに転送される。

共用チャネル・プロセッサは、チャネル・データ・バッ
ファに８バイトの双方向データ・インターフェースを横
切ってデータを５ＣＤＢ制御装置にチャネル・クロック
速度で転送するよう要求することにより、チャネル記憶
装置記憶要求を開始する。インターフェース上の最初の
転送には、記憶チャネル・データ・バッファ識別、取出
しコマンドまたは記憶コマンド、及び１２８バイトのバ
ッファ内のカッドワード・アドレス、絶対アドレス・ピ
ッ）２５　：　２７が含まれる。データ転送がそれに続
いて行なわれ、必ず整数個のカッドワードを表す２つず
つの増分で行なわれる。５ＣＤＢ制御装置はコマンド及
びデータ転送をチャネル・クロック速度で受は取り、チ
ャネル・クロ、り速度で制御情報を当該の各レジスタに
ロードし、データを選択された記憶チャネル・データ・
バッファにロードする。データは、カッドワード・アド
レスで識別されたカッドワードから順に記憶チャネル・
データ・バッファにロードされる。５ＣＤＢ制御装置は
、最後のデータ転送の次のサイクルで転送エコーをドロ
ップすることにより、チャネル・データ・バッファに首
尾よく完了したことを通知する。次いで、チャネル・デ
ータ・バッファが共用チャネル・プロセッサに、データ
転送が首尾よく完了したことを通知する。共用チャネル
・プロセッサが、アドレス／キーへのコマンドとアドレ
スの複数サイクル転送によって、記憶システムにチャネ
ル記憶装置記憶要求を出す。４サイクルのコマンド／ア
ドレス転送がチャネル・クロック速度で行なわれる。最
初の転送には、共用チャネル・プロセッサ（ＳＣＨＰ）
バッファ識別、Ｌ３記憶装置記憶要求、及び記憶アドレ
ス・チエツク境界（ＡＣＢ）と記憶キー検査が必要かど
うかの指示が含まれる。

第２の転送には、絶対アドレスの低位ビット１６：３１
が含まれる。その次の転送には、絶対アドレスの高位ビ
ットＯ：１５が含まれ、そのうち４：１５がＬ３主記憶
装置にとって意味がある。最後の転送には、チャネル記
憶キー　アドレス限界チエツク制御、記憶キー及びＡＣ
Ｂチエツク・オーバーライド、及び７ビツトの記憶フィ
ールド長が含まれる。アドレス／キーはチャネル記憶装
置記憶をチャネル・クロック速度で受は取る。最後の転
送の後、チャネル記憶装置要求保留中ラッチがチャネル
・クロック速度でセットされ、チャネル要求がプロセッ
サ・クロックに変換される。準安定でなくなったとき、
５ＨＯＰバツフア識別、チャネル記憶装置要求及びメモ
リ・ボート識別がメモリ制御装置に転送される。アドレ
ス／キーは、メモリ・マツピングによって絶対アドレス
を物理アドレスに変換し、指示された記憶フィールド長
に対する停止アドレスまたは終了フィールド・アドレス
を計算する。アドレス／キーは、開始アドレスとフィー
ルド長を用いて、どのＬ２半行がこの記憶要求によって
変更されているかを示すビットを、各６４バイトの半行
ごとに１ビツトずつ、計２ビット生成する。これらのビ
ットは、Ｌ２絶対アドレスのアドレス・ビット位置２７
と２８に挿入される。ビット２７が゛１″の場合、上位
半行が変更されたことを示し、ビット２８が°°１゛の
場合は下位半行が変更されたことを示す。メモリ制御装
置は、記憶チャネル・データ・バッファ識別、記憶装置
要求、部分／完全Ｌ３メモワ行指示、及びメモリ・ボー
ト識別を受は取り、その要求が別々にＬ２キャッシュ・
ミニ・ディレクトリ及び記憶キー・アレイに対する優先
順位に入る。Ｌ２ミニ・ディレクトリに対する現在活動
状態の要求がない場合は、このチャネル記憶装置要求が
優先順位によって選択されると、Ｌ２キャッシュ中にそ
の行があるかどうか調べるコマンドをＬ２ミニ・ディレ
クトリに転送させる。アドレス／キーは、当該のアドレ
スをＬ２ミニ・ディレクトリに転送するよう指令される
。記憶キー・アレイに対する現在活動状態の要求がない
場合は、このチャネル記憶装置要求が優先順位によって
選択されると、アドレス／キー５ＨＯＰコマンド・バッ
ファ内のチャネル記憶装置要求と関連するアドレス検査
及び保護チエツクを実行するコマンドをアドレス／キー
に転送させる。アドレス／キーは、これらのメモリ制御
装置５ＨＯＰコマンドを受は取ると、当該の５ＨＯＰコ
マンド・バッファを（吏って、どのアドレッシング及び
保護チエツクを適用すべきかを決定し、選択された記憶
装置アドレスをＬ２ミニ・ディレクトリに転送する。５
ＨＣＰ：ｆｆマントが記憶キー・アレイに対するアクセ
ス権を獲得すると、アドレス／キー動作終了がメモリ制
御装置に戻される。当該のアドレッシング及び保護チエ
ツクが実行され、アクセス例外が発生しない場合、チャ
ネル記憶要求の結果、要求されたＬ３メモリ行を含む４
にバイトのページの参照ビット及び変更ビットが′１″
にセットされる。アドレッシング及び保護チエツクの結
果がメモリ制御装置に戻される。Ｌ２キャッシュ・ミニ
・ディレクトリは、メモリ制御装置コマンドとアドレス
／キー・アドレスを受は取ると、セット連想式に探索さ
れて、Ｌ２キャッシュ・ヒツトをもたらす。Ｌ２キャッ
シュ状況がメモリ制御装置に戻される。メモリ制御装置
は、Ｌ２ミニ・ディレクトリ状況とアドレス／キー状況
を受は取ると、アクセス例外が存在しない場合、チャネ
ル要求をメモＩＪ　４３先順位に入れる。この場合、Ｌ
２キャッシュ・ミー・ディレクトリ探索によってＬ２ヒ
ツトが指示される。ただし、Ｌ２ミニ・ディレクトリが
偽ってＬ２キャッシュ内に行が存在すると指示すること
があるので、必要なメモリ・ボートを割り振らなければ
ならない。メモリ制御装置は、優先順位によって選択さ
れると、インベージ・バッファ／アウトページ・バッフ
ァの対を含めて必要な資源を割り振り、その要求を活動
化する。アドレス／キーは、選択された５ＨＯＰコマン
ド・バッファ・アドレスをＢＳＵ制御装置に転送するよ
う指令される。

選択された記憶チャネル・データ・バッファ（ＳＣＤＢ
）からのチャネルＬ２キャッンユの記憶を実行するコマ
ンドがＢＳＵ制御装置に送られる。

アドレス／キーは、Ｌ２キャッシュ・ミスの場合、選択
されたＬ３物理アドレスをＢＳＵ制御装置に転送する。

Ｌ２キャッシュ行の書込みのための記憶バイト・フラグ
を生成させるため、チャネル記憶の停止アドレスと開始
アドレスもＢＳＵ制御装置に転送される。ＢＳＵ制御装
置は、メモリ制御装置からチャネルＬ２記憶コマンドを
受は取り、アドレス／キーから必要なアドレスを受は取
り、それらを現記憶装置動作のために保持する。ＢＳＵ
制御装置は、コマンド、停止アドレス及び開始アドレス
を５ＣＤＢ制御装置に転送し、インページ・バッファ記
憶バイト・フラグの生成及びロードを、記憶チャネル・
データ・バッファからのデータ転送と同期させる。５Ｃ
ＤＢ制御装置は、チャネルＬ２記憶コマンド、記憶チャ
ネル・データ・バッファ識別、停止アドレス及び開始ア
ドレスを受は取り、選択された記憶チャネル・データ・
バッファの内容の読取りを始める。チャネルＬ２記憶動
作では、実際に記憶されているバイト数がいくらであろ
うと、５ＣＤＢは常に記憶チャネル・データ・バッファ
からの１２８バイトをＬ２データ・フローに転送する。

カッドワード０及び１がら始まって左から右へＬ２キャ
ッシュ・インベージ・バッファに対して３２バイトの転
送が４回行なわれる。最初の記憶チャネル・データ・バ
ッファの読取りと並行して、メモリ制御装置は、チャネ
ルＬ２キャッシュの記憶を実行するコマンドをＬ２制御
装置に転送する。アドレス／キーは、選択すれた５ＨＯ
Ｐコマンド・バッファ・アドレスをＬ２制御装置に転送
するよう指令される。アドレス／キーが、Ｌ２キャッシ
ュ行半行修飾子を含む変更されたＬ２絶対アドレスをＬ
２制御装置に転送する。Ｌ２制御装置はメモリ制御装置
コマンドを受は取り、Ｌ２キャッシュ・サービス優先順
位によって選択された後、アドレス／キー・アドレスを
使ってＬ２キャッシュ・ディレクトリを探索する。訂正
不能記憶装置エラー指示が活動状態のプロセッサ・イン
ページ凍結レジスタ及び回線保留レジスタが、チャネル
Ｌ２記憶行アドレスとの一致が見られるかどうか比較さ
れる。一致が生じた場合、強制的にＬ２キャッシュ・ミ
ス状況になり、チャネル要求がＬ３記憶装置にアクセス
する。チャネルＬ２記憶コマンドがＢＳＵ制御装置に転
送され、コマンド回答がメモリ制御装置に転送される。

ディレクトリ探索の結果、Ｌ２キャッシュ・ミスとなる
。アドレス／キーに情報は転送されない。

続いてＬ２キャッシュ行状況がＢＳＵ制御ｇ置装メモリ
制御装置に転送される。Ｌ２キャッシュ・ミスのため、
Ｌ１状況アレイの比較は阻止される。

メモリ制御装置は、Ｌ２キャッシュ・ミスというＬ２キ
ャッシュ行状況を受は取る。メモリ制御装置は、ＢＳＵ
制御装置が要求されたデータを主記憶装置に記憶しなけ
ればならないことを知って、このチャネル要求に関連す
るメモリ・ボートのロックを保持する。Ｌ２キャッシュ
状況を知る前に、Ｌ２キャッシュに対するアクセスを開
始するため、コマンドとアドレスがＢＳＵ制御装置に転
送される。これは丸１行記憶であり、キャッシュ・セッ
トはインターリーブされているので、Ｌ２キャッシュ・
セットを使って、Ｌ２キャッシュ行の書込みができるよ
うにアドレス・ビット２５と２６を操作しなければなら
ない。Ｌ２キャッシュ・セットと、Ｌ２ミスというＬ２
キャッシュ行状況を受は取ると、丸１行書込みが取り消
される。ＢＳＵ制御装置は、Ｌ２キャッシュ・ミスのた
め、新しいコマンド、停止アドレス及び開始アドレスを
５ＣＤＢ制御装置に転送する。５ＣＤＢ制御装置は、チ
ャネル上３記憶コマンド、記憶チャネル・データ・バッ
ファ識別、停止アドレス及び開始アドレスを受は取り、
選択された記憶チャネル・データ・バッファの内容の読
取りを始める。チャネル上３記憶動作では、５ＣＤＢは
、必要なカッドワードだけを、後でＬ３記憶装置に転送
すべく記憶チャネル・データ・バッファからＬ２データ
・フローに転送する。カッドワードの転送は開始アドレ
スから始まり、停止アドレスまで順次進行する。ＢＳＵ
制御装置はメモリ・ボートを選択し、記憶チャネル・デ
ータ・バッファから最初のカッドワードがＬ２データ・
フロー上にラッチされる１サイクル前に、コマンドとア
ドレスをメモリ・カードに転送する。次いで、ＢＳＵ装
置は、当該数のカッドワードを記憶チャネル・データ・
バッファからＬ３インターフェース・レンスタを介して
Ｌ３メモリにゲートする。選択されたメモリ・ボートに
最後のデータが転送された後、ＢＳＵ制御装置はメモリ
制御装置に動作終了を転送する。メモリ制御装置は、丸
１行記憶が進行中の場合、ＢＳＵ動作終了に基づいてメ
モリ・ボートを解放して、メモリ・ボートに対するオー
バーラツプしたアクセスを可能にし、そのチャネル要求
に対する動作終了をアドレス／キーに転送する。丸１行
記憶が進行中でない場合、メモリ制御装置は、選択され
たメモリ・ボートからし３使用中がドロップされるのを
待ってからＬ３メモリ・ボートを解放するが、ＢＳＵ動
作終了に基づいてそのチャネル要求に対する動作終了を
アドレス／キーに転送する。アドレス／キーは、メモリ
制御装置から動作終了を受は取ると、その指示をチャネ
ル・クロック速度に変換し、「５ＨＯＰ要求クリーンで
完了」状況で共用チャネル・プロセッサに応答する。

３．２．３　　記憶装置記憶、１：１２８バイト、アク
セス例外なし、Ｌ２Ｍディレク トリ・ミス 共用チャネル・プロセッサが、２段階動作によって記憶
システムにチャネル記憶装置記憶要求を出す。記憶デー
タはまず記憶チャネル・データ・バ。

ファに転送される。データ転送が首尾よく完了した後、
実際の記憶装置動作を開始するためのコマンドドアドレ
スがアドレス／キーに転送される。

共用チャネル・プロセッサは、チャネル・データ・バッ
ファに８バイトの双方向データ・インターフェースを横
切ってデータを５ＣＤＢ制御装置にチャネル・クロック
速度で転送するよう要求することにより、チャネル記憶
装置記憶要求を開始する。インターフェース上の最初の
転送には、記憶チャネル・データ・バッファ識別、取出
しコマンドまたは記憶コマンド、及び１２８バイトのバ
ッファ内のカッドワード・アドレス、絶対アドレス・ビ
ット２５：２７が含まれる。データ転送がそれに続いて
行なわれ、必ず整数個のカッドワードを表す２つずつの
増分で行なわれる。５ＣＤＢ制御装置はコマンド及びデ
ータ転送をチャネル・クロック速度で受は取り、チャネ
ル・クロック速度で制御情報を当該の各レジスタにロー
ドし、データを選択された記憶チャネル・データ・バッ
ファにロードする。データは、カッドワード・アドレス
で識別されたカッドワードから順に記憶チャネル・デー
タ・バッファにロードされる。５ＣＤＢ制御装置は、最
後のデータ転送の次のサイクルで転送ヱコーをドロップ
することにより、チャネル・データ・バッファに首尾よ
く完了したことを通知する。次いで、チャネル・データ
・バッファが共用チャネル・プロセッサに、データ転送
が首尾よく完了したことを通知する。共用チャネル・プ
ロセッサが、アドレス／キーへのコマンドとアドレスの
複数サイクル転送によって、記憶システムにチャネル記
憶装置記憶要求を出す。４サイクルのコマンド／アドレ
ス転送がチャネル・クロック速度で行なわれる。最初の
転送には、共用チャネル・プロセッサ（ＳＣＨＰ）バッ
ファ識別、Ｌ３記憶装置記憶要求、及び記憶アドレス・
チエツク境界（ＡＣＢ）と記憶キー検査が必要かどうか
の指示が含まれる。

第２の転送には、絶対アドレスの低位ビット１６：３１
が含まれる。その次の転送には、絶対アドレスの高位ビ
ット０：１５が含まれ、そのうち４：１５がＬ３主記憶
装置にとって意味がある。最後の転送には、チャネル記
憶キー　アドレス限界チエツク制御、記憶キー及びＡＣ
Ｂチエツク・オーバーライド、及び７ビツトの記憶フィ
ールド長が含まれる。アドレス／キーはチャネル記憶装
置要求をチャネル・クロック速度で受は取る。最後の転
送の後、チャネル記憶装置要求保留中ラッチがチャネル
・クロック速度でセットされ、チャネル要求がプロセッ
サ・クロックに変換される。嘔安定でなくなったとき、
５ＨＯＰバツフア識別、チャネル記憶装置要求及びメモ
リ・ポート識別がメモリ制御装置に転送される。アドレ
ス／キーは、メモＪ）・マツピングによって絶対アドレ
スを物理アドレスに変換し、指示された記憶フィールド
長に対する停止アドレスまたは終了フィールド・アドレ
スを計算する。アドレス／キーは、開始アドレスとフィ
ールド長を用いて、どのＬ２半行がこの記憶要求によっ
て変更されているかを示すビットを、各６４バイトの半
行ごとに１ビツトずつ、計２ビット生成する。これらの
ビットは、Ｌ２絶対アドレスのアドレス・ビット位置２
７と２８に挿入される。ビット２７が°°１゛の場合、
上位半行が変更されたことを示し、ビット２８が“°１
“の場合は下位半行が変更されたことを示す。メモリ制
御装置は、記憶チャネル・データ・バッファ識別、記憶
装置要求、部分／完全Ｌ３メモリ行指示、及びメモリ・
ポート識別を受は取り、その要求が別々にＬ２キャッシ
ュ・ミニ・ディレクトリ及び記憶キー・アレイに対する
優先順位に入る。Ｌ２ミニ・ディレクトリに対する現在
活動状態の要求がない場合は、このチャネル記憶装置要
求が優先順位によって選択されると、Ｌ２キャッシュ中
にその行があるかどうか調べるコマンドをＬ２ミニ・デ
ィレクトリに転送させる。アドレス／キーは、当該のア
ドレスをＬ２ミニ・ディレクトリに転送するよう指令さ
れる。記憶キー・アレイに対する現在活動状態の要求が
ない場合は、このチャネル記憶装置要求が優先順位によ
って選択されると、アドレス／キー５ＨＯＰコマンド・
バッファ内ノチャネル記憶装置要求と関連するアドレス
検査及び保護チエツクを実行するコマンドをアドレス／
キーに転送させる。アドレス／キーは、これらのメモリ
制御装置５ＨＯＰコマンドを受は取ると、当該の５ＨＯ
Ｐコマンド・バッファを使って、どのアドレッシング及
び保護チエツクを適用すべきかを決定し、選択された記
憶装置アドレスをＬ２ミニ・ディレクトリに転送する。

５ＨＯＰコマンドが記憶キー・アレイに対するアクセス
権を獲得すると、アドレス／キー動作終了がメモリ制御
装置に戻される。当該のアドレッシング及び保護チエツ
クが実行され、アクセス例外が発生しない場合、チャネ
ル記憶要求の結果、要求されたＬ３メモリ行を含む４に
バイトのページの参照ビット及び変更ビットが°′１°
“にセットされる。アドレッシング及び保護チエツクの
結果がメモリ制御装置に戻される。Ｌ２キャッシュ・ミ
ニ・ディレクトリは、メモリ制御装置コマンドとアドレ
ス／キー・アドレスを受は取ると、セット連想式に探索
されて、Ｌ２キャッシュ・ミスをもたらす。Ｌ２キャッ
シュ状況がメモリ制御装置に戻される。メモリ制御装置
は、Ｌ２ミニ・ディレクトリ状況とアドレス／キー状況
を受は取ると、アクセス例外が存在しない場合、チャネ
ル要求をメモリ優先順位に入れる。この場合、Ｌ２キャ
ッシュ・ミニ・ディレクトリ探索によってＬ２ミスが指
示される。これは、常にＬ２ミニ・ディレクトリの探索
時のＬ３キャッシュ行状況の真の指示なので、必要なメ
モリ・ボートを割り振らなければならない。メモリ制御
装置は、優先順位によって選択されると、インページ・
バッファ／アウトページ・バッフ１の対を含めて必要な
資源を割り振り、その要求を活動化する。アドレス／キ
ーは、選択された５ＨＯＰコマンド・バッファ・アドレ
スをＢＳＵ制御装置に転送するよう指令される。選択さ
れた記憶チャネル・データ・バッファ（ＳＣＤＢ）から
のチャネルＬ３記憶装置の記憶を実行するコマンドがＢ
ＳＵ制御装置に送られる。アドレス／キーは、選択され
たＬ３物理アドレスをＢＳＵ制御装置に転送する。Ｌ３
記憶装置へのカッドワード転送数を識別するため、チャ
ネル記憶の停止アドレスと開始アドレスもＢＳＵ制御装
置に転送される。ＢＳＵ制御装置は、メモリ制御装置か
らチャネルＬ３記憶コマンドを受は取り、アドレス／キ
ーから必要なアドレスを受は取り、それらを現記憶装置
動作のために保持する。ＢＳＵ制御装置は、コマンド、
停止アドレス及び開始アドレスを５ＣＤＢ制御装置に転
送する。ＢＳＵ制御装置は、Ｌ２キャッシュ・ミスのた
めの、新しいコマンド、停止アドレス及び開始アドレス
を５ＣＤＢ制御’１１２　ｅに転送する。５ＣＤＢ制御
装置は、チャネルＬ３記憶コマンド、記憶チャネル・デ
ータ・バッファＲ別、停止アドレス及び開始アドレスを
受は取り、選択された記憶チャネル・データ・バッファ
の内容の読取りを始める。チャネルＬ３記憶動作では、
５ＣＤＢは、必要なカッドワードだけを、後でＬ３記憶
装置に転送すべく記憶チャネル・データ・バッファから
Ｌ２データ・フローに転送する。カプトワードの転送は
開始アドレスから始まり、停止アドレスまで順次進行す
る。ＢＳＵ制御装置はメモリ・ボートを選択し、記憶チ
ャネル・データ・バッファから最初のカッドワードがＬ
２データ・フロー上にラッチされる１サイクル前に、コ
マンドとアドレスをメモリ・カードに転送する。次いで
、ＢＳＵ装置は、当該数のカッドワードを記憶チャネル
・データ・バッファからＬ３インターフェース・レジス
タを介してＬ３メモリにゲートする。選択されたメモリ
・ボートに最後のデータが転送された後、ＢＳＵ制御装
置はメモリ制御装置に動作終了を転送する。メモリ制御
装置は、丸１行記憶が進行中の場合、ＢＳＵ動作終了に
基づいてメモリ・ボートを解放して、メモリ・ボートに
対するオーバーラツプしたアクセスを可能にし、そのチ
ャネル要求に対する動作終了をアドレス／キーに転送す
る。丸１行記憶が進行中でない場合、メモリ制御装置は
、選択されたメモリ・ボートからし３使用中がドロップ
されるのを待ってからＬ３メモリ・ボートを解放するが
、ＢＳＵ動作終了に基づいてそのチャネル要求に対する
動作終了をアドレス／キーに転送する。アドレス／キー
は、メモリ制御装置から動作終了を受は取ると、その指
示をチャネル・クロック速度に変換し、ｒＳＨＣＰ要求
クリーンで完了」状況で共用チャネル・プロセッサに応
答する。

３．３　チャネル記憶装置コマンド ３．３．１Ｌ４行への記憶チャネル・データ・バッファ
転送 用途：　チャネル入出力装置から拡張記憶機構への直接
データ転送の３７０−ＸＡサポート。許可及び保護チエ
ツクがチャネル・マイクロコードによって行なわれる。

チャネル・マイクロコードは、このコマンドを出す前に
、チャネル・コマンド・ワードのデータ・アドレス・フ
ィールドで指定されたＬ４拡張記憶機構ブロック番号が
構成内で利用できることを確認しなければならない。拡
張記憶機構ブロック番号は、マイクロコードによってＬ
４拡張記憶機構の絶対アドレスに変換されなければなら
ない。このアドレスがひとたび生成されると、記憶シス
テムに供給され、Ｌ４アドレス・ピント３：２４が記憶
装置のアドレス・ビット位置３：２４に入れられる。

記憶コマンドの説明 このコマンドは、共用チャネル・プロセッサに、データ
を入出力装置からチャネル・サブシステムを介してＬ４
拡張記憶機構に移動させる。このコマンドは、Ｌ４拡張
記憶機構の１２８バイトのデータを、選択された記憶チ
ャネル・データ・バッファから、この記憶装置コマンド
中で指定されたＬ４絶対アドレスに移すように設計され
ている。このＬ４ｉ対アドレスは１２８バイトの境界上
になければならない。このコマンドと、Ｌ３主記憶装置
への１２８バイト・チャネル記憶装置記憶コマンドの重
要な違いは、データの宛先が異なること、及びＬ４拡張
記憶機購の場合には記憶サブシステム側でアドレス検査
及び保護チエツクが必要でないことだけである。

記憶装置コマンドの実行 共用チャネル・プロセンサは、チャネル・データ・バッ
ファに、８バイトの双方向データ・インターフェースを
横切って５ＣＤＢ制御装置にデータをチャネル・クロッ
ク速度で転送するよう要求することにより、Ｌ４行への
チャネル・バッファ転送コマンドを開始する。インター
フェース上の最初の転送には、記憶チャネル・データ・
バッファ識別、取出しコマンドまたは記憶コマンド、及
び１２８バイトのバッファ内のカッドワード・アドレス
、絶対アドレス・ビット２５：２７（’０００′でなけ
ればならない）が含まれる。続いて１６回のデータ転送
が行なわれる。５ＣＤＢ制御装置はコマンド及びデータ
転送をチャネル・クロック速度で受は取り、チャネル・
クロック速度で制御情報を当該のレジスタにロードし、
データを選択された記憶チャネル・データ・バッファに
ロードする。データは、カッドワード・アドレスで識別
されるカッドワードから順に記憶チャネル・データ・バ
ッファにロードされる。５ＣＤＢ制御装置は、最後のデ
ータ転送の１サイクル後に転送エコーをドロップするこ
とにより、首尾よく完了したことをチャネル・データ・
バッファに通知する。次いでチャネル・データ・バッフ
ァは、データ転送が首尾よく完了したことを共用チャネ
ル・プロセッサに通知する。共用チャネル・プロセッサ
が、アドレス／キーへのコマンドとアドレスの複数サイ
クル転送によって、記憶システムにチャネル記ｔ７ｙ。

装置コマンドを出す。４サイクルのコマンド／アドレス
転送がチャネル・クロック速度で行なわれる。最初の転
送には、共用チャネル・プロセッサ（ＳＣＨＰ）バッフ
ァ識別、及びＬ４記憶機構へのチャネル・バッファ転送
コマンドが含まれる。

第２の転送には、絶対アドレスの低位ビット１６：３１
が含まれる。そのうち、１６：２４がＬ４拡張記憶機構
にとって意味がある。アドレス・ピッ）２５：３１はゼ
ロでなければならない。その次の転送には、絶対アドレ
スの高位ビットＯ：１５が含まれ、そのうち３：１５が
Ｌ４拡張記憶機構にとって意味がある。最後の転送には
、７ビツトの記憶フィールド長が含まれる。フィールド
長は長さ１２８バイトに指定しなければならない。アド
レス／キーはチャネル記憶装置コマンドをチャネル・ク
ロック速度で受は取る。最後の転送の後、チャネル記憶
装置要求保留中ラッチがチャネル・クロック速度でセッ
トされ、チャネル・コマンドがプロセッサ・クロックに
変換される。準安定でなくなったとき、５ＨＯＰバツフ
ア識別、チャネル記憶装置コマンド及及びメモリ・ポー
ト識別がメモリ制御装置に転送される。メモリ制御装置
は、記憶チャネル・データ・バッファ識別、Ｌ　４　行
へのチャネル・バッファ転送記憶装置コマンド、及びＬ
４メモリ・ポート識別を受は取り、その要求が記憶キー
・アレイに対する優先順位に入る。この優先順位経路は
、メモリ制御装置がアドレス／キーによってこれがを効
な要求であることを確認できるようにするのに使用され
る。記憶キー・アレイに対する現在活動状態の要求がな
い場合は、このチャネル記憶装置要求が優先順位によっ
て選択されると、アドレス／キー５ＨＯＰコマンド・バ
ッファ内のチャネル記憶装置コマンドに関連する妥当性
状況を転送するコマンドをアドレス／キーに転送させる
。アドレス／キーは、このメモリ制御装置５ＨＣＰコマ
ンドを受は取ると、動作終了でメモリ制御装置に応答す
る。５ＨＯＰ記憶装置コマンドの妥当性状況がメモリ制
御装置に転送される。メモリ制御装置は、アドレス／キ
ー状況を受は取ると、それが有効なコマンドである場合
、そのチャネル・コマンドをメモリ優先順位に入れる。

メモリ制御装置は、優先順位によって選択されると、必
要な資源を割り振り、そのコマンドを活動化する。アド
レス／キーは、選択された５ＨＯＰコマンド・バッファ
・アドレスをＢＳＵ制御制御量装置送するよう指令され
る。選択された記憶チャネル・データ・バッファ（ＳＣ
ＤＢ）からの丸１行Ｌ４記憶機構の記憶を実行するコマ
ンドがＢＳＵ制御装置に送られる。アドレス／キーは、
選択されたＬ４絶対アドレスとカード対の選択をＢＳＵ
制御ｇ置装転送する。ＢＳＵ制御装置は、メモリ制御装
置からＬ４行へのチャネル・バッファ転送コマンドを受
は取り、アドレス／キーからＬ４絶対アドレスとＬ４カ
ード対の選択を受は取る。

ＢＳＵ制御装置は、コマンドを５ＣＤＢ制御装置に転送
する。５ＣＤＢ制御装置は、Ｌ４行へのチャネル・バフ
ァ転送コマンド、記憶チャネル・データ・バッファ識別
を受は取り、選択された記憶チャネル・データ・バッフ
ァの内容の読取りを開始する。５ＣＤＢ制御装置は、記
憶チャネル・データ・バッファからカッドワードをＯか
ら７まで順次転送する。ＢＳＵ制御装置は、コマンドと
アドレスをＬ２データ・フローを介してＬ４メモリ・ボ
ートに転送することにより、Ｌ４記憶機構への１２８バ
イトの記憶を開始する。次いでＢＳＵ制御装置は、５Ｃ
ＤＢ制御装置からＬ４インターフェース・レジスタを介
してＬ４メモリへのデータ転送をゲートする。ＢＳＵ制
御装置は、選択されたＬ４メモリ・カード対に対する最
後のデータ転送の後、メモリ制御装置に動作終了を転送
する。メモリ制御装置は、ＢＳＵ制御装置から動作終了
を受は取ると、アドレス／キーにそのチャネル要求に対
する動作終了を転送し、丸１行記憶が進行中であること
を知って、ＢＳＵ動作終了に基づいてＬ４メモリ・ボー
トを遅れて解放して、メモリ・ポートに対する許容最大
オーバーラツプ・アクセスを可能にする。アドレス／キ
ーは、メモリ制御装置から動作終了を受は取ると、その
指示をチャネル・クロック速度に変換し、共用チャネル
・プロセッサにｒＳＨＣＰ要求クリーンで完了」状況で
応答する。

３．３．２　　記憶チャネル・データ・バッファへのし
４行転送 用途：　拡張記憶機構からチャネル入出力装置への直接
データ転送の３７０−ＸＡサポート。許可及び保護チエ
ツクがチャネル・マイクロコードによって行なわれる。

チャネル・マイクロコードは、このコマンドを出す前に
、チャネル・コマンド・ワードのデータ・アドレス・フ
ィールドで指定されたＬ４拡張記憶機構ブロック各号が
構成内で利用できることを確認しなければならない。拡
張記憶機構ブロック番号は、マイクロコードによってＬ
４拡張記憶機構の絶対アドレスに変換されなければなら
ない。このアドレスがひとたび生成されると、記憶ンス
テムに供給され、Ｌ４アドレス・ビット３：２４が記憶
装置のアドレス・ビット位置３：２４に入れられる。

記憶コマンドの説明 このコマンドは、共用チャネル・プロセッサに、データ
をＬ４拡張記憶機構からチャネル・サブシステムを介し
て入出力装置に移動させる。このコマンドは、Ｌ４拡張
記憶機構の１２８バイトのデータを、１２８バイトの境
界上の指定されたＬ４絶対アドレスから、選択された記
憶チャネル・データ・バッファに移すように設計されて
いる。その後、共用チャネル・プロセッサは、記憶チャ
ネル・データ・バッファをチャネル・サブシステムにア
ンロードすることができる。このコマンドと、Ｌ３主記
憶装置からの１２８バイト・チャネル記憶装置取出しコ
マンドの重要な違いは、データの供給元が異なること、
及びＬ４拡張記憶機構の場合には記憶サブシステム側で
アドレス検査及び保護チエツクが必要でないことだけで
ある。

記憶コマンドの実行 共用チャネル・プロセッサが、アドレス／キーへのコマ
ンドとアドレスの複数サイクル転送によって、記憶シス
テムにチャネル記憶装置コマンドを出す。４サイクルの
コマンド／アドレス転送がチャネル・クロック速度で行
なわれる。最初の転送には、共用チャネル・プロセッサ
（ＳＣＨＰ）”１．Ｊファ識別、及びチャネル・バッフ
ァへのＬ　４行記憶装置転送コマンドが含まれる。第２
の転送には、絶対アドレスの低位ビット１６：３１が含
まれる。

そのうち１６：２４がＬ４拡張記憶機構にとって意味が
ある。アドレス・ビット２５：３１はゼロでなければな
らない。その次の転送には、絶対アドレスの高位ビット
Ｏ：１５が含まれ、そのうち３：１５がＬ４拡張記憶機
構にとって意味がある。

最後の転送には、７ビツトの記憶フィールド長が含まれ
る。フィールド長は長さ１２８バイトを指定しなければ
ならない。アドレス／キーはチャネル記憶装置コマンド
をチャネル・クロック速度で受は取る。最後の転送の後
、チャネル記憶装置要求保留中ラッチがチャネル・クロ
ック速度でセットされ、チャネル・コマンドがプロセッ
サ・クロックに変換される。準安定でなくなったとき、
５ＨＯＰバツフア識別、チャネル記憶装置コマンド及び
メモリ・ボート識別がメモリ制御装置に転送される。メ
モリ制御装置は、記憶チャネル・バッファ識別、チャネ
ル・バッフＴへのＬ４行転送記憶装置コマンド、及びＬ
４メモリ・ボート識別を受は取り、その要求が記憶キー
・アレイに対する優先順位に入る。この優先順位経路は
、メモリ制御装置がアドレス／キーによってこれが有効
な要求であることを確認できるようにするのに使用され
る。

記憶キー・アレイに対する現在活動状態の要求がない場
合は、このチャネル記憶装置要求が優先順位によって選
択されると、アドレス／キー５ＨＯＰコマンド・バッフ
ァ内のチャネル記憶装置コマンドに関連する妥当性状況
を転送するコマンドをアドレス／キーに転送させる。ア
ドレス／キーは、このメモリ制御装置Ｓ　ＨＯＰコマン
ドを受は取ると、動作終了でメモリ制御装置に応答する
。５ＨＯＰ記憶装置コマンドの妥当性状況がメモリ制御
装置に転送される。メモリ制御装置は、アドレス／キー
状況を受は取ると、それが有効なコマンドである場合、
そのチャネル・コマンドをメモリ優先順位に入れる。メ
モリ制御装置は、優先順位によって選択されると、必要
な資源を割り振り、そのコマンドを活動化する。アドレ
ス／キーは、選択すれりＳ　ＨＯＰコマンド・バッファ
・アドレスをＢＳＵ制御装置に転送するよう指令される
。選択された記憶チャネル・データ・バッファ（ＳＣＤ
Ｂ）へのＬ４記憶機構の丸１行取出しを実行するコマン
ドがＢＳＵ制御装置に送られる。アドレス／キーは、選
択された絶対アドレスとカード対の選択をＢＳＵ制御装
置に転送する。ＢＳＵ制御装置は、メモリ制御装置から
チャネル・バッファへのし４行転送コマンドを受は取り
、アドレス／キーからＬ４絶対アドレスとＬ４カード対
の選択を受は取る。ＢＳＵ制御装置は、このコマンドを
５ＣＤＢ制御装置に転送する。ＢＳＵ制御装置は、Ｌ２
データ・フローを介してコマンドとアドレスをし４メモ
リ・ボートに転送することにより、Ｌ４記憶機構の１２
８バイトの取出しを開始する。

５ＣＤＢ制御装置は、チャネル・バッファへのし４行転
送コマンド、記憶チャネル・データ・バッファ識別を受
は取り、Ｌ２キャッンユ・データ・フロー機能からのデ
ータを待つ。５ＣＤＢ制御装置は１転送当たり１６バイ
トの記憶装置データを期待する。選択されたＬ４メモリ
・カード対は要求された読取りを実行して、データをＬ
４インターフェース・レジスタに渡し、Ｌ２データ・フ
ローがそれを記憶チャネル・データ・バッファ機能に送
る。記憶チャネル・データ・バッファへの最後のデータ
転送が完了する間にＮ　ＢＳＵ制御装置は動作終了をメ
モリ制御装置に転送する。Ｌ４インターフェース・レジ
スタへのデータ転送の間に、アドレス／キーはメモリか
らの訂正不能エラー行を監視する。識別された５ＨＣＰ
バツフアに対するエラー状況が記録され、要求完了時に
共用チャネル・プロセッサに転送される。５ＣＤＢ制御
装置はＬ２データ・フローから１サイクルごとに１６バ
イトずつＬ４記憶機構データを受は取り、そのデータを
選択された記憶チャネル・データ・バッファにプロセッ
サ・クロック速度でゲートする。

メモリ制御装置は、ＢＳＵ制御装置から動作終了を受は
取ると、Ｌ４ボートを解放し、そのチャネル要求に対す
る動作終了をアドレス／キーに戻す。

アドレス／キーは、メモリ制御装置から動作終了を受は
取ると、Ｌ４拡張記憶装置から取り出されたデータがす
べてを効な場合、その指示をチャネル・クロック速度に
変換し、「５ＨＯＰ要求クリーンで完了」状況で共用チ
ャネル・プロセッサに応答する。

３．３．３　　テスト及びセット 用途：　チャネルとプロセッサの両方が受ける、主記憶
装置位置に対するソフトウェアでインターロックされた
更新。マイクロコードは、構成内の特定プロセッサが静
止している場合、それがロックまたは回線保留をもたな
い状態に留まるようにしなければならない。そうならな
いと、静止プロセッサが、要求されたＬ２キャッシュ行
にロック、または回線保留をもつとき、テスト及びセッ
ト記憶装置コマンドが完了できないので、ロックアウト
状態になることがある。

記憶装置コマンドの説明 チャネル・マイクロコードが、コマンドと８バイトの境
界上の絶対アドレス、及びロック・バイトと呼ばれる単
一データ・バイトを供給する。このロック・バイトは、
２つのフィールドを含んでいる。最初のビット、すなわ
ぢビットＯがロック・ビットである。そのバイト内の残
りの７ビツトは、処理識別を含んでいる。記憶装置内で
見ると、ロック・ビットの値が“Ｏ″のときは、関連す
る記憶フィールドが現在ロックされていす、使用できる
ことを意味する。値が１“のときは、記憶フィールドが
ロックされているか、またはすでに別の処理がそれを使
用中で、その処理が現在その記憶フィールドを変更して
おり、その内容の独占的使用を必要としていることを意
味する。残りの７ビツトは、関連する記憶フィールドに
対するロックの所有者である現在のまたは最後の処理を
識別する。

チャネル・マイクロコードがこのコマンドを出すとき、
その目的は、ロック・バイトに関連する記憶フィールド
に対する独占的アクセスを獲得することである。マイク
ロコードは、高位ビットのｔｌｌｔｆと要求側プロセッ
サの処理識別を供給する。。

コマンド、絶対アドレス及びロック・バイトが、記憶シ
ステムに渡される。ロック・ビットの現状態を知るため
に、アドレスされた記憶位置の最近のコピーが照合され
る。ロック・ビットの値が・“０゛の場合、その記憶位
置に新しいロック・バイトが挿入され、新しい値が共用
チャネル・ブロモ、すに戻される。ロック・ビットの値
が°°１′。

の場合、その記憶位置は変更されないままとなり、元の
記憶内容が共用チャネル・プロセッサに戻される。絶対
アドレスは、Ｌ２キャッシュ・ディレクトリの探索に使
用される。Ｌ２ミニ・ディレクトリの探索の結果、Ｌ２
キャッシュ・ヒツトとなった場合、Ｌ２キャッシュ内の
Ｌ３メモリ行のコピーを除去しなければならない。その
ロック・バイトを含むＬ２キャッシュ行が変更されてい
る場合、Ｌ２キャッシュ行がＬ３主記憶装置にフラッシ
ュされてから、テスト及びセット動作のためにロック・
バイトが取り出される。メモリ・ボートは共用不能資源
なのでマこれによって、データに対する独占的アクセス
が保証される。Ｌ２キャッシュ・ディレクトリの項目、
及びＬ２ミニ・ディレクトリ中の対応する項目が無効に
される。Ｌ１状況アレイも探索され、Ｌ１キャッシュ・
レベルにソノＬ２キャッシュ行のコピーがあればパージ
され、当該のＬ１状況項目がクリアされる。続いて、そ
のロック・バイトを含むＬ３メモワ行がＬ３主記憶装置
から選択された記憶チャネル・データ・バッファに取り
出される。チャネル記憶装置コマンドのフィールド長に
よって指定される、必要な数のカッドワードだけが記憶
装置から取り出される。

このロック・バイトは、記憶チャネル・データ・バッフ
ァにデータをロードする前に、その記憶位置のロック・
ビットの現状態に基づいて条件付きで変更される。ロッ
ク・バイトは無条件でＬ３主記憶装置に再記憶される。

共用チャネル・プロセッサは、最終的に記憶チャネル・
データ・バッファから要求されたデータを獲得し、処理
識別をテストする。比較の結果コマンドと一緒に供給さ
れるロック・バイトと一致した場合は、要求側に対して
ロックが許可されたことを意味し、一致しなかった場合
は、主記憶装置から戻されたバイト中の処理識別によっ
て識別される別の処理によって、その記憶フィールドが
現在口・、りされていることを意味する。

記憶装置コマンドの実行 共用チャネル・プロセッサは、チャネル・データ・バッ
ファに８バイトの双方向データ・インターフェースを横
切ってデータを５ＣＤＢ制御装置にチャネル・クロック
速度で転送するよう要求することにより、テスト及びセ
ット・コマンドを開始する。インターフェース上の最初
の転送には、記憶チャネル・データ・バッファ識別、取
出しコマンドまたは記憶コマンド、及び１２８バイトの
バッファ内のカッドワード・アドレス、絶対アドレス・
ビット２５：２７が含まれる。ロック・バイトを含むカ
ッドワードを含む２回のデータ転送がそれに続いて行な
われる。５ＣＤＢ制御装置はコマンド及びデータ転送を
チャネル・クロック速度で受は取り、チャネル・クロッ
ク速度で制御情報を当該の各レジスタにロードし、デー
タを選択された記憶チャネル・データ・バッファにロー
ドする。

データは記憶チャネル・データ・バッファ中のカッドワ
ード・アドレスで識別された位置にロードされる。５Ｃ
ＤＢ制御装置は、最後のデータ転送の次のサイクルで転
送エコーをドロップすることにより、チャネル・データ
・バッファに首尾よく完了したことを通知する。次いで
、チャネル・データ・バッファが共用チャネル・プロセ
ッサに、データ転送が首尾よく完了したことを通知する
。共用チャネル・プロセッサが、アドレス／キーへのコ
マンドとアドレスの複数サイクル転送によって、記憶シ
ステムにチャネル記憶装置コマンドを出す。

４サイクルのコマンド／アドレス転送がチャネル・クロ
ック速度で行なわれる。最初の転送には、共用チャネル
・プロセッサ（ＳＣＨＰ）バッファ識別、テスト及びセ
ット記憶装置コマンド、及び記憶アドレス・チエツク境
界（ＡＣＢ）　（！：記憶キー検査が必要かどうかの指
示が含まれる。第２の転送には、絶対アドレスの低位ビ
ット１６：３１が含まれる。その次の転送には、絶対ア
ドレスの高位ビットＯ：１５が含まれ、そのうち４：１
５がＬ３主記憶装置にとって、Ｃ（味がある。最後の転
送には、チャネル記憶キー、アドレス限界チエツク制御
、記憶キー及びＡＣＢチエツク・オーバーライド、及び
７ビツトの記憶フィールド長が含まれる。アドレス／キ
ーはチャネル記憶装置コマンドをチャネル・クロック速
度で受は取る。最後の転送の後、チャネル記憶装置要求
保留中ラッチがチャネル・クロック速度でセットされ、
チャネル・コマンドがプロセッサ・クロックに変換され
る。準安定でなくなったとき、５ＨＯＰバツフア識別、
チャネル記憶装置コマンド及びメモリ・ポート識別がメ
モリ制御装置に転送される。アドレス／キーは、メモリ
・マツピングによって絶対アドレスを論理アドレスに変
換し、指示された記憶フィールド長に対する停止アドレ
スまたは終了フィールド・アドレスを計算する。メモリ
制御装置は、記憶チャネル・データ・バッファ識別、記
憶装置コマンド、及びメモリ・ボート識別を受は取り、
その要求が別々にＬ２キャッンユ・ミニ・ディレクトリ
及び記憶キー・アレイに対する優先順位に入る。Ｌ２ミ
ニ・ディレクトリに対する現在活動状態の要求がない場
合は、このチャネル記憶装置要求が優先順位によって選
択されると、Ｌ２キャッシュ中にその行があるかどうか
調べるコマンドをＬ２ミニ・ディレクトリに転送させる
。アドレス／キーは、当該のアドレスをＬ２ミニ・ディ
レクトリに転送するよう指令される。記憶キー・アレイ
に対する現在活動状態の要求がない場合は、このチャネ
ル記憶装置要求が優先順位によって選択されると、アド
レス／キー５ＨＯＰコマンド・バッファ内のチャネル記
憶装置要求と関連するアドレス検査及び保護チエツクを
実行するコマンドをアドレス／キーに転送させる。アド
レス／キーは、これらのメモリ制御装置５ＨＯＰコマン
ドを受は取ると、当該の５ＨＯＰコマンド・バッファを
使って、どのアドレッシング及び保護チエツクを適用す
べきかを決定し、選択された記憶装置アドレスをＬ２ミ
ニ・ディレクトリに転送する。５ＨＣＰコマンドが記憶
キー・アレイに対するアクセス権を獲得すると、アドレ
ス／キー動作終了がメモリ制御装置に戻される。当該の
アドレッシング及び保護チエツクが実行され、アクセス
例外が発生しない場合、チャネル・テスト及びセット・
コマンドの結果、要求されたＬ３メモリ行を含む４にバ
イトのページの参照ビット及び変更ビットが°′１゛′
にセットされる。アドレッシング及び保護チエツクの結
果がメモリ制御装置に戻される。Ｌ２キャッシュ・ミニ
・ディレクトリは、メモリ制御装置コマンドとアドレス
／キー・アドレスを受は取ると、セット連想式に探索さ
れる。Ｌ２ミニ・ディレクトリの探索の結果、次の２つ
の条件のどちらがか生じる。Ｌ２キャッシュ行状況がメ
モリ制御装置に戻される。

ケースＡ メモリ制御装置は、Ｌ２ミニ・ディレクトリ状況とアド
レス／キー状況を受は取ると、アクセス例外が存在しな
い場合、チャネル要求をメモリ優先順位に入れる。この
場合、Ｌ２キャッンユ・ミニ・ディレクトリ探索によっ
てＬ２ミスが指示される。これは、常にＬ２ミニ・ディ
レクトリ探索時のＬ３の状況の真の指示であるので、必
要なメモリ・ボートを割り振らなければならない。メモ
リ制御装置は、優先順位によって選択されると、必要な
資源を割り振り、その要求を活動化する。

アドレス／キーは、選択された５ＨＯＰコマンド・バッ
ファ・アドレスをＢＳＵ制御装置に転送するよう指令さ
れる。選択された記憶チャネル・データ・バッファ（Ｓ
ＣＤＢ）を用いてチャネルＬ３メモリのテスト及びセッ
トを実行するコマンドがＢＳＵ制御装置に送られる。ア
ドレス／キーは、選択されたＬ３物理アドレスをＢＳＵ
制御装置に転送する。記憶チャネル・データ・バッファ
のロードを制御するため、チャネルＬ３テスト及びセッ
ト取出しの停止アドレスと開始アドレスもＢＳＵ制御装
置に転送される。ＢＳＵ制御装置は、メモリ制御装置か
らチャネルＬ３テスト及びセット・コマンドを受は取り
、アドレス／キーから必要なアドレスを受は取り、それ
らを現記憶装置動作のために保持する。ＢＳＵ制御装置
は、コマンド及びアドレスをＬ２データ・フローを介し
て必要なメモリ・ボートに転送することにより、Ｌ３記
憶装置の取出しを開始する。ＢＳＵ制御装置は、コマン
ド、停止アドレス、開始アドレス及び絶対アドレスのビ
ット２８を５ＣＤＢ制御装置に転送する。

ケースＢ メモリ制御装置は、Ｌ２ミニ・ディレクトリ状況とアド
レス／キー状況を受は取ると、アクセス例外が存在しな
い場合、チャネル要求をメモＩＪ　ｆ＆先順位に入れる
。この場合、Ｌ２キャッシュ・ミニ・ディレクトリ探索
によってＬ２ヒツトが指示される。たたし、Ｌ２ミニ・
ディレクトリが偽ってＬ２キャッシュ内に行が存在する
と指示することがあるので、必要なメモリ・ボートを割
り振らねばならない。メモリ制御装置は優先順位によっ
て選択されたとき、インページ・バッファ／アウトペー
ジ・バッファの対を含めて必要な資源を割り振り、要求
を活動化する。チャネル・テスト及びセットのために無
効化及びフラッシュを実行するコマンドがＬ２制御装置
に転送される。アドレ入／キーは選択された５ＨＯＰコ
マンド・バッファ・アドレスをＬ２制御装置とＢＳＵ制
御装置に転送するように指示される。メモリ制御装置は
、「変更済みで非ロックの場合アウトページ・バッファ
・アンロード、または未変更で非ロックの場合チャネル
・テスト及びセット」コマンドを記憶チャネル・データ
・バッファ識別と一緒にＢＳＵ制御装置に転送する。記
憶チャネル・データ・バッファのロードを制御するため
、チャネル・テスト及びセットＬ３取出しの停止アドレ
スと開始アドレスもＢＳＵ制御装置に転送される。ＢＳ
Ｕ制御装置は、メモリ制御装置から「変更済みで非ロッ
クの場合アウトページ・バッファ・アンロードまたは未
変更で非ロックの場合チャネル・テスト及びセット」コ
マンドを受は取り、アドレス／キーから必要なアドレス
を受は取り、それらを現記憶装置動作のために保持する
。ＢＳＵ制御装置は次いでＬ２状況を待つ。Ｌ２制御装
置は、チャネル・テスト及びセットのためにＬ２キヤノ
ンユ行を無効化しフラッシュするメモリ制御装置コマン
ドを受は取り、Ｌ２キャッシュ・サービス優先順位によ
って選択された後、アドレス／キーのアドレスを使って
Ｌ２キャッシュ・ディレクトリを探索する。「変更済み
で非ロックの場合アウトページ・バッファ・ロード」コ
マンドがＢＳＵ制御装置に転送され、コマンド回答がメ
モリ制御装置に転送される。Ｌ２キャッシュ・ディレク
トリの探索から、次の５つの状態のいずれかが生じる。

ケースＩ Ｌ２キャッシュ・ディレクトリの探索でＬ２キャッシュ
・ミスになる。アドレス／キーに情報は渡されない。続
いてＬ２キャソンユ行状況がＢＳＵ制御装置とメモリ制
御装置に転送される。Ｌ２キャンプユ・ミスのため、強
制的に未変更状況になる。ＢＳＵ制御装置は未変更で非
ロックというＬ２キャッシュ行状況を受は取り、チャネ
ル上３テスト及びセット取出し動作を開始する。ＢＳＵ
制御装置は、コマンドとアドレスをＬ２データ・フロー
を介して必要なメモリ・ボートに転送することにより、
Ｌ３記憶装置の取出しを開始する。

ＢＳＵ制御装置は、コマンド、停止アドレス、開始アド
レス及び絶対アドレス・ビット２８を５ＣＤＢ制御装置
に転送する。メモリ制御装置は、Ｌ２ミスというＬ２キ
ャッシュ行状況を受は取り、ＢＳＵ制御装置がチャネル
上３テスト及びセット動作を開始したことを知る。

ケース２ 選択されたＬ２キャッシュ行に対してロックまたは回線
保留が活動状嘘である。アドレス／キーに情報は転送さ
れない。続いてＬ２キャッシュ行状況がＢＳＵ制御装置
とメモリ制御装置に転送される。ＢＳＵ制御装置は、ロ
ックというＬ２キャッシュ行状況を受は取り、メモリ制
御装置コマンドをドロップする。メモリ制御装置は、ロ
ックというＬ２キャッンユ行状況を受は取り、現在のこ
のコマンドの実行を打ち切る。チャネル記憶装置コマン
ドは一時保留になってロック衝突をクリアするための時
間を与え、その後コマンド全体の実行を試みて再度メモ
リ制御装置の優先順位に入る。

ケース３ Ｌ２キャソ／ユ・ディレクトリの探索でＬ２キャッシュ
・ヒツトとなるが、アドレスされたＬ２キャッシュ行に
対して、プロセッサの、記憶装置訂正不能エラー指示を
伴うインペーノ凍結しノスタが活動状態である。アドレ
ス／キーに情報は転送されない。続いてＬ２キャッシュ
行状況がＢＳＵ制御装置とメモリ制御装置に転送される
。強制的に未変更状況及びＬ２キヤノンユ・ミスになる
。ＢＳＵ制御装置は、未変更及び非ロックというＬ２キ
ャッシュ行状況を受は取り、チャネル上３テスト及びセ
ット取出し動作を開始する。ＢＳＵ制御装置は、コマン
ドとアドレスをＬ２データ・フローを介して必要なメモ
リ・ポートに転送することにより、Ｌ３記憶装置取出し
を開始する。ＢＳＵ制御装置は、コマンド、停止アドレ
ス、開始アドレス及び絶対アドレスのビット２８を５Ｃ
ＤＢ制御装置に転送する。メモリ制御装置は、Ｌ２ミス
というＬ２キャッシュ行状況を受は取り、ＢＳＵ制御装
置がチャネル上３テスト及びセット動作を開始すること
を知る。

ケース４ Ｌ２キャッシュ・ディレクトリの探索でＬ２キャッシュ
・ヒツトとなり、キャッシュ行は未変更である。Ｌ２キ
ャッシュ項目は無効とマークされる。絶対アドレスとＬ
２キャッシュ・セットがアドレス／キーに転送される。

続いてＬ２キャッシュ行状況がＢＳＵ制御装置とメモリ
制御装置に転送される。すべてのＬ１状況アレイが、無
効とマークされたＬ２キヤノンユ行内に２つのＬ１キャ
ッシュ行のコピーがあるかどうか探索される。

低位Ｌ２キャッシュ合同式を使ってＬ１状況アレイがア
ドレスされ、Ｌ２キャッシュ・セントと高位合同式がＬ
１状況アレイ出力との比較対象として使用される。Ｌ１
キャッシュのコピーが見つかった場合、当該のＬＬ／Ｌ
２アドレス・バスの無効化が要求される。アドレス・バ
スに対する要求がそのＬ１キャッシュによって許可され
た後、Ｌ１キャッシュのコピーを無効化するため、Ｌ１
キャッシュ合同式とＬ１キャッシュ・セットが、Ｌ１オ
ペランド・キャッシュとＬ１命令キャッシュ用にそれぞ
れ２つずつ同時に当該のプロセッサに転送される。アド
レス／キーは絶対アドレスとＬ２キャッシュ・セットを
受は取る。チャネル動作が進行中であることを知って、
Ｌ２キャッシュ・セット力当該の５ＨＯＰアドレス・バ
ッファ中でラッチされる。ＢＳＵ制御装置は、未変更及
び非ロックというＬ２キャッシュ行状況を受は取り、チ
ャネル上３テスト及びセット取出し動作を開始する。

ＢＳＵ制御装置は、コマンドとアドレスをＬ２データ・
フローを介して必要なメモリ・ボートに転送することに
より、Ｌ３記憶装置取出しを開始する。

ＢＳＵ制御装置は、コマンド、停止アドレス、開始アド
レス及び絶対アドレスのビット２８を５ＣＤＢ制御装置
に転送する。メモリ制御装置は、Ｌ２ヒツト及び未変更
というＬ２キャッ／ユ行状況を受は取り、ＢＳＵ制御装
置がチャネル上３テスト及びセット動作を開始すること
を知る。メモリ制御装置は、当該の５ＨＣＰコマンド・
アドレス・バッファを使って、Ｌ２ミニ・ディレクトリ
中の当該の項目の無効化を要求する。

ケース５ Ｌ２キャッシュ・ディレクトリの探索でＬ２キャッシュ
・ヒツトとなり、キャッシュ行は変更済みである。Ｌ２
キャンシュ項目は、その内容がＬ３主記憶装置に転送中
なので、ｊｉｊＥ効とマークされる。絶対アドレスとＬ
２キャッシュ・セットがアドレス／キーに転送される。

続いてＬ２キャッシュ行状況がＢＳＵ制御装置とメモリ
制御装置に転送される。すべてのＬ１状況アレイが、；
！■効とマークされたＬ２キャッシュ行内に２つのＬ１
キャッシュ行のコピーがあるかどうか探索される。

低位Ｌ２キャッンユ合同式を使ってＬ１状況アレイがア
ドレスされ、Ｌ２キャッシュ・セットと高位合同式がＬ
１状況アレイ出力との比較対象として使用される。Ｌ１
キャッンユのコピーが見つかっり場合、当該のＬＬ／Ｌ
２アドレス・バスの１１に効化が要求される。アドレス
・バスに対する要求がそのＬ１キャッンユによって許可
された後、Ｌ１キャッシュのコピーを無効化するため、
Ｌｌキャッシュ合同式とＬ１キヤノンユ・セットが、Ｌ
１オペランド・キャッシュとＬ１命令キヤノンユ用にそ
れぞれ２つずつ同時に当該のプロセッサに転送される。

アドレス／キーは絶対アドレスとＬ２キャッシュ・セッ
トを受は取る。チャネル動作が進行中であることを知っ
て、Ｌ２キャッンユ・セットが当該の５ＨＣＰアドレス
・バッファ中でラッチされる。ＢＳＵ制御装置は変更済
み及び非ロックというＬ２キャッシュ行状況を受は取り
、廃棄動作を開始する。ＢＳＵ制御装置は、Ｌ２キャッ
ンユに、指定されたＬ２キャッシュ合同式とキャッシュ
・セットから丸１行をＬ２制御装置によって指定された
アウトページ・バッファに読み出スように指令する。メ
モリ制御装置は、Ｌ２ヒツト及び変更済みというＬ２キ
ャッシュ行状況を受は取り、ＢＳＵ制御装置が廃棄を開
始することを知る。

メモリ制御装置は、当該の５ＨＣＰコマンド・アドレス
・バッファを使って、Ｌ２ミニ・ディレクトリ中の当該
項目の無効化を要求する。ＢＳＵ制御ｋ　Ｃは、コマン
ドとアドレスをＬ２データ・フローを介して必要なメモ
リ・ボートに転送することにより、Ｌ３記憶装置記憶を
開始する。ＢＳＵ制御装置は、当該のアウトベージ・バ
・ソファからＬ３インターフェース・レジスタを介して
メモリへのカッドワードの転送を制御する。最後のデー
タが転送された後、ＢＳＵ制御装置はメモリ制御装置に
動作終了で応答する。メモリ制御装置は、ＢＳＵ動作終
了を受は取ると、バス許可優先順位サイクルでチャネル
上３テスト及びセット・シーケンスを開始する。すべて
の資源は前に割振り済みであり、このときＬ２キャソン
ユ・ミスが保証されている。アドレス／キーは、選択さ
れた５ＨＯＰコマンド・バッファ・アドレスをＢＳＵ制
御装置に転送するよう指令される。メモリ制御装置は、
選択された記憶チャネル・データ・バッファを用いてチ
ャネル上３テスト及びセットを実行するコマンドがＢＳ
Ｕ制御装置に送られる。アドレス／キーは、選択された
Ｌ３物理アドレスをＢＳＵ制御装置に転送する。記憶チ
ャネル・データ・バッファを制御するため、チャネル上
３テスト及びセット取出しの停止アドレスと開始アドレ
スもＢＳＵ制御装置に転送される。ＢＳＵ制御装置は、
メモリ制御装置からチャネル上３テスト及びセット・コ
マンドを受は取り、アドレス／キーから必要なアドレス
を受は取り、それらを現記憶装置動作のために保持する
。ＢＳＵ制御装置は、コマンドとアドレスをＬ２データ
・フローを介して必要なメモリ・ボートに転送すること
により、Ｌ３記憶装置取出しを開始する。ＢＳＵ制御装
置は、コマンド、停止アドレス、開始アドレス及び絶対
アドレスのビット２８を５ＣＤＢ制御装置に転送する。

ケースＡ、（Ｂ、１）、（８，３）、（Ｂ、４）、（８
，５） ＳＣＤＢ制御装置は、チャネル・テスト及びセット・コ
マンド、記憶チャネル・データ・バッファ識別、停止ア
ドレスと開始アドレス、及び絶対アドレスのビット２８
を受は取り、Ｌ２キャッンユ・データ・フロー機能から
のデータを待つ。５ＣＤＢ制御装置は、１転送当たり１
６バイトの記憶装置データを期待する。Ｌ３メモリが要
求された読取りを実行して、データをＬ３インターフェ
ース・レジスタに渡し、Ｌ２データ・フローがそれを記
憶チャネル・データ・バッファ機能に送る。データは必
す、指定されたアドレスから順に左から右へ、Ｌ３メモ
ワ行内で指定されたバイト数だけ読み取られ、完全カッ
ドワードとしてＬ２データ・フローに転送される。記憶
チャネル・データ・バッファへの最後のデータ転送が完
了する間に、ＢＳＵ制御装置は同じ記憶チャネル・デー
タ・バッファに対するチャネルＬ３記ｔａコマンドを発
生する。

Ｌ３インターフェース・レジスタへのデータ転送の間、
アドレス／キーはメモリからの訂正不能エラー行を監視
する。識別された５ＨＯＰバツフアに対するエラー状況
が記録され、要求完了時に共用チャネル・プロセッサに
転送される。５ＣＤＢ制御装置はＬ２データ・フローか
ら１サイクル当たり１６バイトすつＬ３記憶装置データ
を受は取り、そのデータを選択された記憶チャネル・デ
ータ・バッファ中にプロセッサ・クロック速度でゲート
する。最初のカントワード転送には、絶対アドレス・ビ
ット２８で識別される記憶装置ロック・バイトが含まれ
る。ロック・ビットがテストされ、それが“°１″の場
合は、記憶位置ロック・バイトが記憶チャネル・データ
・バッファの適切な位置にロードされる。そうでない場
合は、共用チャネル・プロセッサから供給された、チャ
ネル・テスト＆ヒセット・コマンド用のそのバイト位置
に対するデータが、記憶チャネル・データ・バッファ内
に留まる。５ＣＤＢ制御装置は、記憶チャネル・データ
・バッファへの最後の書込みに続いて、開始アドレスで
識別されるカッドワードを書き込み、そのデータをＬ２
データ・フローに転送する。それと並行して、ＢＳＵ制
御装置は記憶チャネル・データ・バッファのカッドワー
ドがＬ２データ・フロー上でランチされる前のサイクル
で、メモリ・フィールド長を強制的に１バイトにさせ、
メモリ・ボートを選択し、記憶コマンドとアドレスをメ
モリ・カードに転送する。次いでＢＳＵ制御装置は、記
憶チャネル・データ・バッファから単一のカソドワード
をＬ３インターフェース・レジスタヲ介してＬ３メモリ
にゲートする。ＢＳＵ制御装置は、選択されたメモリ・
ボートへのカッドワード・データの転送に続いて、メモ
リ制御装置に動作終了を転送する。メモリ制御装置は、
チャネル・テスト及びセット動作が進行中であることを
知って、ＢＳＵ動作終了に基づきそのチャネル要求に対
する動作終了をアドレス／キーに転送するが、選択され
たメモリ・ボートからドロップするためにＬ３使用中を
待ってから、Ｌ３ボートを解放する。アドレス／キーは
、メモリ制御装置から動作終了を受は取ると、その指示
をチャネル・クロック速度に変換し、Ｌ３記憶装置から
取り出したデータがすべて行動な場合、ｒＳＨＣＰ要求
クリーンで完了」状況で共用チャネル・プロセッサに応
答する。

３．４　ベクトル記憶装置取出しルーチン３．４．１　
　記憶装置取出し、ＴＬＢミス実行ユニットが、Ｌ１キ
ャッシュ及び外部機能にある要素または６４バイト行に
対するベクトル記憶装置取出し要求を出す。セット連想
式ＴＬＢ探索で、その要求によって提示された論理アド
レスに対する絶対アドレスがもたらされない。実行ユニ
ットに動的アドレス変換要求が提示され、その結果が出
るまで現記憶装置動作は保留になる。

ＴＬＢミス条件により、要求はＬ２キャッシュまたはベ
クトル・プロセッサに転送されない。アドレスが首尾よ
く変換された場合は、続いて要求が再実行される。

３．４．２　　記憶装置取出し、ＴＬＢヒント、アクセ
ス例外 実行ユニットが、Ｌｌキャッシュ及び外部機能にある要
素または６４バイト行に対するベクトル記憶装置取出し
要求を出す。セット連想式ＴＬＢ探索で、その要求によ
って提示された論理アドレスに対する絶対アドレスがも
たらされる。しかし、ＴＬＢアクセスの結果、アクセス
例外、すなわち保護またはアドレッシングが検出される
。実行ユニソ）にアドレス例外が通知され、現記憶装置
動作が無効にされる。アクセス例外により、要求はＬ２
キャッシュまたはベクトル・プロセッサに転送されない
。

３．４．３　　記憶装置取出し、ＴＬＢヒツト、アクセ
ス例外なし、Ｌ２キャッシュ・ ヒツト 実行ユニットが、Ｌ１キャッシュ及び外部機能にベクト
ル記憶装置６４バイト行取出し要求を出す。セット連想
式ＴＬＢ探索で、その要求によって提示された論理アド
レスに対する、アクセス例外なしの絶対アドレスがもた
らされる。Ｌ１キャッシュはベクトル記憶装置取出しが
要求するデータがあるかどうか検査されない。プロセッ
サ内で記憶が保留中となるのを避けるため、ベクトル命
令を開始する前に、要求側プロセッサの記憶待ち行列が
フラッシュされる。したがって、ベクトル行取出し要求
では、保留中の記憶の衝突はあり得ない。外部機能がベ
クトル取出し要求をベクトル・プロセッサに転送する。

ベクトル・プロセッサには１行が必要なので、Ｌ１キャ
ッシュは、ベクトル行取出し要求と絶対アドレス・ピン
ト４：２８をＬ２キャッシュに転送する。次のサイクル
で、ベクトル行の取出しを識別するのに使われるＬ１キ
ャッシュ・セットが、Ｌ１オペランド・キャッシュ識別
子と一緒にＬ２キャッシュに転送される。

Ｌ１キャッシュへのインページは行なわれていないので
、Ｌ１キャッシュ項目が置換すべく選択されることはな
く、Ｌ１キャッシュ及びインページ・バッファの内容は
影響を受けない。Ｌ２キャッシュの優先順位により、こ
のベクトル取出し要求が処理すべく選択される。Ｌ２制
御装置は、プロセッサＬ２キャッシュ取出しコマンドと
Ｌ２２キヤツシユ同式をＬ２キャッシュ制御装置に転送
し、プロセッサＬ２キャッシュ取出しコマンドをメモリ
制御装置に転送する。要求側プロセッサのＬ１キャッシ
ュへのインページが必要とされ、代替ブロモ６．７すが
所有する、訂正不能記憶装置エラー標識が活動状態でな
いロックまたは回線保留の仔無にかかわらず、それが許
可される。Ｌ２キャッシュ・ヒツトをもたらしたＬ２キ
ャッンユ・ディレクトリの探索から、次の２つの条件の
どちらかが生じる。。

ケースＩ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ヒツトになったが、代替プロセッサの、訂正不能エ
ラー標識が活動状態の凍結レジスタ、または訂正不能エ
ラー標識が活動状態の回線保留レジスタが、要求された
Ｌ２キャッシュ行に対してセットされる。Ｌ２制御装置
は、訂正不能な記憶装置エラーを伴う凍結または回線保
留が解除されるまで、この取出し要求を保留にする。

アドレス／キーに情報は転送されない。Ｌ２キャッシュ
行状況及びキャッシュ・セットがＬ２キャッシュ制御装
置に転送され、キャッ／ユ・セット修飾子がＬ２キャッ
シュに転送され、Ｌ２キャッシュ行状況がメモリ制御装
置に転送される。訂正不能記憶エラー衝突を伴う代替プ
ロセッサの凍結または回線保留のため、強制的にロック
状況になる。

データはＬ１キャッシュではなくベクトル・プロセッサ
に送られるので、要求側プロセッサに対するＬ１状況ア
レイはこのベクトル行取出し要求の影響を受けない。Ｌ
２キャッシュ制御装置が、プロセッサ上２キャッシュ取
出しコマンドとＬ２キャッシュ合同式を受は取り、Ｌ２
キャッンユに対するアクセスを開始する。Ｌ２キャッシ
ュ制御装置カそのコマンドをＬ２データ・フローに転送
して、指定された合同式の所で６つのＬ２キャッシュ・
セットが読み取られる。所期の６４バイトのＬ１キャッ
シュ行を得るには、２つの読取リサイクルを要する。第
１の読取りサイクルで、ブロモ、すが要求するダブルワ
ードを含む３２バイトがもたらされる。Ｌ２キャッシュ
制御装置は、Ｌ２ヒツト及びロックというＬ２キャッシ
ュ行状況を受は取ると、要求側Ｌ１キャッシュへのデー
タ転送を阻止し、コマンドをドロップする。メモリ制御
装置がＬ２コマンドとＬ３ボート識別を受は取る。Ｌ２
ヒツト及びロックというＬ２キャッシュ行状況を受は取
ると、その要求はドロップされる。

ケース２ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ヒツトになる。参照ビット・セット・コマンドによ
り、絶対アドレスがアドレス／キーに転送される。Ｌ２
キャッシュ行状況とギヤ。

シュ・セットがＬ２キヤノンユ制御装置に転送され、キ
ャッシュ・セット修飾子がＬ２キャ、７シユに転送され
、Ｌ２キャッンユ行状況がメモリ制御装置に転送される
。データはＬ１キャ、ノシュではなくベクトル・プロセ
ッサに送られるので、要求側プロセッサのＬ１状況アレ
イはこのベクトル行取出し要求の影響を受けない。Ｌ２
キャッシュ制御装置がプロセッサ上２キャッシュ取出し
コマンドとＬ２キャッシュ合同式を受は取って、Ｌ２キ
ャッシュに対するアクセスを開始する。Ｌ２キャッシュ
制御装置がそのコマンドをＬ２データ・フローに転送し
て、指定された合同式の所で６つのＬ２キャッシュ・セ
ントが読み取られる。所期の６４バイトのＬ１キャッシ
ュ行を得るために２つの読取りサイクルを要する。第１
の読取りサイクルで、プロセッサが要求するダブルワー
ドを含む３２バイトがもたらされる。Ｌ２キャッシュ制
御装置は、Ｌ２ヒント及び非ロックというＬ２キャッシ
ュ行状況を受は取ると、そのＬ２キャッンユ・セットを
使って、各読取りサイクルで適切な３２バイトを選択し
、最初に要求されたダブルワードから順に１転送サイク
ルごとに８バイトずつ要求側Ｌ１キャッシュにゲートす
る。Ｌ１キャッシュは、Ｌ２キャッシュから各ダブルワ
ードを受は取ったとき、元のベクトル行取出し要求の記
憶装置アドレスに応じてデータを境界合せする。次のサ
イクルで、境界合せされたデータの各８バイトがベクト
ル・プロセッサに転送される。メモリ制御装置がＬ２コ
マンドとＬ３ポート識別を受は取る。Ｌ２ヒツト及び非
ロックというＬ２キャッシュ行状況を受は取ると、その
要求はドロ、プされる。アドレス／キーが、参照ビット
更新のために絶対アドレスを受は取る。プロセッサ取出
し要求が要求するＬ１キャッシュ行を含む４にバイトの
ページに対する参照ビットが１“′にセットされる。

３．４．４　　記憶装置行取出し、ＴＬＢヒツト、アク
セス例外なし、Ｌ２キャッシュ・ ミス 実行ユニットが、Ｌ１キャッシュ及び外部機能にベクト
ル記憶装置６４バイト行取出し要求を出す。セット連想
式ＴＬＢ探索で、その要求によって提示された論理アド
レスに対する、アクセス例外なしの絶対アドレスがもた
らされる。Ｌ１キャッシュは、ベクトル記憶装置取出し
が要求するデータがあるかどうか検査されない。プロセ
ッサ内で記憶が保留中となるのを避けるため、ベクトル
命令を開始する前に、要求側プロセッサの記憶待ち行列
がフラツシユされる。したがって、ベクトル行取出し要
求では保留中の記憶の衝突はあり得ない。外部機能がベ
クトル取出し要求をベクトル・プロセッサに転送する。

ベクトル・プロセッサには１行が必要なので、Ｌ１キャ
ッシュは、ベクトル行取出し要求と絶対アドレス・ビッ
ト４：２８をＬ２キャッシュに転送する。次のサイクル
で、ベクトル行の取出しを識別するのに使われるＬ１キ
ャッシュ・セットが、Ｌ１オペランド・キャッシュ識別
子と一緒にＬ２キャッシュに転送される。

Ｌ１キャッシュへのインページは行なわれていないので
、Ｌ１キャッシュ項目が置換すべく選択されることはな
く、Ｌ１キャッシュ及びインページ・バッファの内容は
影響を受けない。Ｌ２キャッシュの優先順位により、こ
のベクトル取出し要求が処理すべく選択される。Ｌ２制
御装置は、プロセッサＬ２キャッシュ取出しコマンドと
Ｌ２キャッシュ合同式をＬ２キャッシュ制御装置に一転
送し、プロセッサＬ２キャッシュ取出しコマンドをメモ
リ制御装置に転送する。要求側プロセッサのＬ１キャッ
シュへのインページが必要とされ、代替プロセッサが所
有する、訂正不能記憶装置エラー標識が活動状態でない
ロックまたは回線保留の有無にががわらず、それが許可
される。Ｌ２キャッシュ・ミスをもたらしたＬ２キャッ
シュ・ディレクトリの探索から、次の２つの条件のいず
れがが生じる。

Ｌ２キャッシュ・ミスの結果、取出し要求は保留にされ
、要求されたＬ３メモリ行に対するインページが行なわ
れる間、他の要求がＬ２キャッンユで処理される。

ケースＡ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ミスになったが、代替プロセッサに対する同じＬ２
キャッシュ行への前のＬ２−ｔ−ヤッシュ・インページ
が保留になっている。Ｌ２制御装置は、前のインページ
要求が完了するまで、この取出し要求を保留にする。ア
ドレス／キーに情報は転送されない。Ｌ２キャッシュ行
状況及びキャッシュ・セットがＬ２キャッシュ制御装置
に転送され、キャッシュ・セット修飾子がＬ２キャッシ
ュに転送され、Ｌ２キャッシュ行状況がメモリ制御装置
に転送される。前のインページの凍結衝突のため、強制
的にロック状況になる。データはＬ１キャッシュではな
くベクトル・プロセッサに送られるので、要求側プロセ
ッサに対するＬ１状況アレイはこのベクトル行取出し要
求の影響を受けない。Ｌ２キャッシュ制御装置が、プロ
セッサＬ２キャッシュ取出しコマンドとＬ２キャッシュ
合同式を受は取り、Ｌ２キャッシュに対するアクセスを
開始する。Ｌ２キャッシュ制御装置がそのコマンドをＬ
２データ・フローに転送して、指定された合同式の所で
６つのＬ２キャッシュ・セットが読み取られる。所期の
６４バイトのし１キャッシュ行を得るには、２つの読取
りサイクルを要する。第１の読取りサイクルで、プロセ
ッサが要求するダブルワードを含む３２バイトがもたら
される。Ｌ２キャッシュ制御装置は、Ｌ２ミス及びロッ
クというＬ２キャッシュ行状況を受は取ると、要求側Ｌ
１キャッシュへのデータ転送を阻止し、コマンドをドロ
ップする。メモリ制御装置がＬ２コマンドとＬ３ポート
識別を受は取る。Ｌ２ミス及びロックというＬ２キャッ
シュ行状況を受は取ると、その要求はドロップされる。

ケースＢ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ミスニなる。Ｌ２制御装置は、この取出し要求を保
留にし、プロセッサ・インベージ凍結レジスタをセット
する。絶対アドレスがアドレス／キーに転送される。Ｌ
２キャッシュ行状況及びキャッシュ・セ・ントがＬ２キ
ャッシュ制御装置に転送され、キャッシュ・セット修飾
子がＬ２キャッシュに転送され、Ｌ２キャッシュ行状況
がメモリ制御装置に転送される。データはＬ１キャッシ
ュではなくベクトル・プロセッサに送られるので、要求
側プロセッサに対するＬ１状況アレイはこのベクトル行
取出し要求の影響を受けない。Ｌ２キャッシュ制御装置
が、プロセッサＬ２キャッシュ取出しコマンドとＬ２キ
ャッシュ合同式を受は取り、Ｌ２キャッシュに対するア
クセスを開始する。Ｌ２キャッシュ制御装置がそのコマ
ンドをＬ２データ・フローに転送し、指定された合同式
の所で６つのＬ２キャッシュ・セットが読み取られる。

所期の６４バイトのＬ１キャッシュ行を得るには、２つ
の読取りサイクルを要する。７Ｂ１の読取りサイクルで
、プロセッサが要求するダブルワードを含む３２バイト
がもたらされる。Ｌ２キャッシュ制御装置は、Ｌ２ミス
及び非ロックというＬ２キャッシュ行状況を受は取ると
、要求側Ｌ１キャッシュへのデータ転送を阻止し、コマ
ンドをドロップする。メモリ制御装置がＬ２コマンドと
Ｌ３ポート識別を受は取る。Ｌ２ミス及び非ロックとい
うＬ２キャッシュ行状況を受は取ると、その要求は必要
なＬ３メモリ・ポートに対する優先順位に入る。インペ
ージ・バッファ／アウトページ・バッファの対を含めて
すべての資源が使用可能なとき、そのプロセッサに対す
るＬ３取出しアクセスを開始するコマンドがＢＳＵ制御
装置に転送される。メモリ制御装置は、Ｌ２制御装置に
、保留中のインベージの場合に通常行なわれるようにＬ
２ディレクトリ状況をセットするよう指示する。アドレ
ス／キーが絶対アドレスを受は取る。

要求されたＬ２キャッシュ行を含む４にバイトのページ
に対する参照ビットが′°１°°にセットされる。絶対
アドレスがＬ３物理アドレスに変換される。Ｌ２キャッ
シュ・ミスの結果、インターフェースが使用可能になる
とすぐ、物理アドレスがＢＳＵ制御装置に転送される。

ＢＳＵ制御装置は、メモリ制御コマンドとアドレス／キ
ーのＬ３物理アドレスを受は取ると、そのコマンドとア
ドレスを主記憶装置に送り、所期のポートのメモリ・カ
ードを選択して、Ｌ３メモリ・ポー　トの１２８バイト
の取出しを開始する。データが、そのＬ３メモリ・ポー
トから多重コマンド／アドレス及びデータ・インターフ
ェースを介して、−時に１６バイトずつ転送される。１
２８バイトのＬ２キャッシュ行を得るには、Ｌ３メモリ
から８回の転送が必要である。カッドワード転送の順序
は、その取出しアクセスで要求されたダブルワードを含
むカッドワードから始まる。次の３回の転送にＬ１キャ
ッシュ行の残りの部分が含まれる。最後の４回の転送に
は、Ｌ２キャッシュ行の残り部分が含まれる。

プロセッサが希望するデータは、Ｌ２キャッシュで受は
取ってＬ２キャッシュ・インベージ・バッファにロード
されたとき、Ｌ１キャッシュに転送される。Ｌ２キャッ
シュ・インベージ・バッファへの最後のデータ転送が完
了する間に、ＢＳＵ制御装置は当該のプロセッサ・イン
ページ完了をＬ２制御装置に報告する。Ｌ１キャッシュ
は、Ｌ２キャッシュから各ダブルワードを受は取ったと
き、元のベクトル行取出し要求の記憶装置アドレスに応
じてデータを境界合せする。次のサイクルで、境界合せ
されたデータの各８バイトがベクトル・プロセッサに転
送される。Ｌ２キャッシュへのデータ転送の間、アドレ
ス／キーがＬ３メモリの訂正不能エラー行を監視する。

インページ処理中に訂正不能なエラーが検出された場合
、いくつかノ機能が実行される。Ｌ１キャッシュへのダ
ブルワードの転送ごとに、データの状況を識別するし３
訂正不能工ラー信号が同時に転送される。Ｌ２キャッン
ユ行に含まれる残りのカッドワードの状況も要求側プロ
セッサに報告される。プロセッサは、あるインページ要
求について、せいぜい１個の記憶装置訂正不能エラー指
示、すなわちアドレス／キーで検出された最初のそれを
受は取る。アドレス／キーで検出された最初の記憶装置
訂正不能エラーのダブルワード・アドレスが、要求側プ
ロセッサに対して記録される。そのプロセッサが要求し
たＬ１キャッシュ行中のいずれかのデータに対して記憶
装置訂正不能エラーが生じた場合、記憶装置訂正不能エ
ラーを処理するための標識がセットされる。最後に、Ｌ
２キャッシュ・インベージ・バッファに転送されたいず
れかのデータに対して訂正不能エラーが生じた場合は、
アドレス／キーはＬ２　制ａｌ　Ｂ　ａに、Ｌ２キャッ
シュへのインページの完了を妨げる信号を送る。Ｌ２キ
ャッシュの優先順位により、このプロセッサに対するイ
ンベージ完了が処理すべく選択される。Ｌ２制御装置は
、インページ・バッファ書込みコマンドとＬ２キャッシ
ュ合同式をＬ２キャッシュ制御装置に送り、インベージ
完了状況の回答をメモリ制御装置に送る。

Ｌ２キャッシュ・ディレクトリの探索から、次の３つの
条件のいずれかが生じる。

ケースＩ Ｌ２キャッシュ・インページ・バッファへのインページ
の際に、Ｌ３記憶装置訂正不能エラーが検出された。Ｌ
２制御装置は、インページ・バッファ中に不良データが
入っていることを知って、Ｌ２キャッシュ・ディレクト
リの更新を阻止する。

このＬ２キャッシュ・ミス・インページに対して設定さ
れた凍結レジスタがクリアされる。記憶装置訂正不能エ
ラーを報告するため、そのインページを要求したプロセ
ッサに対するＬ１オペランド・キャッシュ標識がセット
される。アドレス／キーに情報は転送されない。通常な
らＬ２キャッシュ制御装置及びメモリ制御装置に転送さ
れるＬ２キャッシュ行状況が、強制的にロック及び未変
更になる。選択されたＬ２キャッシュ・セットがＬ２キ
ャッシュ制御装置に転送され、−キャッシュ・セット修
飾子がＬ２キャッシュに転送される。Ｌ１状況アレイは
変更されない。Ｌ２キャッシュ制御装置がインページ・
バッファ書込みコマンドを受は取り、Ｌ２制御装置から
の状況を待ってＬ２キャッシュ・インページを完了すべ
く、Ｌ２キャッシュ行の書込みの準備をする。Ｌ２キャ
ッシュ制御装置は、Ｌ２キャッシュ・セットと、ロック
及び未変更というキャッシュ行状況を受は取り、このイ
ンページ・バッファ書込みコマンドに関連するＬ２キャ
ッシュ・インページ・バッファに関連する制御をリセッ
トする。Ｌ２キャッシュの更新が取り消され、ＢＳＵ制
御装置がメモリ制御装置に動作終了を転送する。メモリ
制御装置はロック及び未変更というＬ２キャッシュ行状
況を受は取り、プロセッサ・インベージ要求で保持され
ていた資源を解放する。Ｌ２ミニ・ディレクトリは更新
されない。

ケース２ Ｌ２制御装置が、置換すべきＬ２キャッシュ行を選択す
る。この場合、置換される行の状況がら、それが変更さ
れていす、したがって廃棄する必要はないことが判明す
る。Ｌ２ディレクトリが、新しいＬ２キャッシュ行が存
在するこきを反映するように更新される。このＬ２キャ
ッシュ・ミス・インページに対して設定された凍結レジ
スタがクリアされる。選択されたＬ２キャッシュ・セッ
トがアドレス／キーとＬ２キャッシュ制御装置に転送さ
れる。置換されたＬ２キャッシュ行の状況がＬ２キャッ
シュ制御装置とメモリ制御装置に転送され、キャッシュ
・セット修飾子がＬ２キャッシュに転送される。構成内
のすべてのＬｌキャッシュに対するＬ１状況アレイが、
置換されたＬ２キャッシュ行のコピーがあるかどうか検
査される。コピーが見つかった場合、当該の無効化要求
がＬ１キャッシュに転送される。置換されたＬ２キャッ
シュ行に対するＬｌコピー状況が、Ｌエキャッシュ状況
からクリアされる。この取出し要求はベクトル・プロセ
ッサに対するものなので、要求側プロセッサのＬ１キャ
ッシュのＬ１状況アレイは更新されナイ。Ｌ２＋ヤッシ
ュ制御装置はインページ・バッファ書込みコマンドを受
は取り、Ｌ２制御装置からの状況を待ってＬ２キャッシ
ュ・インページを完了すべく、Ｌ２キャッシュ行の書込
みの準備をする。Ｌ２キャッシュ制御装置は、Ｌ２キャ
ッシュ・セットと置換された行の状況を受は取る。

置換された行は変更されていないので、Ｌ２キャッシュ
制御装置はＬ２キャッシュに、インページ・バッファが
Ｌ２キャッシュに書き込まれると通知する。これは丸１
行の書込みであり、キャッシュ・セットがインターリー
ブされているので、Ｌ２キャッシュ・セットを使って、
Ｌ２キャ、ツシュ行の書込みが可能なようにアドレス・
ビ、Ｊト２５と２６を操作しなければならない。ＢＳＵ
制御装置がメモリ制御装置に動作終了を転送する。アド
レス／キーがＬ２制御装置からＬ２キャッシュ・セット
を受は取る。Ｌ２ミニ・ディレクトリ更新アドレス・レ
ジスタがインベージ・アドレス・バッファからセットさ
れ、Ｌ２キャッシュ・セットをＬ２制御装置から受は取
る。メモリ制御装置が置換された行の状況を受は取る。

廃棄する必要がないので、メモリ制御装置はインベージ
要求で保持されていた資源を解放する。メモリ制御装置
は、このプロセッサに関連するＬ２ミニ・ディレクトリ
更新アドレス・レジスタを用いてＬ２ミニ・ディレクト
リを更新するコマンドを、アドレス／キーに転送する。

次いで、メモリ制御装置が現動作を完了済みとマークし
、要求側プロセッサが再度メモリ資源優先順位に入るこ
とを許す。

ケース３ Ｌ２制御装置が、置換すべきＬ２キャッシュ行を選択す
る。この場合、置換される行の状況から、それが変更さ
れており、したがって廃棄する必要があることが判明す
る。Ｌ２ディレクトリが、新しいＬ２キャッシュ行が存
在することを反映するように更新される。このＬ２キャ
ッシュ・ミス・インベージに対して設定された凍結レジ
スタがクリアされる。ディレクトリから読み取られたア
ドレスが、選択されたＬ２キャッシュ・セットと一緒に
アドレス／キーに転送される。選択されたＬ２キャッシ
ュ・セットがＬ２キャッシュ制御装置に転送される。置
換されたＬ２キャッシュ行の状況がＬ２キャッシュ制御
装置とメモリ制御装置に転送され、キャッシュ・セット
修飾子がＬ２キャッシュに転送される。構成内のすべて
のＬ１キャッシュに対するＬ１杖況アレイが、置換され
たＬ２キャッシュ行のコピーがあるかどうか検査される
。

コピーが見つかった場合、当該の無効化要求がＬ１キャ
ッシュに転送される。置換されたＬ２キャッシュ行に対
するＬ１コピー状況が、Ｌ１キャッシュ状況からクリア
される。この取出し要求はベクトル・プロセッサに対す
るものなので、要求側プロセッサのＬ１オペランド・キ
ャッシュのＬ１状況アレイは更新されない。Ｌ２キャッ
シュ制御装置はインベージ・バッファ書込みコマンドを
受は取り、Ｌ２制御装置からの状況を待ってＬ２キャッ
シュ・インページを完了すべく、Ｌ２キャッシュ行の書
込みの準備をする。Ｌ２キャッシュ制御装置はＬ２キャ
ッシュ・セット及び置換された行の状況を受は取る。置
換された行は変更されているので、Ｌ２キャ、ツシュ制
御装置はＬ２キャッシュに、インページ・バッファのデ
ータをＬ２キャッシュに書き込む前に、そのインベージ
・バッファと対になったアウトベージ・バッファに対す
る丸１行の読取りが必要なことを通知する。これは丸１
行のアクセスであり、キャッシュ・セットはインターリ
ーブされているので、Ｌ２キャッシュ・セットを使って
、Ｌ２キャッシュ行のアクセスが可能なようにアドレス
・ビット２５と２６を操作しなければならない。アドレ
ス／キーがＬ　２１＋＋制御装置からアウトベージ・ア
ドレスを受は取す、それを物理アドレスに変換し、Ｌ２
キャッシュ・セットトー緒にアウトベージ・アドレス・
バッファに保持する。Ｌ２ミニ・ディレクトリ更新アド
レス・レジスタがインページ・アドレス・バッファから
セットされ、Ｌ２キャッシュ・セットをＬ２制御装置か
ら受は取る。アドレス／キーは、Ｌ３メモリ行の書込み
の準備として、ＢＳＵ制御装置にアウトページ物理アド
レスを転送する。メモリ制御装置が、置換された行の状
況を受は取る。廃棄する必要があるので、メモリの更新
が完了するまで、メモリ記憶装置はＬ３資源を解放する
ことができない。インページに使われたのと同じメモリ
・ポートに対して廃棄が行なわれることが保証される。

メモリ制御装置は、このプロセッサに関連するＬ２ミニ
・ディレクトリ更新アドレス・レジスタを用いてＬ２ミ
ニ・ディレクトリを更新するコマンドを、アドレス／キ
ーに転送する。次いで、メモリ制御装置は現動作を完了
済みとマークし、要求側プロセッサが再度メモリ資源優
先順位に入ることを許す。ＢＳＵ制御装置は、置換され
たし２キャッシュ行が変更されていることを知って、ア
ドレス／キーからアウトベージ・アドレスを受は取った
後、廃棄手順を開始して、選択されたメモリ・ポートに
Ｌ２キャッシュ・データ・フローを介して丸１行書込み
コマンドとアドレスを転送する。データは、アウトペー
ジ・バッファからメモリに一時に１６バイトずつ転送さ
れる。最後のカッドワードがメモリに転送された後、Ｂ
ＳＵ制御装置はメモリ制御装置に動作終了を転送する。

メモリ制御装置は、ＢＳＵ制御装置から動作終了を受は
取ると、Ｌ３ボートを解放して、メモリ・ポートへのオ
ーバーラツプしたアクセスを可能にする。

３．４．５　　記憶装置要素取出し、ＴＬＢヒツト、ア
クセス例外なし、Ｌ２キャッシュ・ ヒツト 実行ユニットが、Ｌ１キャッシュ及び外部機能にベクト
ル記憶装置要素取出し要求を出す。セット連想式ＴＬＢ
探索で、その要求によって提示された論理アドレスに対
する、アクセス例外なしの絶対アドレスがもたらされる
。Ｌ１キャッシュはベクトル記憶装置取出しが要求する
データがあるかどうか検査されない。ブロモ、７す内で
記憶が保留中となるのを避けるため、ベクトル命令を開
始する前に、要求側プロセッサの記憶待ち行列がフラッ
シュされる。したがって、ベクトル要素取出し要求では
、保留中の記憶の衝突はあり得ない。

外部機能がベクトル取出し要求をベクトル・プロセッサ
に転送する。Ｌ１キャッシュは、ベクトル要素取出し要
求に必要な境界合せ情報を緩衝記憶する。Ｌ１キャッシ
ュは、ベクトル要素取出し要求と絶対アドレス・ビット
４：２８をベクトル・プロセッサのＬ２キャッシュに転
送する。Ｌ１キャッシュへのインページが行なわれない
ので、Ｌ１キャッシュ項目は置換すべく選択されず、Ｌ
１キャッシュ及びインベージ・バッファの内容は影響を
受けない。Ｌ２制御装置がベクトル要素取出し要求を受
は取る。Ｌ２記憶待ち行列が空の場合、この要求はＬ２
キャッシュ優先順位によって選択されれば直ちに処理を
受けることができる。

このプロセッサに対するＬ２記憶待ち行列が空でない場
合、このプロセッサに対する先行するすべてのベクトル
要素取出し要求がＬ２キャッンユ中で完了するまで、こ
の要求は記憶待ち行列で待機しなければならない。いず
れにせよ、Ｌ２記憶待ち行列に要求側プロセッサに対す
る項目が作成される。Ｌ２キャッシュ記憶待ち行列は物
理的に制御部とデータ部の２つの部分に分かれている。

絶対アドレスとベクトル要素取出し要求制御は、Ｌ２制
御機能中に維持される。Ｌ２キャッンユ・データ・フロ
ー中のデータ記憶待ち行列は、このベクトル要素取出し
要求の影響を受けない。Ｌ２キャッシュの優先順位によ
り、このベクトル取出し要求が処理すべく選択される。

Ｌ２制御装置は、Ｌ２キャッシュ・ベクトル要素取出し
コマンドとＬ２キャッシュ合同式をＬ２キャッンユ制御
装置に転送し、プロセッサＬ２キャッシュ取出しコマン
ドをメモリ制御装置に転送する。要求側プロセッサのＬ
１キャッンユへの１回のダブルワード転送が必要とされ
、代替プロセッサが所有する、訂正不能記憶装置エラー
標識が活動状態でないロックまたは回線保留のを無にか
かわらず、それが許可される。Ｌ２制御装置は、このプ
ロセッサに対スるＬ２キャッシュ記憶待ち行列の制御部
分から、このベクトル要素取出し要求をはずす。Ｌ２キ
ャッシュ・ヒツトをもたらしたＬ２キャッシュ・ディレ
クトリの探索から、次の２つの条件のどちらかが生じる
。

ケースＩ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ヒツトになったが、代替プロセッサの、訂正不能記
憶装置エラー標識が活動状態の凍結レジスタ、または訂
正不能記憶装置エラー標識が活動状態の回線保留レジス
タが、要求されたＬ２キャッシュ行に対してセットされ
る。Ｌ２制御装置は、訂正不能な記憶装置エラーを伴う
凍結または回線保留が解除されるまで、この取出し要求
を保留にする。このベクトル要素取出し要求は、このプ
ロセッサに対するＬ２キャッシュ記憶待ち行列の制御部
分に復元される。アドレス／キーに情報は転送されない
。Ｌ２キャッシュ行状況及びキャッシュ・セットがＬ２
キャッシュ制御装置に転送され、キャッシュ・セット修
飾子がＬ２キャッシュに転送され、Ｌ２キャッシュ行状
況がメモリ制御装置に転送される。訂正不能記憶装置エ
ラー衝突を伴う代替プロセッサの凍結または回線保留の
ため、強制的にロック状況になる。データはＬ１キャッ
シュではなくベクトル・プロセッサに送られるので、要
求側プロセッサに対するＬ１状況アレイはこのベクトル
要素取出し要求の影響を受けない。Ｌ２キャッシュ制御
装置が、Ｌ２キャッシュ・ベクトル要素取出しコマンド
とＬ２キャッシュ合同式を受は取り、Ｌ２キャッシュに
対するアクセスを開始する。Ｌ２キャッシュ制御装置が
そのコマンドをＬ２データ・フローに転送して、指定さ
れた合同式の所で６つのＬ２キャッシュ・セットが読み
取られる。行取出しの場合と同じく２つの読取りサイク
ルを利用するが、バイブラインが考慮されているため、
必要なのは８バイトだけである。第１の読取りサイクル
で、プロセッサが要求するダブルワードを含む３２バイ
トがちたらされる。Ｌ２キャッシュ制御装置は、Ｌ２ヒ
ツト及びロックというＬ２キャッシュ行状況を受は取る
と、要求側Ｌ１キャッシュへのデータ転送を阻止し、コ
マンドをドロップする。メモリ制御装置がＬ２コマンド
とＬ３ボート識別を受は取る。

Ｌ２ヒツト及びロックというＬ２キャッシュ行状況を受
は取ると、その要求はドロップされる。

ケース２ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ヒツトになる。参照ビット・セット・コマンドによ
り、絶対アドレスがアドレス／キーに転送される。Ｌ２
キャッシュ行状況とキャッシュ・セットがＬ２キャッシ
ュ制御装置に転送され、キャッシュ・セット修飾子がＬ
２キャッシュに転送され、Ｌ２キャッシュ行状況がメモ
リ制御装置に転送される。データはＬ１キャッシュでは
なくベクトル・プロセッサに送られるので、要求側プロ
セッサのＬ１状況アレイはこのベクトル要素取出し要求
の影響を受けない。Ｌ２キャッジ。

制御装置がＬ２キャッシュ・ベクトル要素取出しコマン
ドとＬ２キャッシュ合同式を受は取って、Ｌ２−１−ヤ
ッシュに対するアクセスを開始する。Ｌ２キャッシュ制
御装置がそのコマンドをＬ２データ・フローに転送して
、指定された合同式の所で６つのＬ２キャッシュ・セッ
トが読み取られる。

行取出しの場合と同じく２つの読取リサイクルを利用す
るが、パイプラインが考慮されているため、必要なのは
８バイトだけである。第１の読取りサイクルで、プロセ
ッサが要求するダブルワードを含む３２バイトがもたら
される。Ｌ２キャッシュ制御装置は、Ｌ２ヒツト及び非
ロックというＬ２キャッシュ行状況を受は取ると、その
Ｌ２キャッシュ・セットを使って、各読取りサイクルで
適切な３２バイトを選択するが、開始アドレスによって
要求された８バイトだけをＬ１キャッシュにゲートする
。このとき、コマン・ドは、Ｌ２キャッシュ中で完了し
ている。Ｌ１キャッンユは、Ｌ２キャッシュから各ダブ
ルワードを受は取ったとき、元のベクトル要素取出し要
求の緩衝記憶された境界合せ情報に応じてデータを境界
合せする。次のサイクルで、境界合せされたデータの８
ノくイトがベクトル・プロセッサに転送される。メモリ
制御装置がＬ２コマンドとＬ３ボート識別を受は取る。

Ｌ２ヒツト及び非ロックというＬ２キャッシュ行状況を
受は取ると、その要求はドロップされる。アドレス／キ
ーが、参照ビット更新のために絶対アドレスを受は取る
。ベクトル取出し要求が要求するＬ１キャッシュ行を含
む４にバイトのベージに対する参照ビットが１′９にセ
ットされる。

３．４．６　　記憶装置要素取出し、ＴＬＢヒツト、ア
クセス例外なし、Ｌ２キャッシュ・ ミス 実行ユニットが、ＬＬキャッシュ及び外部機能にベクト
ル記憶装置要素取出し要求を出す。セット連想式ＴＬＢ
探索で、その要求によって提示された論理アドレスに対
する、アクセス例外なしの絶対アドレスがもたらされる
。Ｌ１キャッシュは、ベクトル記憶装置取出しが要求す
るデータがあるかどうか検査されない。プロセッサ内で
記憶が保留中となるのを避けるため、ベクトル命令を開
始する前に、要求側プロセッサの記憶待ち行列がフラッ
シュされる。したがって、ベクトル要素取出し要求では
保留中の記憶の衝突はあり得ない。外部機能がベクトル
取出し要求をベクトル・プロセッサに転送する。Ｌ１キ
ャッシュは、ベクトル要素取出し要求に必要な境界合せ
情報を緩衝記憶する。

Ｌ１キャッシュは、ベクトル・プロセッサに対するベク
トル要素取出し要求と絶対アドレス・ピット４：２８を
Ｌ２キャッシュに転送する。Ｌ１キャッシュへのインベ
ージが行なわれないので、Ｌ１キャッシュ項目は置換す
べく選択されず、Ｌ１キャッシュ及びインページ・バッ
ファの内容は影ν１を受けない。Ｌ２制御装置がベクト
ル要素取出し要求を受は取る。Ｌ２記憶待ち行列が空の
場合、この要求はＬ２キャッシュ優先順位によって選択
されれば直ちに処理を受けることができる。

このプロセッサに対するＬ２記憶待ち行列が空でない場
合、このプロセッサに対する先行するすべてのベクトル
要素取出し要求がＬ２キャッシュ中で完了するまで、こ
の要求は記憶待ち行列で待機しなければならない。いず
れにせよ、Ｌ２記憶待ち行列に要求側プロセッサに対す
る項目が作成される。Ｌ２キャッシュ記憶待ち行列は物
理的に制御部とデータ部の２つの部分に分かれている。

絶対アドレスとベクトル要素取出し要求制御は、Ｌ２制
御機能中に維持される。Ｌ２キャッシュ・データ・フロ
ー中のデータ記憶待ち行列は、このベクトル要素取出し
要求の影響を受けない。Ｌ２キャッシュの優先順位によ
り、このベクトル取出し要求が処理すべく選択される。

Ｌ２制御装置は、Ｌ２キャッシュ・ベクトル要素取出し
コマンドとＬ２キャッシュ合同式をＬ２キャッシュ制御
装置に転送し、プロセッサ上２キャッシュ取出しコマン
ドをメモリ制御装置に転送する。要求側プロセッサのＬ
１キャッシュへの１回のダブルワード転送が必要とされ
、代替プロセッサが所存する、訂正不能記憶装置エラー
標識が活動状態でないロックまたは回線保留の有無にか
かわらず、それが許可される。Ｌ２制御装置は、このプ
ロセッサに対するＬ２キャッシュ記憶待ち行列の制御部
分から、このベクトル要素取出し要求をはずす。Ｌ２キ
ャッシュ・ミスをもたらしたＬ２キャッシュ・ディレク
トリの探索から、次の２つの条件のいずれかが生じる。

Ｌ２キャッシュ・ミスの結果、取出し要求は保留にされ
、要求されたし３行に対するインページが行なわれる間
、他の要求がＬ２キャッシュで処理される。

ケースＡ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ミスになったが、代替プロセッサに対する同じＬ２
キャッシュ行への前のＬ２キャッシュ・インページが保
留になっている。Ｌ２制御装置は、前のインベージ要求
が完了するまで、この取出し要求を保留にする。このベ
クトル要素取出し要求は、このプロセッサに対するＬ２
キャッシュ記憶待ち行列の制御部分に復元される。アド
レス／キーに情報は転送されない。Ｌ２キャッシュ行状
況及びキャッシュ・セントがＬ２キャッシュ制御装置に
転送され、キャッシュ・セット修飾子がＬ２キャッシュ
に転送され、Ｌ２キャッシュ行状況がメモリ制御装置に
転送される。前のインページの凍結衝突のため、強制的
にロック状況になる。

データはＬｌキャッシュではなくベクトル・プロセッサ
に送られるので、要求側プロセッサに対するＬ１状況ア
レイはこのベクトル要素取出し要求の影響を受けない。

Ｌ２キャッシュ制御装置が、Ｌ２キャッシュ・ベクトル
要素取出しコマンドとＬ２キャッシュ合同式を受は取り
、Ｌ２キャッシュに対するアクセスを開始する。Ｌ２キ
ャッシュ制御装置がそのコマンドをＬ２データ・フロー
に更云送して、指定された合同式の所で６つのＬ２キャ
ッシュ・セットが読み取られる。行取出、しの場合と同
じく、２つの読取りサイクルが利用されるが、パイプラ
インが考慮されているため、必要なのは８バイトだけで
ある。第１の読取りサイクルで、７’ＣＩセツサが要求
するダブルワードを含む３２バイトがもたらされる。Ｌ
２キャッシュ側御装置は、Ｌ２ミス及びロックというＬ
２キャッシュ行状況を受は取ると、要求側Ｌ１キャッシ
ュへのデータ転送を阻止し、コマンドをドロップする。

メモリ制御装置がＬ２コマンドとＬ３ボート識別を受は
取る。Ｌ２ミス及びロックというＬ２キャッシュ行状況
を受は取ると、その要求はドロップされる。

ケースＢ Ｌ２キャッシュ・ディレクトリの探索で、Ｌ２キャッシ
ュ・ミスになる。Ｌ２制御装置は、この取出し要求を保
留にし、プロセッサ・インページ凍結レジスタをセット
する。絶対アドレスがアドレス／キーに転送される。Ｌ
２キャッシュ行状況及びキャッシュ・セットがＬ２キャ
ッシュ制御装置に転送され、キャッシュ・セット修飾子
がＬ２キャッシュに転送され、Ｌ２キャッシュ行状況が
メモリ制御装置に転送される。データはＬ１キャッシュ
ではなくベクトル・プロセッサに送られるので、要求側
プロセッサに対するＬ１状況アレイはこのベクトル要素
取出し要求の影響を受けない。

Ｌ２キャッシュ制御装置が、Ｌ２キャッシュ・ベクトル
要素取出しコマンドとＬ２キャッシュ合同式を受は取り
、Ｌ２キャッシュに対するアクセスを開始する。Ｌ２キ
ャッシュ制御装置がそのコマンドをＬ２データ・フロー
に転送し、指定された合同式の所で６つのＬ２キャッシ
ュ・セットが読み取られる。行取出しの場合と同じく、
２つの読取りサイクルを利用するが、パイプラインが考
慮されているため、必要なのは８バイトだけである。

第１の読取りサイクルで、プロセッサが要求するダブル
ワードを含む３２バイトがもたらされる。

Ｌ２キャッシュ制御装置は、Ｌ２ミス及び非ロックとい
うＬ２キャッシュ行状況を受は取ると、要求側ＬＩキャ
ッシュへのデータ転送を阻止し、コマンドをドロップす
る。メモリ制御装置がＬ２コマンドとＬ３ボート識別を
受は取る。Ｌ２ミス及び非ロックというＬ２キャッジ、
行状況を受は取ると、その要求は必要なＬ３メモリ・ボ
ートに対する優先順位に入る。インページ・バッファ／
アウトページ・バッファの対を含めてすべての資源が使
用可能なとき、そのプロセッサに対するＬ３取出しアク
セスを開始するコマンドがＢＳＵ制御装置に転送される
。メモリ制御装置は、Ｌ２制御装置に、保留中のインペ
ージの場合に通常行なわれるようにＬ２ディレクトリ状
況をセットするよう指示する。アドレス／キーが絶対ア
ドレスを受は取る。要求されたＬ２キャッシュ行を含む
４にバイトのページに対する参照ビットが°′１′冒こ
セントされる。絶対アドレスがＬ３物理アドレスに変換
される。Ｌ２キャッシュ・ミスの結果、インターフェー
スが使用可能になるとすぐ、物理アドレスがＢＳＵ制御
装置に転送される。ＢＳＵ制御装置は、メモリ制御コマ
ンドとアドレス／キーのＬ３物理アドレスを受は取ると
、そのコマンドとアドレスを主記憶装置に送り、所期の
ボートのメモリ・カードを選択して、Ｌ３メモリ・ボー
トの１２８バイトの取出しを開始する。データが、その
Ｌ３メモリ・ボートから多重コマンド／アドレス及びデ
ータ・インターフェースを介して、−時に１６バイトず
つ転送される。１２８バイトのＬ２キャッシュ行を得る
には、Ｌ３メモリから８回の転送が必要である。カッド
ワード転送の順序は、その取出しアクセスで要求された
ダブルワードを含む力・ノドワードから始まる。次の３
回の転送にＬ１キャッシュ行の残りの部分が含まれる。

最後の４回の転送には、Ｌ２キャッシュ行の残り部分が
含まれる。

プロセッサが希望するデータは、Ｌ２キャッシュで受は
取ってＬ２キャッシュ・インページ・バッファにロード
されたとき、Ｌｌキャッシュに転送される。Ｌ２キャッ
シュ・インページ・バッファへの最後のデータ転送が完
了する間に、ＢＳＵ制御装置は当該のプロセッサ・イン
ページ完了をＬ２制御装置に報告する。Ｌ１キャッシュ
は、Ｌ２キャッシュから各ダブルワードを受は取ったと
き、元のベクトル要素取出し要求の緩衝記憶された境界
合せ情報に応じてデータを境界合せする。次のサイクル
で、境界合せされたデータの８バイトがベクトル・プロ
セッサに転送される。Ｌ２キャッシュへのデータ転送の
間、アドレス／キーがＬ３メモリの訂正不能エラー行を
監視する。インページ処理中に訂正不能なエラーが検出
された場合、いくつかの機能が実行される。Ｌ１キャッ
シュへのダブルワードの転送の際に、データの伏況を識
別するＬ３訂正不能エラー信号が同時に転送される。Ｌ
２キャッシュ行に含まれる残りのカッドワードの状況も
要求側プロセッサに報告される。プロセッサは、あるイ
ンベージ要求について、せいぜい１個の記憶装置訂正不
能エラー指示、すなわちアドレス／キーで検出された最
初のそれを受は取る。アドレス／キーで検出された最初
の記憶装置訂正不能エラーのダブルワード・アドレスが
、要求側プロセッサに対して記録される。そのプロセッ
サが要求したＬ１キャッシュ行中のいずれかのデータに
対して記憶装置訂正不能エラーが生じた場合、記憶装置
訂正不能エラーを処理するための標識がセットされる。

最後に、Ｌ２キャッシュ・インページ・バッファに転送
されたいずれかのデータに対して訂正不能エラーが生じ
た場合は、アドレス／キーはＬ２制御装置に、Ｌ２キャ
ッシュへのインページの完了を妨げる信号を送る。Ｌ２
キャッシュの優先順位により、このプロセッサに対する
インベージ完了が処理すべく選択される。Ｌ２制御装置
は、インベージ・バッファ書込みコマンドとＬ２キャッ
シュ合同式をＬ２キャッシュ制御装置に送り、インベー
ジ完了状況の回答をメモリ制御装置に送る。Ｌ２・キャ
ッシュ・ディレクトリの探索から、次の３つの条件のい
ずれかが生じる。

ケースＩ Ｌ２キャッシュ・インページ・バッファへのインページ
の際に、Ｌ３記憶装置訂正不能エラーが検出された。Ｌ
２制御装置は、インページ・バッファ中に不良データが
入っていることを知って、Ｌ２キャッシュ・ディレクト
リの更新を阻止する。

このＬ２キャッシュ・ミス・インページに対して設定さ
れた凍結レジスタがクリアされる。記憶装置訂正不能エ
ラーを報告するため、そのインページを要求したプロセ
ッサに対するＬ１オペランド・キャッシュ標識がセット
される。アドレス／キーに情報は転送されない。通常な
らＬ２キャッシュ制御装置及びメモリ制御装置に転送さ
れるＬ２キャッシュ行状況が、強制的にロック及び未変
更になる。選択されたＬ２キャッシュ・セットがＬ２キ
ャッシュ制御装置に転送され、キャッシュ・セット修飾
子がＬ２キャソンユに転送される。Ｌｌ状況アレイは変
更されない。Ｌ２キャッシュ制御装置がインページ・バ
ッファ書込みコマンドを受は取り、Ｌ２制御装置からの
状況を待ってＬ２キャッシュ・インページを完了すべく
、Ｌ２キャッシュ行の書込みの準備をする。Ｌ２キャッ
シュ制御装置は、Ｌ２キャッシュ・セットと、ロック及
び未変更というキャッシュ行状況を受は取り、このイン
ページ・バッファ魯込みコマンドに関連するＬ２キャッ
シュ・インページ・バッファに関連する制御をリセット
する。Ｌ２キャッシュの更新が取り消され、ＢＳＵ制御
装置がメモリ制御装置に動作終了を転送する。メモリ制
御装置はロック及び未変更というＬ２キャッシュ行状況
を受は取り、プロセッサ・インベージ要求で保持されて
いた資源を解放する。Ｌ２ミニ・ディレクトリは更新さ
れない。

ケース２ Ｌ２制御装置が、置換すべきＬ２キャッシュ行を選択す
る。この場合、置換される行の状況から、それが変更さ
れていす、したがって廃棄する必要はないこきが判明す
る。Ｌ２ディレクトリが、新しいＬ２キャッシュ行が存
在することを反映するように更新される。このＬ２キャ
ッ／ユ・ミス・インヘーシに対して設定された凍結レジ
スタカフリアされる。選択されたＬ２キャッシュ・セッ
トがアドレス／キーとＬ２キャッシュ制御装置に転送さ
れる。置換されたＬ２キャッシュ行の状況がＬ２キャッ
シュ制御装置とメモリ制御装置に転送され、キャッシュ
・セット修飾子がＬ２キャッシュに転送される。構成内
のすべてのＬ１キャッシュに対するＬ１状況アレイが、
置換されたＬ２キャッシュ行のコピーがあるかどうが検
査される。コピーが見つかった場合、当該の無効化要求
がＬ１キャッシュに転送される。置換されたＬ２キャッ
シュ行に対するＬ１コピー状況が、Ｌ１キャッシュ状況
からクリアされる。この取出し要求はベクトル・プロセ
ッサに対するものなので、要求側プロセッサのＬｌオペ
ランド・キャッシュのＬ１状況アレイは更新されない。

Ｌ２キャッシュ制御装置はインページ・バッファ書込み
コマンドを受は取り、Ｌ２制御装置からの状況を待って
Ｌ２キャッシュ・インページを完了すべく、Ｌ２キャッ
シュ行の書込みの準備をする。Ｌ２キャッシュ制御装置
は、Ｌ２キャッシュ・セット及び置換された行の状況を
受は取る。置換された行は変更されていないので、Ｌ２
キャッシュ制御装置はＬ２キャッシュに、インベージ・
バッファがＬ２キャッシュに書き込まれると通知する。

これは丸１行の書込みであり、キャッシュ・セットがイ
ンターリーブされているので、Ｌ２キャッシュ・セット
を使って、Ｌ２キャッシュ行の書込みが可能なようにア
ドレス・ビット２５と２６を操作しなければならない。

ＢＳＵ制御装置がメモリ制御装置に動作終了を転送する
。アドレス／キーがＬ２制御装置からＬ２キャッシュ・
セットを受は取る。Ｌ２ミニ・ディレクトリ更新アドレ
ス・レジスタがインベージ・アドレス・バッファからセ
ットされ、Ｌ２キャッシュ・セットをＬ２制御装置から
受は取る。メモリ制御装置が置換された行の状況を受は
取る。廃棄する必要がないので、メモリ制御装置はイン
ページ要求で保持されていた資源を解放する。メモリ制
御装置は、このプロセッサに関連するＬ２ミニ・ディレ
クトリ更新アドレス・レジスタを用いてＬ２ミニ・ディ
レクトリを更新するコマンドを、アドレス／キーに転送
する。次いで、メモリ制御装置が現動作を完了済みとマ
ークし、要求側プロセッサが再度メモリ資源優先順位に
入ることを許す。

ケース３ Ｌ２制御装置が、置換すべきＬ２キャッシュ行を選択す
る。この場合、置換される行の状況から、それが変更さ
れており、したがって廃棄する必要があることが判明す
る。Ｌ２ディレクトリが、新しいＬ２キャッシュ行が存
在することを反映するように更新される。このＬ２キャ
ッシュ・ミス・インベージに対して設定された凍結レジ
スタがクリアされる。ディレクトリから読み取られたア
ドレスが、選択されたＬ２キャッシュ・セット乏−緒に
アドレス／キーに転送される。選択されたＬ２キャッシ
ュ・セットがＬ２キャッシュ制御装置に転送される。置
換されたＬ２キャッシュ行の状況がＬ２キャッシュ制御
装置とメモリ制御装置に転送され、キャッシュ・セット
修飾子がＬ２キャッシュに転送される。構成内のすべて
のし１キヤツシユに対するＬ１状況アレイが、置換され
たＬ２キャッシュ行のコピーがあるかどうか検査される
。

コピーが見つかった場合、当該の無効化要求がＬ１キャ
ッシュに転送される。置換されたＬ２キャッシュ行に対
するＬ１コピー状況が、Ｌ１キャッシュ状況からクリア
される。この取出し要求はベクトル・プロセッサに対す
るものなので、要求側プロセッサのＬ１オペランド・キ
ャッシュのＬ１状況アレイは更新されない。Ｌ２キャッ
シュ制御装置はインベージ・バッファ書込みコマンドを
受は取り、Ｌ２制御装置からの状況を待ってＬ２キャッ
シュ・インベージを完了すべく、Ｌ２キャッ７ユ行の書
込みの準備をする。Ｌ２キャッシュ制御装置はＬ２キャ
ッシュ・セットと置換された行の状況を受は取る。置換
された行は変更されているので、Ｌ２キャッシュ制御装
置はＬ２キャッシュに、。

インベージ・バッファのデータをＬ２キャッシュに書き
込む前に、そのインベージ・バッファド対になったアウ
トページ・バッファに対する丸１行の読取りが必要なこ
とを通知する。これは丸１行のアクセスであり、キャッ
シュ・セットはインターリーブされているので、Ｌ２キ
ャッシュ・セットを使って、Ｌ２キャッンユ行のアクセ
スが可能なようにアドレス・ビット２５と２６を操作し
なければならない。アドレス／キーがＬ２制御装置から
アウトベージ・アドレスを受は取り、それを物理アドレ
スに変換し、Ｌ２キャッシュ・セットと一緒にアウトベ
ージ−アドレス・バッファに保ｔＶする。Ｌ２ミニ・デ
ィレクトリ更新アドレス・レジスタがインベージ・アド
レス・バッファからセットされ、Ｌ２キャッシュ・セッ
トをＬ２制御装置から受は取る。アドレス／キーは、Ｌ
３メモリ行の書込みの準備として、ＢＳＵ制御装置にア
ウトページ物理アドレスを転送する。メモリ制御装置が
、置換された行の状況を受は取る。廃棄する必要がある
ので、メモリの更新が完了するまで、メモリ制御装置は
Ｌ３資源を解放することができない。インページに使わ
れたのと同じメモリ・ボートに対して廃棄が行なわれる
ことが保証される。

メモリ制御装置は、このプロセッサに関連するＬ２ミニ
・ディレクトリ更新アドレス・レジスタを用いてＬ２ミ
ニ・ディレクトリを更新するコマンドを、アドレス／キ
ーに転送する。次いで、メモリ制御装置は現動作を完了
済みとマークし、要求側プロセッサが再度メモリ資源優
先順位に入ることを許す。ＢＳＵ制御装置は、置換され
たＬ２キャッシュ行が変更されていることを知って、ア
ドレス／キーからアウトページ・アドレスを受は取った
後、廃棄手順を開始して、選択されたメモリ・ボートに
Ｌ２キャッシュ・データ・フローを介して丸１行書込み
コマンドとアドレスを転送する。データは、アウトペー
ジ・バッファからメモリに一時に１６バイトずつ転送さ
れる。最後のカッドワードがメモリに転送された後、Ｂ
ＳＵ制御装置はメモリ制御装置に動作終了を転送する。

メモリ制御装置は、ＢＳＵ制御装置から動作終了を受は
取ると、Ｌ３ボートを解放して、メモリ・ボートへのオ
ーバーラツプしたアクセスを可能にする。

Ｅ０発明の効果 本発明により、多重プロセッサ・システムで使用するの
に特に適したキャッシュ記憶システムが達成された。

【図面の簡単な説明】

第１図は、単一プロセッサ・コンピュータ・システムの
概略図である。 第２図は、３連式コンピュータ・システムの概略図でる
。 第３図は、第１図及び第２図に示したＩ／Ｄキャッシュ
（Ｌｌ）、Ｉユニット、Ｅユニット、制御記憶装置（Ｃ
／Ｓ）の詳細構成図である。 第４図は、第２図の３連式コンピュータ・システムの別
の概略図である。 第５図は、第４図の記憶サブシステムの詳細構成図であ
る。 １０・・・・Ｌ３メモリ、１２・・・・記憶制御装置（
ＳＣＬ）、１４・・・・統合入出力サブシステム、１６
・・・・統合アダプタ／単一カード・チャネル、１８・
・・・命令／データ（Ｉ　／Ｄ）キャッシュ（Ｌｌ）、
２０・・・・制御記憶装置（命令／実行ユニット）、２
２・・・・ベクトル・プロセッサ（ＶＰ）、２４・・・
・多重システム・チャネル通信ユニット、２６・・・・
記憶サブシステム（ＢＳＵ）　、２６Ａ１２６Ｂ・・・
・Ｌ２キャッシュ／バス切換えユニット、２８Ａ、２８
Ｂ・・・・共用チャネル・プロセッサ。 第１図 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　頓　　宮　　孝 （外１名） 第２図 第４図

Claims (2)

【特許請求の範囲】
1. （１）複数の多重プロセッサと、各々が前記多重プロセ
   ッサの１台と個別的に関連付けられた複数の第１レベル
   ・ストアスルー型キャッシュ記憶装置と、第２レベル・
   ストアイン型キャッシュ記憶装置を有する記憶サブシス
   テムと、前記多重プロセッサのすべてについてのデータ
   を記憶する主記憶装置とを備えたデータ処理システム。
2. （２）主記憶装置と複数の多重プロセッサとを含むデー
   タ処理システムのキャッシュ記憶システムであって、 各々が前記複数の多重プロセッサの１台と関連付けられ
   た複数の第１レベル・キャッシュ記憶装置と、 前記キャッシュ記憶装置のすべてと前記主記憶装置とに
   よって共用される第２レベル・キャッシュ記憶装置と、 前記第１レベル・キャッシュの状況情報のみを含む中央
   ディレクトリと、 を含む前記キャッシュ記憶システム。