JPH0239442A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0239442A JPH0239442A JP63190444A JP19044488A JPH0239442A JP H0239442 A JPH0239442 A JP H0239442A JP 63190444 A JP63190444 A JP 63190444A JP 19044488 A JP19044488 A JP 19044488A JP H0239442 A JPH0239442 A JP H0239442A
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor
- semiconductor device
- wafer
- brazing material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/073—Connecting or disconnecting of die-attach connectors
Landscapes
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に半導体ウェ
ハーの裏面に対するバックメタライズ方法に関する。
ハーの裏面に対するバックメタライズ方法に関する。
従来、半導体素子を表面に形成したＳｉウェハーの裏面
には、チップに分離した後のマウントのなめに、第２図
に示すように、バリア金属としてのＴｉ膜２をスパッタ
法により形成し、更にこのＴｉ膜膜上上Ａｕ膜４をスパ
ッタ法により形成するバックメタライズ法により金属膜
が形成されていた。
には、チップに分離した後のマウントのなめに、第２図
に示すように、バリア金属としてのＴｉ膜２をスパッタ
法により形成し、更にこのＴｉ膜膜上上Ａｕ膜４をスパ
ッタ法により形成するバックメタライズ法により金属膜
が形成されていた。
半導体装置に内蔵される回路数か増加するにつれて半導
体チップのサイズが大きくなり、さらに半導体チップを
格納するパッケージが大型化する傾向にある。
体チップのサイズが大きくなり、さらに半導体チップを
格納するパッケージが大型化する傾向にある。
半導体素子を多数有するＳｉウェハーをダイシング後、
個片になったＳｉチップをＡｕ−３ｉからなるろう材を
用いてパッケージにマウントした場合、Ｓｉチップ及び
パッケージの大型化のため、マウント時の共晶温度での
パッケージ上の温度不均一、又は共晶化するための時間
不足により、Ｓｉチップ裏面のＡｕ膜とろう材のＡｕ５
ｉＪｌとの共晶化が不完全になったり、ろう材のＡｕ−
３ｉ層が溶けずに残ったりするため、マウント後のＳｉ
チップの裏面とろう材の境界に接着不足が発生し半導体
装置の信頼性を低下させるという欠点があった。
個片になったＳｉチップをＡｕ−３ｉからなるろう材を
用いてパッケージにマウントした場合、Ｓｉチップ及び
パッケージの大型化のため、マウント時の共晶温度での
パッケージ上の温度不均一、又は共晶化するための時間
不足により、Ｓｉチップ裏面のＡｕ膜とろう材のＡｕ５
ｉＪｌとの共晶化が不完全になったり、ろう材のＡｕ−
３ｉ層が溶けずに残ったりするため、マウント後のＳｉ
チップの裏面とろう材の境界に接着不足が発生し半導体
装置の信頼性を低下させるという欠点があった。
本発明の半導体装置の製造方法は、表面に半導体素子が
形成された半導体ウェハーの裏面にバリア用金属膜を形
成する工程と、前記バリア用金属膜上に半導体チップを
マウントするためのろう材と同一材料からなる金属膜を
形成する工程とを含んで構成される。
形成された半導体ウェハーの裏面にバリア用金属膜を形
成する工程と、前記バリア用金属膜上に半導体チップを
マウントするためのろう材と同一材料からなる金属膜を
形成する工程とを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を説明するための半導体チッ
プの断面図である。
プの断面図である。
第１図に示すように、表面に複数の半導体素子を形成し
たＳｉウェハー３の裏面にバリア用金属としてのＴｉを
スパッタしＴｉ膜２を形成する。
たＳｉウェハー３の裏面にバリア用金属としてのＴｉを
スパッタしＴｉ膜２を形成する。
続いてマウント時に用いるろう材と同一材料であるＡｕ
−３ｉをスパッタし、Ｔｉ膜膜上上ＡｕＳｉ膜１を形成
する。Ａｕ−３ｉの他にマウント時に使用するろう材と
して、Ａｕ−８ｎやＡｕ−Ｇｅ等をスパッタしてもよい
。
−３ｉをスパッタし、Ｔｉ膜膜上上ＡｕＳｉ膜１を形成
する。Ａｕ−３ｉの他にマウント時に使用するろう材と
して、Ａｕ−８ｎやＡｕ−Ｇｅ等をスパッタしてもよい
。
このように本実施例によれば、Ｓｉウェハー３の裏面に
マウント時のろう材と同一の材料であるＡｕ−３ｉ膜が
形成されているなめ、Ｓｉウェハー３をダイシングして
形成したＳｉチップをパッケージにマウントする場合、
Ａｕ−５ｉ膜１とろう材との共晶化は完全に行なわれる
。従ってＳｉチップとパッケージとの接着は良好なもの
となる。
マウント時のろう材と同一の材料であるＡｕ−３ｉ膜が
形成されているなめ、Ｓｉウェハー３をダイシングして
形成したＳｉチップをパッケージにマウントする場合、
Ａｕ−５ｉ膜１とろう材との共晶化は完全に行なわれる
。従ってＳｉチップとパッケージとの接着は良好なもの
となる。
以上説明したように本発明は、半導体チップをパッケー
ジにマウントする時に使用するろう材と同一の材料から
なる金属膜を半導体ウェハーの裏面に形成することによ
り、ウェハーの裏面のバックメタライズ層とマウント時
に使用するろう材が同一となるため、共晶化のための反
応スピードか短縮され、マウント時間が少なくなる。こ
のため従来発生していた接着不良を防止できる効果があ
る。
ジにマウントする時に使用するろう材と同一の材料から
なる金属膜を半導体ウェハーの裏面に形成することによ
り、ウェハーの裏面のバックメタライズ層とマウント時
に使用するろう材が同一となるため、共晶化のための反
応スピードか短縮され、マウント時間が少なくなる。こ
のため従来発生していた接着不良を防止できる効果があ
る。
第１図は本発明の一実施例を説明するための半導体チッ
プの断面図、第２図は従来の半導体装置の製造方法を説
明するための半導体チ・ンブの断面図である。 １−＝Ａｕ−３ｉ膜、２・・・Ｔｉ膜、３ ・−３ｉウ
ェハー ４・・・Ａｕ膜。 りど霞
プの断面図、第２図は従来の半導体装置の製造方法を説
明するための半導体チ・ンブの断面図である。 １−＝Ａｕ−３ｉ膜、２・・・Ｔｉ膜、３ ・−３ｉウ
ェハー ４・・・Ａｕ膜。 りど霞
Claims (1)
- 表面に半導体素子が形成された半導体ウェハーの裏面に
バリア用金属膜を形成する工程と、前記バリア用金属膜
上に半導体チップをマウントするためのろう材と同一材
料からなる金属膜を形成する工程とを含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63190444A JPH0239442A (ja) | 1988-07-28 | 1988-07-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63190444A JPH0239442A (ja) | 1988-07-28 | 1988-07-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0239442A true JPH0239442A (ja) | 1990-02-08 |
Family
ID=16258237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63190444A Pending JPH0239442A (ja) | 1988-07-28 | 1988-07-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0239442A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001176890A (ja) * | 1999-12-21 | 2001-06-29 | Rohm Co Ltd | 半導体装置及び半導体装置の製造方法 |
| US6720206B2 (en) * | 2000-05-10 | 2004-04-13 | Samsung Electronics Co., Ltd. | Method for manufacturing digital micro-mirror device (DMD) packages |
| US7871899B2 (en) | 2006-01-11 | 2011-01-18 | Amkor Technology, Inc. | Methods of forming back side layers for thinned wafers |
-
1988
- 1988-07-28 JP JP63190444A patent/JPH0239442A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001176890A (ja) * | 1999-12-21 | 2001-06-29 | Rohm Co Ltd | 半導体装置及び半導体装置の製造方法 |
| US6720206B2 (en) * | 2000-05-10 | 2004-04-13 | Samsung Electronics Co., Ltd. | Method for manufacturing digital micro-mirror device (DMD) packages |
| US7871899B2 (en) | 2006-01-11 | 2011-01-18 | Amkor Technology, Inc. | Methods of forming back side layers for thinned wafers |
| US8643177B2 (en) | 2006-01-11 | 2014-02-04 | Amkor Technology, Inc. | Wafers including patterned back side layers thereon |
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