JPH0239621A - Ｔｔｌ出力ドライバゲート構成 - Google Patents
Ｔｔｌ出力ドライバゲート構成Info
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- WYTGDNHDOZPMIW-RCBQFDQVSA-N alstonine Natural products C1=CC2=C3C=CC=CC3=NC2=C2N1C[C@H]1[C@H](C)OC=C(C(=O)OC)[C@H]1C2 WYTGDNHDOZPMIW-RCBQFDQVSA-N 0.000 claims description 27
- 230000004044 response Effects 0.000 claims description 15
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
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- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
この発明は一般的にはＣＭＯＳ集積回路に関し、かつよ
り特定的には、それは内部の電源電位および接地電位ノ
ード上の減じられた電圧スパイクを有するＴＴＬ出力ド
ライバゲート構成に関する。
り特定的には、それは内部の電源電位および接地電位ノ
ード上の減じられた電圧スパイクを有するＴＴＬ出力ド
ライバゲート構成に関する。
一般的な実務において、電気システム内で１つより多い
回路の型または論理の型を用いることがしばしば必要と
される。たとえば、相補形金属酸化膜半導体（ＣＭＯ３
）中央処理装置は、トランジスタトランジスタ論理（Ｔ
ＴＬ）レベルを受取るように適応された周辺装置とバス
を介してインターフェイスするかもしれない。こうして
、集積回路をＣＭＯ８入力論理レベルを受取るようにか
つＴＴＬコンパチブルである出力信号を供給するように
能動化する出力バッファ回路がこれまで提供されてきた
。出力バッファ回路は、能動化されると、集積回路の他
の論理回路から受取られたデータ信号の関数である出力
信号を発生する。
回路の型または論理の型を用いることがしばしば必要と
される。たとえば、相補形金属酸化膜半導体（ＣＭＯ３
）中央処理装置は、トランジスタトランジスタ論理（Ｔ
ＴＬ）レベルを受取るように適応された周辺装置とバス
を介してインターフェイスするかもしれない。こうして
、集積回路をＣＭＯ８入力論理レベルを受取るようにか
つＴＴＬコンパチブルである出力信号を供給するように
能動化する出力バッファ回路がこれまで提供されてきた
。出力バッファ回路は、能動化されると、集積回路の他
の論理回路から受取られたデータ信号の関数である出力
信号を発生する。
出力バッファ回路は典型的には、第１および第２の電源
端子の間に直列に接続されたプルアップトランジスタ装
置およびプルダウントランジスタ装置を用いる。第１の
電源端子は正電位十Ｖを供給されるかもしれず、それは
内部の電源電位ノードに接続される。第２の電源端子は
負電位−Ｖまたは接地電位を供給されるかもしれず、そ
れは内部の接地電位ノードに接続される。プルアップお
よびプルダウントランジスタ装置の接続点はさらに出力
端子またはパッドに結合される。
端子の間に直列に接続されたプルアップトランジスタ装
置およびプルダウントランジスタ装置を用いる。第１の
電源端子は正電位十Ｖを供給されるかもしれず、それは
内部の電源電位ノードに接続される。第２の電源端子は
負電位−Ｖまたは接地電位を供給されるかもしれず、そ
れは内部の接地電位ノードに接続される。プルアップお
よびプルダウントランジスタ装置の接続点はさらに出力
端子またはパッドに結合される。
データ入力信号および能動化信号の論理状態に依存して
、プルアップまたはプルダウントランジスタ装置のいず
れかが迅速にＯＮにされかつそれらの他方がＯＦＦにさ
れる。プルアップおよびプルダウントランジスタ装置の
そのような迅速なＯＮとＯＦＦのスイッチングは、寄生
パッケージングに起因して電源および接地線において電
流の急なサージ（ｄｉ／ｄｔまたは電流スパイク）を引
き起こし、かつインダクタンスと抵抗とを相互接続する
。また、出力のスイッチングの間に、大きな容量性負荷
を駆動するプルアップおよびプルダウントランジスタか
らの充電および放電電流が存在する。これらの過渡的電
流（電流サージおよび充電／放電電流）は電源の誘導性
のおよび抵抗性の構成部分および接地線を介して流れ、
それゆえ出力バッファの内部の電源電位および内部の接
地電位ノードにおいて電圧スパイクを引き起こすであろ
う。
、プルアップまたはプルダウントランジスタ装置のいず
れかが迅速にＯＮにされかつそれらの他方がＯＦＦにさ
れる。プルアップおよびプルダウントランジスタ装置の
そのような迅速なＯＮとＯＦＦのスイッチングは、寄生
パッケージングに起因して電源および接地線において電
流の急なサージ（ｄｉ／ｄｔまたは電流スパイク）を引
き起こし、かつインダクタンスと抵抗とを相互接続する
。また、出力のスイッチングの間に、大きな容量性負荷
を駆動するプルアップおよびプルダウントランジスタか
らの充電および放電電流が存在する。これらの過渡的電
流（電流サージおよび充電／放電電流）は電源の誘導性
のおよび抵抗性の構成部分および接地線を介して流れ、
それゆえ出力バッファの内部の電源電位および内部の接
地電位ノードにおいて電圧スパイクを引き起こすであろ
う。
これらの電圧スパイクは不所望である、なぜならばそれ
らは出力論理「１」および論理「０」電圧レベルを劣化
し出力バッファ回路および他の集積回路の間にインター
フェイス問題を引き起こすからである。内部電源電位お
よび接地電位ノードにおけるこれらの不所望の電圧スパ
イクは時に「接地バウンス」と呼ばれる。多くの出力バ
ッファが同一の論理状態に同時に切換えられる、高速で
動作される、またはより大きな外部の容量負荷を駆動す
るのに用いられるとき、「接地バウンス」はより厳しい
であろう。そのような状況において、電圧スパイクは入
力バッファが論理状態を変えかつ出力バッファが論理の
「０」をより高い電圧レベルになるように駆動するよう
に試みるのを引き起こすのに十分大きいかもしれず、そ
れによって間違った動作をもたらす。
らは出力論理「１」および論理「０」電圧レベルを劣化
し出力バッファ回路および他の集積回路の間にインター
フェイス問題を引き起こすからである。内部電源電位お
よび接地電位ノードにおけるこれらの不所望の電圧スパ
イクは時に「接地バウンス」と呼ばれる。多くの出力バ
ッファが同一の論理状態に同時に切換えられる、高速で
動作される、またはより大きな外部の容量負荷を駆動す
るのに用いられるとき、「接地バウンス」はより厳しい
であろう。そのような状況において、電圧スパイクは入
力バッファが論理状態を変えかつ出力バッファが論理の
「０」をより高い電圧レベルになるように駆動するよう
に試みるのを引き起こすのに十分大きいかもしれず、そ
れによって間違った動作をもたらす。
出力バッファの設計において、高速／高駆動動作を達成
することと過渡的電流を最少限にすることとの間に兼合
いが存在することが知られている。
することと過渡的電流を最少限にすることとの間に兼合
いが存在することが知られている。
出力バッファ設計の先行技術において出カブルアツブお
よびプルダウントランジスタ装置のサイズを増加するこ
とによってより速い速度およびより高い出力駆動電流を
達成するための方策がなされてきたけれども、これは電
圧スパイクを増加させることの不利をもたらした。換言
すれば、先行技術の出力バッファ設計に対する電圧スパ
イクを最少限にするために、高速および／または高駆動
の特性が犠牲にされる必要があった。
よびプルダウントランジスタ装置のサイズを増加するこ
とによってより速い速度およびより高い出力駆動電流を
達成するための方策がなされてきたけれども、これは電
圧スパイクを増加させることの不利をもたらした。換言
すれば、先行技術の出力バッファ設計に対する電圧スパ
イクを最少限にするために、高速および／または高駆動
の特性が犠牲にされる必要があった。
それゆえ、小さな速度ペナルティだけを伴なって内部の
電源電位および接地電位ノード上に減じられた電圧スパ
イクを有するＴＴＬ出力ドライバゲート構成を提供する
ことが望ましいであろう。
電源電位および接地電位ノード上に減じられた電圧スパ
イクを有するＴＴＬ出力ドライバゲート構成を提供する
ことが望ましいであろう。
この発明の出力ドライバゲート構成は、そのゲートが蛇
行しておりかつその１つの端部のみにおいて駆動される
プルアップトランジスタおよびプルダウントランジスタ
を含む。電圧スパイクの減少は、それのゲートを形成す
るために用いられるポリシリコン材料の分布抵抗および
キャパシタンスによって遷移の間のプルアップおよびプ
ルダウントランジスタのターンオン時間を減速すること
によって達成される。
行しておりかつその１つの端部のみにおいて駆動される
プルアップトランジスタおよびプルダウントランジスタ
を含む。電圧スパイクの減少は、それのゲートを形成す
るために用いられるポリシリコン材料の分布抵抗および
キャパシタンスによって遷移の間のプルアップおよびプ
ルダウントランジスタのターンオン時間を減速すること
によって達成される。
発明の要約
したがって、この発明の一般的な目的は、製造および組
立のために比較的簡単かつ経済的であるが、しかしそれ
でも先行技術の不利を克服するＴＴＬ出力ドライバゲー
ト構成を提供することである。
立のために比較的簡単かつ経済的であるが、しかしそれ
でも先行技術の不利を克服するＴＴＬ出力ドライバゲー
ト構成を提供することである。
この発明の目的は、小さな速度ペナルティだけを伴なっ
て内部電源電位および接地電位ノード上に減じられた電
圧スパイクを有するＴＴＬ出力ドライバゲート構成を提
供することである。
て内部電源電位および接地電位ノード上に減じられた電
圧スパイクを有するＴＴＬ出力ドライバゲート構成を提
供することである。
この発明の別の目的は、そのゲートが蛇行しておりかつ
その一方の端部のみにおいて駆動されるプルアップトラ
ンジスタおよびプルダウントランジスタで形成されるＴ
ＴＬ出力ドライバゲート構成を提供することである。
その一方の端部のみにおいて駆動されるプルアップトラ
ンジスタおよびプルダウントランジスタで形成されるＴ
ＴＬ出力ドライバゲート構成を提供することである。
この発明のさらに別の目的は、プルアップトランジスタ
、プルダウントランジスタ、第１の正帰還増幅器回路、
および第２の正帰還増幅器回路を含むＴＴＬ出力ドライ
バゲート構成を提供することである。
、プルダウントランジスタ、第１の正帰還増幅器回路、
および第２の正帰還増幅器回路を含むＴＴＬ出力ドライ
バゲート構成を提供することである。
これらの意図および目的に従えば、内部′ｆＩ！源電位
および接地電位ノード上に減じられた電圧スパイクを有
し、ＰチャネルプルアップトランジスタおよびＮチャネ
ルプルダウントランジスタ、第１の論理ゲート、第２の
論理ゲート、第１の帰還増幅器回路、および第２の帰還
増幅器回路を含むＴＴＬ出力ドライバゲート構成を提供
することに、この発明は関する。Ｐチャネルトランジス
タは、第１の端部および第２の端部を有する蛇行するゲ
ート、内部電源電位ノードを介して正電位に結合された
ソース、および出力ノードに結合されたそのドレインを
有する。Ｎチャネルトランジスタは第１の端部および第
２の端部を有する蛇行するゲート、内部接地電位ノード
を介して負電位に結合されたソース、および出力ノード
に結合されたそのドレインを有する。第１の論理ゲート
は、ローからハイへの遷移をするデータ入力信号に応答
して、プルアップトランジスタの第１のゲートの端部に
接続される第１の制御信号を発生する。第２の論理ゲー
トは、ハイからローへの遷移をするデータ入力信号に応
答して、プルダウントランジスタの第１のゲートの端部
に接続される第２の制御信号を発生する。
および接地電位ノード上に減じられた電圧スパイクを有
し、ＰチャネルプルアップトランジスタおよびＮチャネ
ルプルダウントランジスタ、第１の論理ゲート、第２の
論理ゲート、第１の帰還増幅器回路、および第２の帰還
増幅器回路を含むＴＴＬ出力ドライバゲート構成を提供
することに、この発明は関する。Ｐチャネルトランジス
タは、第１の端部および第２の端部を有する蛇行するゲ
ート、内部電源電位ノードを介して正電位に結合された
ソース、および出力ノードに結合されたそのドレインを
有する。Ｎチャネルトランジスタは第１の端部および第
２の端部を有する蛇行するゲート、内部接地電位ノード
を介して負電位に結合されたソース、および出力ノード
に結合されたそのドレインを有する。第１の論理ゲート
は、ローからハイへの遷移をするデータ入力信号に応答
して、プルアップトランジスタの第１のゲートの端部に
接続される第１の制御信号を発生する。第２の論理ゲー
トは、ハイからローへの遷移をするデータ入力信号に応
答して、プルダウントランジスタの第１のゲートの端部
に接続される第２の制御信号を発生する。
第１の正帰還増幅器回路はプルアップトランジスタの第
１および第２のゲートの端部の間に接続され、かつ第１
の制御信号に応答してプルアップトランジスタの第２の
ゲートの端部を負電位までずっとプルダウンしそのため
出力ノードにおけるローからハイへの論理の遷移を容易
にする。第２の正帰還増幅器回路はプルダウントランジ
スタの第１および第２のゲートの端部の間に接続され、
かつ第２の制御信号に応答してプルダウントランジスタ
の第２のゲートの端部を正電位までずっとプルアップし
そのため出力ノードにおけるノ＼イからローへの論理の
遷移を容易にする。蛇行するゲートの分布Ｒ−Ｃはプル
アップおよびプルダウントランジスタのターンオン時間
を減速し、そのため出力ノードにおける遷移の間の内部
電源電位および接地電位における電圧スパイクを減じる
。
１および第２のゲートの端部の間に接続され、かつ第１
の制御信号に応答してプルアップトランジスタの第２の
ゲートの端部を負電位までずっとプルダウンしそのため
出力ノードにおけるローからハイへの論理の遷移を容易
にする。第２の正帰還増幅器回路はプルダウントランジ
スタの第１および第２のゲートの端部の間に接続され、
かつ第２の制御信号に応答してプルダウントランジスタ
の第２のゲートの端部を正電位までずっとプルアップし
そのため出力ノードにおけるノ＼イからローへの論理の
遷移を容易にする。蛇行するゲートの分布Ｒ−Ｃはプル
アップおよびプルダウントランジスタのターンオン時間
を減速し、そのため出力ノードにおける遷移の間の内部
電源電位および接地電位における電圧スパイクを減じる
。
この発明のこれらのおよび他の目的および利点は、全体
を通して同じ参照番号が対応する部分を示す添付の図面
と関連して読まれると、次の詳細な説明からより十分に
明らかになるであろう。
を通して同じ参照番号が対応する部分を示す添付の図面
と関連して読まれると、次の詳細な説明からより十分に
明らかになるであろう。
好ましい実施例の説明
さて図面を詳細に参照すると、第１図にはこの発明のＴ
ＴＬ出力ドライバゲート構成１０の略回路図が示される
。ゲート構成１０はＰチャネルプルアップ電界効果トラ
ンジスタ（ＦＥＴ）ＰＩとＮチャネルプルダウンＦＥＴ
Ｎｌとで形成される。トランジスタＰ１およびＮ１
の各々はポリシリコン材料で作られた蛇行するゲートで
形成される。ポリシリコンのゲートはトランジスタのタ
ーンオン時間の減速を容易にする抵抗およびキャパシタ
ンスの分布の組合わせを提供し、それは以下により十分
に説明されるであろう。ゲート構成１０は、データ入力
ノードＢにおいて受取られたデータ入力信号ＤＡＴＡお
よび能動化入力ノードＣにおいて受取られた能動化信号
ＥＮに応答して出力ノードＡにおいて出力信号を供給す
る。
ＴＬ出力ドライバゲート構成１０の略回路図が示される
。ゲート構成１０はＰチャネルプルアップ電界効果トラ
ンジスタ（ＦＥＴ）ＰＩとＮチャネルプルダウンＦＥＴ
Ｎｌとで形成される。トランジスタＰ１およびＮ１
の各々はポリシリコン材料で作られた蛇行するゲートで
形成される。ポリシリコンのゲートはトランジスタのタ
ーンオン時間の減速を容易にする抵抗およびキャパシタ
ンスの分布の組合わせを提供し、それは以下により十分
に説明されるであろう。ゲート構成１０は、データ入力
ノードＢにおいて受取られたデータ入力信号ＤＡＴＡお
よび能動化入力ノードＣにおいて受取られた能動化信号
ＥＮに応答して出力ノードＡにおいて出力信号を供給す
る。
ゲート構成１０は、インバータ１２、ＮＡＮＤ論理ゲー
ト１４、ＮＯＲ論理ゲート１６、第１の正帰還増幅器回
路１８、および第２の正帰還増幅器回路２０をさらに含
む。ゲート構成１０のすべての構成要素のための電力が
第１の外部電源端子２１および第２の外部電源端子２３
によって供給される。正の供給電圧または電位子Ｖが第
１の電源端子２１に与えられ、かつ負の電源電圧または
電位−Ｖまたは接地電位が第２の電源端子２３に与えら
れる。典型的には、正の供給電圧＋Ｖは約＋５．０ボル
トにされる。負の電源電圧−Ｖは０ボルトにされる。
ト１４、ＮＯＲ論理ゲート１６、第１の正帰還増幅器回
路１８、および第２の正帰還増幅器回路２０をさらに含
む。ゲート構成１０のすべての構成要素のための電力が
第１の外部電源端子２１および第２の外部電源端子２３
によって供給される。正の供給電圧または電位子Ｖが第
１の電源端子２１に与えられ、かつ負の電源電圧または
電位−Ｖまたは接地電位が第２の電源端子２３に与えら
れる。典型的には、正の供給電圧＋Ｖは約＋５．０ボル
トにされる。負の電源電圧−Ｖは０ボルトにされる。
ゲート構成１０は、寄生インダクタンスＬを有するライ
ン２２を介して、そこへ接続された容量性負荷ＣＡＰを
有する出力ノードＡを駆動するために用いられる。ＮＡ
ＮＤ論理ゲート１４はその一方の入力上でライン２４上
のデータ入力信号ＤＡＴＡを受取り、かつその他方の入
力上でインバータ１２を介してライン２６上の能動化信
号ＥＮを受取る。ライン２８上のＮＡＮＤ論理ゲート１
４の出力はトランジスタＰ１の蛇行するゲートの駆動さ
れる端部を規定するノードＤに与えられる。
ン２２を介して、そこへ接続された容量性負荷ＣＡＰを
有する出力ノードＡを駆動するために用いられる。ＮＡ
ＮＤ論理ゲート１４はその一方の入力上でライン２４上
のデータ入力信号ＤＡＴＡを受取り、かつその他方の入
力上でインバータ１２を介してライン２６上の能動化信
号ＥＮを受取る。ライン２８上のＮＡＮＤ論理ゲート１
４の出力はトランジスタＰ１の蛇行するゲートの駆動さ
れる端部を規定するノードＤに与えられる。
トランジスタＰ１の蛇行したゲートの反対側のまたは駆
動されない端部はノードＥによって規定される。トラン
ジスタＰ１はそのソースが内部電源電位ノードＦに接続
されかつそのドレインが共通ノードＧに接続される。内
部電源電位ノードＦは直列に接続された抵抗器Ｒ１およ
びインダクタＬ１を介してｍｌの外部電源端子２１に接
続され、それは電源線における抵抗性および誘導性の構
成要素を表わす。
動されない端部はノードＥによって規定される。トラン
ジスタＰ１はそのソースが内部電源電位ノードＦに接続
されかつそのドレインが共通ノードＧに接続される。内
部電源電位ノードＦは直列に接続された抵抗器Ｒ１およ
びインダクタＬ１を介してｍｌの外部電源端子２１に接
続され、それは電源線における抵抗性および誘導性の構
成要素を表わす。
ＮＯＲ論理ゲート１６はその一方の入力上でライン２４
上の同一のデータ入力信号ＤＡＴＡを受取り、かつその
他方の入力上でライン２６上の同一の能動化信号ＥＮを
受取る。ライン３０上のＮＯＲ論理ゲート１６の出力は
トランジスタＮ１の蛇行するゲートの駆動される端部を
規定するノードＨに与えられる。トランジスタＮ１の蛇
行するゲートの反対側のまたは駆動されない端部はノー
ドＩによって規定される。トランジスタＮ１のソースは
内部接地電位ノードＪに接続されかつそのドレインは共
通ノードＧに接続される。内部接地電位ノードＪは直列
に接続された抵抗器Ｒ２およびインダクタＬ２を介して
第２の外部電源端子に接続され、それは接地線内の抵抗
性および誘導性の構成要素を表わす。
上の同一のデータ入力信号ＤＡＴＡを受取り、かつその
他方の入力上でライン２６上の同一の能動化信号ＥＮを
受取る。ライン３０上のＮＯＲ論理ゲート１６の出力は
トランジスタＮ１の蛇行するゲートの駆動される端部を
規定するノードＨに与えられる。トランジスタＮ１の蛇
行するゲートの反対側のまたは駆動されない端部はノー
ドＩによって規定される。トランジスタＮ１のソースは
内部接地電位ノードＪに接続されかつそのドレインは共
通ノードＧに接続される。内部接地電位ノードＪは直列
に接続された抵抗器Ｒ２およびインダクタＬ２を介して
第２の外部電源端子に接続され、それは接地線内の抵抗
性および誘導性の構成要素を表わす。
第１の帰還増幅器回路１８はＮＯＲ論理ゲート３２およ
びＮチャネルトランジスタＮ２で形成される。ＮＯＲ論
理ゲート３２の一方の入力はライン２８上（ノードＤ）
でＮＡＮＤ論理ゲート１４の出力に接続され、かつその
他方の入力はノードＥまたはＰチャネルの蛇行するゲー
トの駆動されない端部に接続される。ＮＯＲ論理ゲート
３２のライン３４の出力はＮチャネルトランジスタＮ２
のゲートに接続される。トランジスタＮ２のソースは内
部接地電位ノードＪに接続されかつそのドレインはノー
ドＥに接続される。
びＮチャネルトランジスタＮ２で形成される。ＮＯＲ論
理ゲート３２の一方の入力はライン２８上（ノードＤ）
でＮＡＮＤ論理ゲート１４の出力に接続され、かつその
他方の入力はノードＥまたはＰチャネルの蛇行するゲー
トの駆動されない端部に接続される。ＮＯＲ論理ゲート
３２のライン３４の出力はＮチャネルトランジスタＮ２
のゲートに接続される。トランジスタＮ２のソースは内
部接地電位ノードＪに接続されかつそのドレインはノー
ドＥに接続される。
同じように、第２の帰還増幅器回路２０はＮＡＮＤ論理
ゲート３６およびＰチャネルトランジスタＰ２で形成さ
れる。ＮＡＮＤ論理ゲート３６の一方の入力はライン３
０上（ノードＨ）でＮＯＲ論理ゲート１６の出力に接続
され、かつその他方の入力はノード■またはＮチャネル
の蛇行するゲートの駆動されない端部に接続される。Ｎ
ＡＮＤ論理ゲート３６のライン３８上の出力はＰチャネ
ルトランジスタＰ２のゲートに接続される。トランジス
タＰ２のソースは内部電源電位ノードＦに接続され、か
つそのドレインはノードｌに接続される。
ゲート３６およびＰチャネルトランジスタＰ２で形成さ
れる。ＮＡＮＤ論理ゲート３６の一方の入力はライン３
０上（ノードＨ）でＮＯＲ論理ゲート１６の出力に接続
され、かつその他方の入力はノード■またはＮチャネル
の蛇行するゲートの駆動されない端部に接続される。Ｎ
ＡＮＤ論理ゲート３６のライン３８上の出力はＰチャネ
ルトランジスタＰ２のゲートに接続される。トランジス
タＰ２のソースは内部電源電位ノードＦに接続され、か
つそのドレインはノードｌに接続される。
能動化信号ＥＮがハイまたは論理の「１」レベルにある
とき、インバータ１２の出力はローまたは論理の「０」
レベルにあり、ＮＡＮＤ論理ゲート１４の出力がハイの
論理レベルにあることを引き起こすであろう。結果とし
で、プルアップトランジスタＰ１はオフにされるであろ
う。さらに、ＮＯＲ論理ゲート１６の出力はローの論理
レベルであり、プルダウントランジスタＮ１をもオフに
するであろう。これは共通ノードＧにおいてハイインピ
ーダンストライステートモードを発生し、そこにおいて
ゲート構成１０は能動化されない。
とき、インバータ１２の出力はローまたは論理の「０」
レベルにあり、ＮＡＮＤ論理ゲート１４の出力がハイの
論理レベルにあることを引き起こすであろう。結果とし
で、プルアップトランジスタＰ１はオフにされるであろ
う。さらに、ＮＯＲ論理ゲート１６の出力はローの論理
レベルであり、プルダウントランジスタＮ１をもオフに
するであろう。これは共通ノードＧにおいてハイインピ
ーダンストライステートモードを発生し、そこにおいて
ゲート構成１０は能動化されない。
こうして、通常の動作に対して能動化信号ＥＮはローま
たは論理のｒＯＪレベルでなくてはならない。
たは論理のｒＯＪレベルでなくてはならない。
この発明の出力ドライバゲート構成１０の通常の動作を
理解するために、第１図のゲート構成内の様々な点にお
いて現われる波形を示す図面の第２図（７）（ａ）ない
しくｆ）が今参照される。初めに、能動化信号ＥＮがロ
ーの論理レベルにありかつデータ入力信号ＤＡＴＡもま
たローの論理レベルにあると仮定する。さらに、トラン
ジスタＮ１およびＰ２の双方がオンにされかつトランジ
スタＰ１およびＮ２の両方がオフにされると仮定する。
理解するために、第１図のゲート構成内の様々な点にお
いて現われる波形を示す図面の第２図（７）（ａ）ない
しくｆ）が今参照される。初めに、能動化信号ＥＮがロ
ーの論理レベルにありかつデータ入力信号ＤＡＴＡもま
たローの論理レベルにあると仮定する。さらに、トラン
ジスタＮ１およびＰ２の双方がオンにされかつトランジ
スタＰ１およびＮ２の両方がオフにされると仮定する。
結果として、出力ノードＡはローの論理レベルにあるで
あろう。
あろう。
データ入力信号ＤＡＴＡが第２図の（ａ）に示されるよ
うに時間ｔ１においてローからハイへの遷移をするとき
、ライン３０上のＮＯＲ論理ゲート１６の出力は迅速に
ハイからローへの遷移をしそのためトランジスタＮ１の
駆動されるゲートの端部をオフにする。さらに、ライン
３８上のＮＡＮＤ論理ゲート３６の出力がローからハイ
への遷移を迅速にしてそのためＮＯＲゲート１６の出力
における変化に応答してトランジスタＰ２をオフにする
であろう。順にこれはプルダウントランジスタＮ１の駆
動されない端部（ノードＩ）がオフになることを引き起
こす。同時に、制御信号を規定するライン２８上のＮＡ
ＮＤ論理ゲート１４の出力が迅速にハイからローへの遷
移をし、そのためプルダウントランジスタＰ１の駆動さ
れるゲートの端部（ノードＤ）をオンにする。
うに時間ｔ１においてローからハイへの遷移をするとき
、ライン３０上のＮＯＲ論理ゲート１６の出力は迅速に
ハイからローへの遷移をしそのためトランジスタＮ１の
駆動されるゲートの端部をオフにする。さらに、ライン
３８上のＮＡＮＤ論理ゲート３６の出力がローからハイ
への遷移を迅速にしてそのためＮＯＲゲート１６の出力
における変化に応答してトランジスタＰ２をオフにする
であろう。順にこれはプルダウントランジスタＮ１の駆
動されない端部（ノードＩ）がオフになることを引き起
こす。同時に、制御信号を規定するライン２８上のＮＡ
ＮＤ論理ゲート１４の出力が迅速にハイからローへの遷
移をし、そのためプルダウントランジスタＰ１の駆動さ
れるゲートの端部（ノードＤ）をオンにする。
しかしながら、トランジスタＰ１のポリシリコンのゲー
トの分布抵抗およびキャパシタンスのために、プルアッ
プレジスタＰ１はそのターンオン時間を減速されそれは
内部電源電位ノードＦにおいて現われる電流スパイク（
ｄｉ／ｄｔ）を減ずる。ノードＦにおける波形は第２図
の（ｅ）において示される。時間ｔ２において、ノード
Ｅはまだハイの論理レベルであり、こうして、ＮＯＲ論
理ゲート３２の出力はローの論理レベルに維持されるで
あろう。ノードＥにおける波形が第２図の（ｂ）に示さ
れる。時間ｔ３において、ノードＤにおけるローレベル
は蛇行するゲートのＲ−Ｃの遅延を介して伝播しかっノ
ードＥにおける駆動されないゲートの端部に達するであ
ろう、そしてそれはノードＥを負の供給電位−Ｖへ約２
分の１プルダウンする効果を持つ。結果として、ＮＯＲ
論理ゲート３２の出力はローからハイへの遷移をし、そ
れゆえトランジスタＮ２がオンになることを引き起こす
。
トの分布抵抗およびキャパシタンスのために、プルアッ
プレジスタＰ１はそのターンオン時間を減速されそれは
内部電源電位ノードＦにおいて現われる電流スパイク（
ｄｉ／ｄｔ）を減ずる。ノードＦにおける波形は第２図
の（ｅ）において示される。時間ｔ２において、ノード
Ｅはまだハイの論理レベルであり、こうして、ＮＯＲ論
理ゲート３２の出力はローの論理レベルに維持されるで
あろう。ノードＥにおける波形が第２図の（ｂ）に示さ
れる。時間ｔ３において、ノードＤにおけるローレベル
は蛇行するゲートのＲ−Ｃの遅延を介して伝播しかっノ
ードＥにおける駆動されないゲートの端部に達するであ
ろう、そしてそれはノードＥを負の供給電位−Ｖへ約２
分の１プルダウンする効果を持つ。結果として、ＮＯＲ
論理ゲート３２の出力はローからハイへの遷移をし、そ
れゆえトランジスタＮ２がオンになることを引き起こす
。
順に、これは時間ｔ４においてノードＥが負の供給電位
−■までずっとプルダウンされることを引き起こし、そ
れはノードＪに結合される。それゆえ、プルアップトラ
ンジスタＰ１はよりハードにオンにされそれゆえ出力ノ
ードＡが完全な正の供給電位子Ｖまたはハイの論理レベ
ルに迅速に達することを可能とする。出力ノードＡにお
ける波形が第２図の（ｄ）において示される。
−■までずっとプルダウンされることを引き起こし、そ
れはノードＪに結合される。それゆえ、プルアップトラ
ンジスタＰ１はよりハードにオンにされそれゆえ出力ノ
ードＡが完全な正の供給電位子Ｖまたはハイの論理レベ
ルに迅速に達することを可能とする。出力ノードＡにお
ける波形が第２図の（ｄ）において示される。
データ入力信号ＤＡＴＡが時間ｔ５においてハイからロ
ーへの遷移をするとき、ライン２８上のＮＡＮＤ論理ゲ
ート１４の出力がローからハイへの遷移を迅速にし、そ
れゆえトランジスタＰ１の駆動されないゲートの端部を
オフにする。さらに、ＮＡＮＤゲート１４の出力におけ
る変化に応答して、ライン３４上のＮＯＲ論理ゲート３
２の出力がハイからローへの遷移を迅速にしそのためト
ランジスタＮ２をオフにする。順にこれはトランジスタ
Ｐ１の駆動されないゲートの端部（ノードＥ）がオフと
なることを引き起こす。同時に、ＮＯＲ論理ゲート１６
の出力がローからハイへの遷移を急速にしそれゆえプル
ダウントランジスタＮ１の駆動されるゲートの端部（ノ
ードＨ）をオンにする。
ーへの遷移をするとき、ライン２８上のＮＡＮＤ論理ゲ
ート１４の出力がローからハイへの遷移を迅速にし、そ
れゆえトランジスタＰ１の駆動されないゲートの端部を
オフにする。さらに、ＮＡＮＤゲート１４の出力におけ
る変化に応答して、ライン３４上のＮＯＲ論理ゲート３
２の出力がハイからローへの遷移を迅速にしそのためト
ランジスタＮ２をオフにする。順にこれはトランジスタ
Ｐ１の駆動されないゲートの端部（ノードＥ）がオフと
なることを引き起こす。同時に、ＮＯＲ論理ゲート１６
の出力がローからハイへの遷移を急速にしそれゆえプル
ダウントランジスタＮ１の駆動されるゲートの端部（ノ
ードＨ）をオンにする。
しかしながら、トランジスタＮ１のポリシリコンのゲー
トの分布抵抗およびキャパシタンスのために、プルダウ
ントランジスタＮ１がそのターンオン時間を減速され、
それは第２図の＜ｆ）において示されるように内部接地
ノードＪにおいて現われる電流スパイク（ｄ ｉ／ｄ
ｔ）を減じる。時間ｔ６において、ノード！はまだロー
の論理レベルにあり、かつこうしてＮＡＮＤ論理ゲート
３６の出力はハイの論理レベルに維持されるであろう。
トの分布抵抗およびキャパシタンスのために、プルダウ
ントランジスタＮ１がそのターンオン時間を減速され、
それは第２図の＜ｆ）において示されるように内部接地
ノードＪにおいて現われる電流スパイク（ｄ ｉ／ｄ
ｔ）を減じる。時間ｔ６において、ノード！はまだロー
の論理レベルにあり、かつこうしてＮＡＮＤ論理ゲート
３６の出力はハイの論理レベルに維持されるであろう。
時間ｔ７において、ノードＨにおけるハイのレベルは蛇
行するゲートのＲ−Ｃの遅延を介して伝播しかつノード
Ｉにおける駆動されないゲートの端部に達し、そしてそ
れはノードＩを正の供給電位＋Ｖの約２分の１にプルア
ップする効果を持つ。
行するゲートのＲ−Ｃの遅延を介して伝播しかつノード
Ｉにおける駆動されないゲートの端部に達し、そしてそ
れはノードＩを正の供給電位＋Ｖの約２分の１にプルア
ップする効果を持つ。
結果として、ＮＡＮＤ論理ゲート３６の出力はハイから
ローへの遷移をしそのためトランジスタＰ２がオンにな
ることを引き起こす。
ローへの遷移をしそのためトランジスタＰ２がオンにな
ることを引き起こす。
順にこれは時間ｔ７においてノード■が正の供給＋Ｖま
でずっと引かれることを引き起こし、それはノードＦに
結合される。ノードＩにおける波形が第２図の（Ｃ）に
示される。それゆえ、ｍ２図の（ｄ）に示されるように
出力ノードＡが完全な負の供給電位−Ｖまたはローの論
理レベルに急速に達することを可能とするようにプルダ
ウントランジスタＮ１がよりハードにオンにされるであ
ろう。
でずっと引かれることを引き起こし、それはノードＦに
結合される。ノードＩにおける波形が第２図の（Ｃ）に
示される。それゆえ、ｍ２図の（ｄ）に示されるように
出力ノードＡが完全な負の供給電位−Ｖまたはローの論
理レベルに急速に達することを可能とするようにプルダ
ウントランジスタＮ１がよりハードにオンにされるであ
ろう。
前述の詳細な説明から、この発明が内部電源電位および
接地電位ノード上に減じられた電圧スパイクを有するＴ
ＴＬ出力ドライバゲート構成を提供することがこうして
理解されることができる。
接地電位ノード上に減じられた電圧スパイクを有するＴ
ＴＬ出力ドライバゲート構成を提供することがこうして
理解されることができる。
そのドライバゲート構成はそのゲートがそれの・ターン
オン時間を減速するように蛇行しているプルアップトラ
ンジスタおよびプルダウントランジスタを含む。さらに
、第１および第２の正の帰還増幅器がトランジスタの駆
動されないゲートの端部をそれぞれの負および正のｍ源
ｍ位までずっと引くことを容易にするために設けられる
。
オン時間を減速するように蛇行しているプルアップトラ
ンジスタおよびプルダウントランジスタを含む。さらに
、第１および第２の正の帰還増幅器がトランジスタの駆
動されないゲートの端部をそれぞれの負および正のｍ源
ｍ位までずっと引くことを容易にするために設けられる
。
この発明の好ましい実施例であると現在考えられるもの
が説明されかつ示されたけれども、この発明の真の範囲
から逸脱することなしに様々な変更および修正がなされ
るかもしれずかつ均等物がそのエレメントと代用される
かもしれないことが当業者に理解されるであろう。加え
て、それの中心的な範囲から逸脱することなしにこの発
明の教示に特定の状況または材料を適合させるように多
くの修正がなされるかもしれない。それゆえ、この発明
を実施するために意図された最良のモードとして開示さ
れた特定の実施例にこの発明が制限されないこと、しか
しこの発明は前掲の特許請求の範囲に入るすべての実施
例を含むであろうことが意図される。
が説明されかつ示されたけれども、この発明の真の範囲
から逸脱することなしに様々な変更および修正がなされ
るかもしれずかつ均等物がそのエレメントと代用される
かもしれないことが当業者に理解されるであろう。加え
て、それの中心的な範囲から逸脱することなしにこの発
明の教示に特定の状況または材料を適合させるように多
くの修正がなされるかもしれない。それゆえ、この発明
を実施するために意図された最良のモードとして開示さ
れた特定の実施例にこの発明が制限されないこと、しか
しこの発明は前掲の特許請求の範囲に入るすべての実施
例を含むであろうことが意図される。
第１図はこの発明の原理に従って構成されたＴＴＬ出力
ドライバゲート構成の略回路図であり、さらに 第２図の（ａ）ないしくｆ）は第１図の回路内の様々な
点における波形であり、それはそれの動作を理解する上
で役立つ。 図において、１０はＴＴＬ出力ドライバゲート構成であ
り、１２はインバータであり、１４はＮＡＮＤ論理ゲー
トであり、１６はＮＯＲ論理ゲートであり、１８および
２０は正帰還増幅器回路であり、２１および２３は外部
電源端子であり、３２はＮＯＲ論理ゲートであり、３６
はＮＡＮＤ論理ゲートであり、ＥＮは能動化信号であり
、ＤＡＴＡはデータ入力信号であり、ＰｌはＰチャネル
プルアップ電界効果トランジスタであり、Ｒ２はＰチャ
ネルトランジスタであり、Ｎ１はＮチャネルプルダウン
電界効果トランジスタであり、Ｎ２はＮチャネルトラン
ジスタであり、ＬｌおよびＬ２はインダクタであり、Ｒ
１およびＲ２は抵抗器であり、ＣＡＰは容量性負荷であ
る。 特許出願人 アドバンスト・マイクロ・ディバイシズ・
インコーポレーテッド
ドライバゲート構成の略回路図であり、さらに 第２図の（ａ）ないしくｆ）は第１図の回路内の様々な
点における波形であり、それはそれの動作を理解する上
で役立つ。 図において、１０はＴＴＬ出力ドライバゲート構成であ
り、１２はインバータであり、１４はＮＡＮＤ論理ゲー
トであり、１６はＮＯＲ論理ゲートであり、１８および
２０は正帰還増幅器回路であり、２１および２３は外部
電源端子であり、３２はＮＯＲ論理ゲートであり、３６
はＮＡＮＤ論理ゲートであり、ＥＮは能動化信号であり
、ＤＡＴＡはデータ入力信号であり、ＰｌはＰチャネル
プルアップ電界効果トランジスタであり、Ｒ２はＰチャ
ネルトランジスタであり、Ｎ１はＮチャネルプルダウン
電界効果トランジスタであり、Ｎ２はＮチャネルトラン
ジスタであり、ＬｌおよびＬ２はインダクタであり、Ｒ
１およびＲ２は抵抗器であり、ＣＡＰは容量性負荷であ
る。 特許出願人 アドバンスト・マイクロ・ディバイシズ・
インコーポレーテッド
Claims (20)
- （１）内部電源電位および接地電位ノード上の減じられ
た電圧スパイクを有するＴＴＬ出力ドライバゲート構成
であって、 蛇行するゲート、ソースおよびドレインを有するＰチャ
ネルプルアップトランジスタ（Ｐ１）を含み、前記プル
アップトランジスタ（Ｐ１）のソースが内部電源電位ノ
ードを介して正の電位に結合されかつそのドレインが出
力ノードに結合され、前記プルアップトランジスタ（Ｐ
１）の前記蛇行するゲートは第１の端部および第２の端
部で形成され、さらに、 蛇行するゲート、ソースおよびドレインを有するＮチャ
ネルプルダウントランジスタ（Ｎ１）を含み、前記プル
ダウントランジスタ（Ｎ１）のソースは内部接地電位ノ
ードを介して負の電位に結合されかつそのドレインは出
力ノードに結合され、前記プルダウントランジスタ（Ｎ
１）の前記蛇行するゲートは第１の端部および第２の端
部で形成され、さらに、 ローからハイへの遷移をするデータ入力信号に応答して
、前記プルアップトランジスタの第１のゲートの端部に
接続される第１の制御信号を発生するための第１の論理
手段（１４）と、 ハイからローへの遷移をするデータ入力信号に応答して
、前記プルダウントランジスタ（Ｎ１）の第１のゲート
の端部に接続される第２の制御信号を発生するための第
２の論理手段（１６）と、前記プルアップトランジスタ
（Ｎ１）の第１および第２のゲートの端部の間に接続さ
れ、かつ第１の制御信号に応答して、出力ノードにおけ
るローからハイへの論理の遷移を容易にするように前記
プルアップトランジスタ（Ｐ１）の第２のゲートの端部
を負の電位までずっとプルダウンするための第１の正の
帰還増幅器手段（１８）と、前記プルダウントランジス
タ（Ｎ１）の第１および第２のゲートの端部の間に接続
され、かつ第２の制御信号に応答して、出力ノードにお
けるハイからローへの論理の遷移を容易にするように前
記プルダウントランジスタの第２のゲートの端部を正の
電位までずっとプルアップするための第２の正の帰還増
幅器手段（２０）とを含み、 それによって蛇行したゲートの分布Ｒ−Ｃが前記プルア
ップトランジスタ（Ｐ１）およびプルダウントランジス
タ（Ｎ１）のターンオン時間を減速し、そのため出力ノ
ードにおける遷移の間の内部電源電位および接地電位ノ
ードにおける電圧スパイクを減じる、ＴＴＬ出力ドライ
バゲート構成。 - （２）前記第１の論理手段が第１のＮＡＮＤ論理ゲート
（１４）を含む、請求項１に記載のドライバゲート構成
。 - （３）前記第２の論理手段が第１のＮＯＲ論理ゲート（
１６）を含む、請求項１に記載のドライバゲート構成。 - （４）出力ノードにおいてローからハイへの遷移を発生
するために前記プルダウントランジスタ（Ｎ１）が迅速
にオフにされる、かつ内部電源ノードにおける電圧スパ
イクを減じるように前記プルアップトランジスタ（Ｐ１
）が最初にゆっくりオンにされる、請求項１に記載のド
ライバゲート構成。 - （５）出力ノードにおいてハイからローへの遷移を発生
するために前記プルアップトランジスタ（Ｐ１）が迅速
にオフにされ、かつ内部接地ノードにおける電圧スパイ
クを減じるように前記プルダウントランジスタ（Ｎ１）
が最初にゆっくりとオンにされる、請求項１に記載のド
ライバゲート構成。 - （６）前記第１の正帰還増幅器手段が第２のＮＯＲ論理
ゲート（３２）および第２のＮチャネルトランジスタ（
Ｎ２）を含む、請求項１に記載のドライバゲート構成。 - （７）前記第２のＮＯＲ論理ゲート（３２）の一方の入
力が前記プルアップトランジスタ（Ｐ１）の第１のゲー
トの端部に接続され、かつその他方の入力が前記プルア
ップトランジスタ（Ｐ１）の箪２のゲートの端部に接続
され、前記第２のＮチャネルトランジスタ（Ｎ２）のゲ
ートが前記第２のＮＯＲゲート（３２）の出力に接続さ
れ、そのドレインが前記プルアップトランジスタ（Ｐ１
）の第２のゲートの端部に接続され、かつそのソースが
接地電位ノードに接続される、請求項６に記載のドライ
バゲート構成。 - （８）前記第２の正帰還増幅器手段が第２のＮＡＮＤ論
理ゲート（３６）および第２のＰチャネルトランジスタ
（Ｐ２）を含む、請求項１に記載のドライバゲート構成
。 - （９）前記第２のＮＡＮＤゲート（３８）の一方の入力
が前記プルダウントランジスタ（Ｎ１）の第１のゲート
の端部に接続され、かつその他方の入力が前記プルダウ
ントランジスタ（Ｎ１）の第２のゲートの端部に接続さ
れ、前記第２のＰチャネルトランジスタ（Ｐ２）のゲー
トが前記第２のＮＡＮＤゲート（３６）の出力に接続さ
れ、そのドレインが前記プルダウントランジスタ（Ｎ１
）の第２のゲートの端部に接続され、かつそのソースが
内部電源電位ノードに接続される、請求項８に記載のド
ライバゲート構成。 - （１０）内部電源電位および接地電位ノード上の減じら
れた電圧スパイクを有するＴＴＬ出力ドライバゲート構
成であって、 蛇行するゲート、ソースおよびドレインを有するＰチャ
ネルプルアップトランジスタ（Ｐ１）を含み、前記プル
アップトランジスタ（Ｐ１）のソースが内部電源電位ノ
ードを介して正の電位に結合されかつそのドレインが出
力ノードに結合され、前記プルアップトランジスタ（Ｐ
１）の前記蛇行するゲートが第１の端部および第２の端
部で形成され、さらに、 蛇行するゲート、ソースおよびドレインを有するＮチャ
ネルプルダウントランジスタ（Ｎ１）を含み、前記プル
ダウントランジスタ（Ｎ１）のソースが内部接地電位ノ
ードを介して負の電位に結合されかつそのドレインが出
力ノードに結合され、前記プルダウントランジスタ（Ｎ
１）の前記蛇行するゲートが第１の端部および第２の端
部で形成され、さらに、 ローからハイへの遷移をするデータ入力信号に応答して
前記プルアップトランジスタの第１のゲートの端部に接
続される第１の制御信号を発生するための第１のＮＡＮ
Ｄ論理ゲート（１４）と、ハイからローへの遷移をする
データ入力信号に応答して前記プルダウントランジスタ
（Ｎ１）の第１のゲートの端部に接続される第２の制御
信号を発生するための第１のＮＯＲ論理ゲート（１６）
と、 前記プルアップトランジスタ（Ｎ１）の第１および第２
のゲートの端部の間に接続され、出力ノードにおけるロ
ーからハイへの論理の遷移を容易にするように第１の制
御信号に応答して前記プルアップトランジスタ（Ｐ１）
の第２のゲートの端部を負の電位までずっとプルダウン
するための第１の正帰還増幅器手段（１８）と、 前記プルダウントランジスタ（Ｎ１）の第１および第２
のゲートの端部の間に接続され、かつ出力ノードにおけ
るハイからローへの論理の遷移を容易にするように第２
の制御信号に応答して前記プルダウントランジスタの第
２のゲートの端部を正の電位までずっとプルアップする
ための第２の正帰還増幅器手段（２０）とを含み、 それによって蛇行するゲートの分布Ｒ−Ｃが前記プルア
ップトランジスタ（Ｐ１）およびプルダウントランジス
タ（Ｎ１）のターンオン時間を減速しそのため出力ノー
ドにおける遷移の間の内部電源電位および接地電位ノー
ドにおける電圧スパイクを減じる、ＴＴＬ出力ドライバ
ゲート構成。 - （１１）前記プルダウントランジスタ（Ｎ１）が出力ノ
ードにおいてローからハイへの遷移を発生するために迅
速にオフとなり、かつ前記プルアップトランジスタ（Ｐ
１）が内部電源ノードにおける電圧スパイクを減じるよ
うに初めにゆっくりオンとなる、請求項１０に記載のド
ライバゲート構成。 - （１２）前記プルアップトランジスタ（Ｐ１）が出力ノ
ードにおいてハイからローへの遷移を発生するために迅
速にオフとなり、かつ前記プルダウントランジスタ（Ｎ
１）が内部接地ノードにおける電圧スパイクを減じるよ
うに初めにゆっくりとオンになる、請求項１１に記載の
ドライバゲート構成。 - （１３）前記第１の正帰還増幅器手段が第２のＮＯＲ論
理ゲート（３２）と第２のＮチャネルトランジスタ（Ｎ
２）とを含む、請求項１２に記載のドライバゲート構成
。 - （１４）前記第２のＮＯＲ論理ゲート（３２）の一方の
入力が前記プルアップトランジスタ（Ｐ１）の第１のゲ
ートの端部に接続されかつその他方の入力が前記プルア
ップトランジスタ（Ｐ１）の第２のゲートの端部に接続
され、前記第２のＮチャネルトランジスタ（Ｎ２）のゲ
ートが前記第２のＮＯＲゲート（３２）の出力に接続さ
れ、そのドレインが前記プルアップトランジスタ（Ｐ１
）の第２のゲートの端部に接続され、かつそのソースが
接地電位ノードに接続される、請求項１３に記載のドラ
イバゲート構成。 - （１５）前記第２の正帰還増幅器手段が第２のＮＡＮＤ
論理ゲート（３６）と第２のＰチャネルトランジスタ（
Ｐ２）とを含む、請求項１４に記載のドライバゲート構
成。 - （１６）前記第２のＮＡＮＤゲート（３８）の一方の入
力が前記プルダウントランジスタ（Ｎ１）の第１のゲー
トの端部に接続されかつその他方の入力が前記プルダウ
ントランジスタ（Ｎ１）の第２のゲートの端部に接続さ
れ、前記第２のＰチャネルトランジスタ（Ｐ２）のゲー
トが前記第２のＮＡＮＤゲート（３６）の出力に接続さ
れ、そのドレインが前記プルダウントランジスタ（Ｎ１
）の第２のゲートの端部に接続され、かつそのソースが
内部電源電位ノードに接続される、請求項１５に記載の
ドライバゲート構成。 - （１７）内部電源電位ノードにおける減じられた電圧ス
パイクを有するＴＴＬ出力ドライバゲート構成であって
、 蛇行するゲート、ソースおよびドレインを有するＰチャ
ネルプルアップトランジスタ（Ｐ１）を含み、前記プル
アップトランジスタ（Ｐ１）のソースは内部電源電位ノ
ードを介して正の電位に結合されかつそのドレインは出
力ノードに結合され、前記プルアップトランジスタ（Ｐ
１）の前記蛇行するゲートは第１の端部および第２の端
部で形成され、さらに、 ローからハイへの遷移をするデータ入力信号に応答して
、前記プルアップトランジスタ（Ｐ１）の第１のゲート
の端部に接続される、制御信号を発生するための論理手
段と、 前記プルアップトランジスタ（Ｐ１）の第１および第２
のゲートの端部の間に接続されかつ出力ノードにおける
ローからハイへの論理の遷移を容易にするように制御信
号に応答して前記プルアップトランジスタの第２のゲー
トの端部を負の供給電位までずっとプルダウンするため
の正帰還増幅器手段（１８）とを含み、 それによって蛇行するゲートの分布Ｒ−Ｃが前記プルア
ップトランジスタのターンオン時間を減速しそのため出
力ノードにおける遷移の間の内部電源電位ノードにおけ
る電圧スパイクを減じる、ＴＴＬ出力ドライバゲート構
成。 - （１８）前記論理手段が第１のＮＡＮＤ論理ゲート（１
４）を含む、請求項１７に記載のドライバゲート構成。 - （１９）前記正帰還増幅器手段がＮＯＲ論理ゲート（３
２）およびＮチャネルトランジスタ（Ｎ２）を含む、請
求項１８に記載のドライバゲート構成。 - （２０）前記ＮＯＲ論理ゲート（３２）の一方の入力が
前記プルアップトランジスタ（Ｐ１）の第１のゲートの
端部に接続されかつその他方の入力が前記プルアップト
ランジスタ（Ｐ１）の第２のゲートの端部に接続され、
前記Ｎチャネルトランジスタ（Ｎ２）のゲートが前記Ｎ
ＯＲゲート（３２）の出力に接続され、そのドレインが
前記プルアップトランジスタ（Ｐ１）の第２のゲートの
端部に接続され、かつそのソースが接地電位ノードに接
続される、請求項１９に記載のドライバゲート構成。
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