JPH0240913A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造技術に関し、特に半導体基
板−配線間を電気的に接続するコンタクトホールの埋込
みに適用して効果のある技術に関するものである。

〔従来の技術〕

半導体装置の高集積化に伴い、半導体基板（以下、基板
という）と配線との間を電気的に接続するコンタクトホ
ールや多層配線間を電気的に接続するスルーホールの径
が微細化し、また、そのアスペクト比も増大しつつある
。そのため、コンタクトホール（スルーホール）内に被
着されるＡβなどの導電膜のステンプカバレージや膜質
が低下し、配線の信頼性が低下するという深刻な問題が
生じている。

その対策として、コンタクトホールの断面形状をテーパ
状あるいは階段状に加工して導電膜のステップカバレー
ジを向上させる技術が実用化されているが、集積回路の
微細化とともに、テーパ状や階段状に加工するスペース
的な余裕すら少なくなってきた。

そこで注目されているのが、選択ＣＶＤ法によるタング
ステン（Ｗ）の埋込み技術ならびにバイアススパッタ法
によるＡＩの埋込み技術である。

選択ＣＶＤ法によるＷの埋込み技術については、例えば
株式会社プレスジャーナル社発行、「セミコンダクター
・ワールド、１９８８年３月号」Ｐ４３〜Ｐ４４に記載
がある。

また、バイアススパッタ法によるＡＩの埋込み技術につ
いては、同じく「セミコンダクター・ワールド、１９８
８年２月号」Ｐ７７〜Ｐ８３に記載がある。

〔発明が解決しようとする課題〕 しかしながら、選択ＣＶＤ法によるＷの埋込み技術は、
現在開発途上にある技術であり、基板へのＷの食い込み
の問題や下地との選択性の問題など、未だ解決されてい
ない問題を抱えている。

一方、バイアススパッタ法によるＡＩの埋込み技術は、
高アスペクト比のコンタクトホールに適用するには、埋
込み能力に限界があり、また、基板に負バイアスを印加
してアルゴン（Ａｒ）をプラズマ化するため、埋込んだ
ＡＩ腹膜中Ａｒが取り込まれ易く、その結果、ＡＩ膜の
抵抗値が増大したり、膜質が劣化したりするなどの問題
がある。

さらに、Ａｒイオンによって基板に損傷が生じることも
バイアススパッタ法の欠点である。

このように、Ｗの選択ＣＶＤ法やＡｌのバイアススパッ
タ法には、未だ解決すべき課題が多く、４メガビツト　
（Ｍｂｉｔ）　　Ｍ　ＯＳ・ダイナミックＲＡＭ　（Ｄ
ＲＡＭ）　や１６メガビツ）ＭＯＳ−ＤＲＡＭのような
、サブミクロンオーダーのコンタクトホール径を有する
超ＬＳＩの製造工程に適用するには、信頼性の面で問題
がある。

本発明は、上記した問題点に着目してなされたものであ
り、その目的は、信頼性の高いコンタクトホール埋′込
み技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明
細書の記述および添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。

すなわち、ＣＶＤ法を用いてコンタクトホールの底部お
よび側壁に、このコンタクトホールの径に対して充分薄
い膜厚のシリサイド層を形成した後、ＣＶＤ法を用いて
コンタクトホールの内部をポリシリコンで埋込み、次い
で、シリサイドとポリシリコンとをエッチバックしてコ
ンタクトホールの開口部を平坦化した後、開口部に露出
したポリシリコンの表面を高融点金属またはそのシリサ
イドで被覆することによって、コンタクトホールの埋込
みを行う半導体装置の製造方法である。

〔作用〕

ＣＶＤ法によるシリサイド膜は、その膜厚がコンタクト
ホールの径に対して充分薄い場合には、コンタクトホー
ルの断面形状に忠実に被着される。

また、ＣＶＤ法によるポリシリコンは、ステップカバレ
ージが非常に良好であるため、微小な径のコンタクトホ
ールであっても、その内部に完全に埋込まれる。

さらに、シリサイドとポリシリコンとをエッチバックし
てコンタクトホールの開口部を平坦化した後、開口部に
露出したポリシリコンの表面を高融点金属またはそのシ
リサイドで被覆することにより、コンタクトホールの導
電性が確保される。

以上の工程により、信頼性の高いコンタクトホールの埋
込みが実現される。

〔実施例〕

第１図（ａ）〜（ｅ）は、本発明の一実施例である半導
体装置の製造方法を示す半導体基板の要部拡大断面図、
第２図は、本発明により得られる半導体基板の要部断面
図である。

本実施例の半導体装置は、例えば４メ′ガビットの大容
量を有するＭＯＳ　−ＤＲＡＭである。

第２図に示すように、例えば１０Ω・ｃｌｌｌＩの抵抗
値を有するｐ−形Ｓｉ単結晶からなる基板ｌには、ｐ形
不純物を拡散した埋込みバリヤ層２が形成され、その上
層には、ｎ形不純物を拡散した低濃度拡散層３と高濃度
拡散層４とが形成されている。

基板ｌの主面には、Ｓｉｎ、からなるフィールド絶縁膜
５が、ＬＯＣＯ３法（選択酸化法）によって形成され、
このフィールド絶縁膜５で囲まれた図示しないトランジ
スタ形成領域には、Ｍ　ＯＳ・ＦＥＴを構成するゲート
電極やソース・ドレイン電極が形成されている。

フィールド絶縁膜５の上層には、ＳｉＯ２からなる酸化
膜６が、ＣＶＤ法あるいは熱酸化法によって形成され、
さらにその上層には、第一の層間絶縁膜７が形成されて
いる。この層間絶縁膜７は、例えばＣＶＤ法で被着した
Ｂ　Ｐ　Ｓ　Ｇ　（Ｂｏｒｏ　Ｐｈｏｓｐｈｏ　５ｉｌ
ｉｃａｔｅ　Ｇｌａｓｓ）をグラスフローして平坦化し
たものである。

層間絶縁膜７の上層には、ビット線を構成する第一層配
線８がパターン形成され、コンタクトホール９を介して
基板１の高濃度拡散層４と電気的に接続されている。

コンタクトホール９の内部の底部と側壁とには、ＷＳ　
ｉ、やＭｏＳｉｘ　などからなる薄いシリサイド層ｔＯ
ａが形成され、このシリサイド層１０ａで囲まれたコン
タクトホール９の中心部には、ポリシリコン（多結晶シ
リコン）１１が埋込まれている。また、このポリシリコ
ン１１の表面には、Ｐ　ｔ　Ｓ　Ｉ　Ｘ　などからなる
薄いシリサイド層１０ｂが形成されている。

すなわち、このコンタクトホール９は、ポリシリコン１
１とシリサイド層１０ａ、１０ｂとで埋込まれ、非導電
性材料からなるポリシリコン１１が導電性材料からなる
シリサイド層１０ａ、１０ｂで被覆された構造になって
いる。

第一層配線８は、ＴｉＮなどからなるバリヤメタル８ａ
の表面にＡ、ｉ！層８ｂを積層した二層構造からなる。

これは、Ａｆ層８ｂとコンタクトホール９のシリサイド
層ｔｏａ、１０ｂとが直接接触すると、合金化反応が生
じ、コンタクト抵抗が増大するため、それを防止するた
めの構成である。

また、第一層配線８を二層化したことにより、併せてそ
の信頼惟も向上する。さらに、第一層配線８のＡβ暦８
ｂには、そのエレクトロマイグレーション耐性およびス
トレスマイグレーション耐性を向上させるため、Ｃｕや
８１などの合金元素を添加したＡ２合金が使用されてい
る。

第一層配線８の上層には、第二の層間絶縁膜１２が形成
されている。この層間絶縁膜１２は、例えばＣＶＤ法で
被着したＳ　ｉ　０２　の間にＳＯＧ　（Ｓｐｉｎ　Ｏ
ｎ　Ｇｌａｓｓ）を挟んだ三層構造からなる。

層間絶縁膜１２の上層には、第一層配線８のＡ１層８ｂ
と同じ組成のＡ１合金からなる第二層配線層１３がパタ
ーン形成され、図示しないスルーホールを介してトラン
ジスタ形成領域のワード線などと電気的に接続されてい
る。

第二層配線１３の上層には、パッシベーション膜１４が
形成されている。このパソンベーンヨン膜１４は、例え
ばＣＶＤ法で被着した５ｉｎ２と、同じ＜　ＣＶＤ法で
被着したＳ　ｌ　３Ｎ４との二層構造からなる。

次に、第一層配線８と基板１の高濃度拡散層４とを接続
するコンタクトホール９の埋込み工程を第１図（ａ）〜
（ｅ）を用いて説明する。

まず、層間絶縁膜７の上にホトレジストパターン１５を
形成し、反応性イオンエツチング（ＲＩＥ）などの異方
性エツチングで、断面がほぼ垂直なコンタクトホール９
を形成する。このコンタクトホール９の径は、例えば約
０．８μｍである。

次に、基板ｌの上方からリン（’Ｐ　）やヒ素（ＡＳ）
などのｎ形不純物イオンを打ち込み、コンタクトホール
９の底部に露出した低濃度拡散層３の一部に高濃度拡散
層４を形成する（第１図（ａ〕）。

次に、ホトレジストパターン１５を除去した後、ＣＶＤ
法を用いて基板１の表面にシリサイド膜１６を被着する
。ここでは、Ｗ　Ｆ　ｓ　と５ｉＨｓ　の混合ガスによ
りタングステンシリサイド膜を被着するが、その他の７
リサイド膜でも良い。このシリサイド膜１６の膜厚は、
コンタクトホール９の径に対して充分薄いものとする（
例えば、３００ｎｍ程度）。このようにすると、コンタ
クトホール９の底部および側壁には、コンタクトホール
９の断面形状に忠実なシリサイドｌ１１０ａが形成され
る。

次に、基板１をアニールしてシリサイド膜１６を低抵抗
化した後、ＣＶＤ法を用いて基板１の表面にポリシリコ
ン１１を被着する。ＣＶＤ法で被着したポリシリコン１
１は、ステップカバレージが非常に良いため、ポリシリ
コン１１の膜厚を充分厚くすることにより、コンタクト
ホール９の内部をこのポリシリコン１１で完全に埋込む
ことができる（第１図（ハ））。

次に、シリサイド膜１６とポリシリコン１１とをエッチ
バックしてコンタクトホール９の開口部を平坦化する。

これにより、コンタクトホール９の開口部の周縁部には
、シリサイド層１０ａが露出し、中心部には、ポリシリ
コン１１が露出する（第１図（Ｃ））。なお、コンタク
トホール９の開口部を平坦化する場合、ポリシリコン１
１を被着する前にあらかじめシリサイド膜１６をエッチ
バックしておき、その後被着したポリシリコン１１をさ
らにエッチバックしてもよい。

次に、スパッタ法を用いて基板１の表面にｐｔ（プラチ
ナ）などの遷移金属からなる薄膜を被着し、例えば５０
０〜６００℃でアニールを行うことにより、コンタクト
ホール９の開口部に露出したポリシリコン１１の表面を
この遷移金属でシリサイド化する。その後、基板ｌの表
面に被着された遷移金属薄膜を王水などを用いて溶解除
去することにより、ポリシリコン１１の表面にＰｔＳｉ
などからなる薄いシリサイド層１０ｂが形成される（第
１図（ｄ））。

このようにしてコンタクトホール９を埋込んだ後、バリ
ヤメタル８ａとＡＪ層８ｂを積層した二層構造の第一層
配線８をパターン形成することにより、基板ｌと第一層
配線８とをコンタクトホール１０を介して電気的に接続
することができる（第１図（ｅ））。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は、前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。

例えば、前記実施例では、コンタクトホールの開口部に
露出したポリシリコンの表面にシリサイド層を形成した
が、これに限定されるものではなく、例えばＷのような
高融点金属を選択ＣＶＤ法などでポリシリコンの露出面
部に被着することによって、ポリシリコンの表面の導電
性を確保してもよい。なお、この場合には、第一層配線
を、必ずしもバリヤメタルとＡ１層との二層構造にしな
くともよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。

すなわち、基板上に被着された絶縁膜の所定箇所をエツ
チングで開口してコンタクトホールを形成する工程と、
ＣＶＤ法を用いて上記コンタクトホールの底部および側
壁に、このコンタクトホールの径に対して充分薄い膜厚
のシリサイド層を形成する工程と、ＣＶＤ法を用いて上
記コンタクトホールの内部にポリシリコンを埋込む工程
と、上記コンタクトホールの開口部を平坦化する工程と
、上記コンタクトホールの開口部に露出した前記ポリシ
リコンの表面を高融点金属またはそのシリサイドで被覆
する工程とによって、コンタクトホールを埋込むことに
より、このコンタクトホールを介して電気的に接続され
る第一層配線と基板との接続信頼性を向上させることが
できる。

また、コンタクトホール上部にシリサイド層が設けられ
ているため、コンタクトホールと第一層配線との合わせ
ズレが発生した場合にも、コンタクトホール内に埋込ん
だポリシリコンにダメージが加わらないという効果もあ
る。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）は本発明の一実施例である半導体
装置の製造方法を示す半導体基板の要部拡大断面図、 第２図は本発明により得られる半導体基板の要部所面図
である。 １・・・半導体基板、２・・・埋込み／＜ＩＪヤ層、３
・・・低濃度拡散層、４・・・高濃度拡散層、５・・・
フィールド絶縁膜、６・・・酸化膜、７゜１２・・・層
間絶縁膜、８・・・第一層配線、８ａ・・・バリヤメタ
ル、８ｂ・・・Ａｐ層、９・・・コンタクトホール、１
０ａ、ｌＯｂ・・・シリサイド層、１１・・・ポリンリ
コン、１３・・・第二層配！、１４・・・パンンベーシ
ョン膜、１５・・・ホトレジストパターン、１６・・・
ンリサイド膜。 代理人　弁理士　筒　井　大　和 句ｉ 図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に被着された絶縁膜の所定箇所をエッ
   チングで開口してコンタクトホールを形成する工程と、
   ＣＶＤ法を用いて前記半導体基板の表面に前記コンタク
   トホールの径に対して充分薄い膜厚のシリサイドを被着
   することによって、前記コンタクトホールの底部および
   側壁にシリサイド層を形成する工程と、ＣＶＤ法を用い
   て前記半導体基板の表面にポリシリコンを被着すること
   によって、前記コンタクトホールの内部に前記ポリシリ
   コンを埋込む工程と、前記半導体基板の表面に被着され
   た前記シリサイドとポリシリコンとをエッチバックする
   ことによって、前記コンタクトホールの開口部を平坦化
   する工程と、前記コンタクトホールの開口部に露出した
   前記ポリシリコンの表面を高融点金属またはそのシリサ
   イドで被覆する工程とを含むことを特徴とする半導体装
   置の製造方法。 ２、前記コンタクトホールを介して前記半導体基板と電
   気的に接続される第一層配線をバリヤメタルとアルミニ
   ウムとの二層構造にしたことを特徴とする請求項１記載
   の半導体装置の製造方法。