JPH0241024A - 信号変換装置 - Google Patents
信号変換装置Info
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- JPH0241024A JPH0241024A JP63190556A JP19055688A JPH0241024A JP H0241024 A JPH0241024 A JP H0241024A JP 63190556 A JP63190556 A JP 63190556A JP 19055688 A JP19055688 A JP 19055688A JP H0241024 A JPH0241024 A JP H0241024A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要）
信号変換装置に係り、特に差動入力段と、この差動入力
段にトーテムポール形式で接続される２つの出力トラン
ジスタとを有しエミッタ・カップリング・ロジック（Ｅ
ＣＬ）の出力信号をトランジスタ・トランジスタ・ロジ
ック（ＴＴＬ）の信号に変換する信号変換装置に関し、 消費電力を増加させることなく、信号変換の速度を増大
させることができるようにすることを目的とし、 信号入力側トランジスタと基準電源入力側トランジスタ
とで形成される差動入力段と、この差動入力段にトーテ
ムポール形式で接続される２つのトランジスタとを有し
エミッタ・カップリング・ロジック（ＥＣＬ）の出力信
号をトランジスタ・トランジスタ・ロジック（ＴＴＬ）
の信号に変換する信号変換装置において、出力信号がロ
ーレベルからハイレベルになるとき動作してオン状態と
なるダーリントンオフバッファ回路と、上記差動入力段
の信号入力側トランジスタおよび基準電源入力側トラン
ジスタのコレクタをクランプする回路と、このクランプ
回路にバイアス電圧を印加するバイアス回路とからなる
ように構成する。
段にトーテムポール形式で接続される２つの出力トラン
ジスタとを有しエミッタ・カップリング・ロジック（Ｅ
ＣＬ）の出力信号をトランジスタ・トランジスタ・ロジ
ック（ＴＴＬ）の信号に変換する信号変換装置に関し、 消費電力を増加させることなく、信号変換の速度を増大
させることができるようにすることを目的とし、 信号入力側トランジスタと基準電源入力側トランジスタ
とで形成される差動入力段と、この差動入力段にトーテ
ムポール形式で接続される２つのトランジスタとを有し
エミッタ・カップリング・ロジック（ＥＣＬ）の出力信
号をトランジスタ・トランジスタ・ロジック（ＴＴＬ）
の信号に変換する信号変換装置において、出力信号がロ
ーレベルからハイレベルになるとき動作してオン状態と
なるダーリントンオフバッファ回路と、上記差動入力段
の信号入力側トランジスタおよび基準電源入力側トラン
ジスタのコレクタをクランプする回路と、このクランプ
回路にバイアス電圧を印加するバイアス回路とからなる
ように構成する。
本発明は、信号変換装置に係り、特に差動入力段と、こ
の差動入力段にトーテムポール形式で接続される２つの
出力トランジスタとを有しエミッタ・カップリング・ロ
ジック（ＥＣＬ）の出力信号をトランジスタ・トランジ
スタ・ロジック（ＴＴＬ）の信号に変換する信号変換装
置に関する。 電子計算機等にあって、論理回路の構成
は入力にマルチエミッタトランジスタのエミッタを用い
て論理を構成し、コレクタ出力を増幅回路のベースに接
続したトランジスタ・トランジスタ・ロジック（ＴＴＬ
）を採用する場合が多い。
の差動入力段にトーテムポール形式で接続される２つの
出力トランジスタとを有しエミッタ・カップリング・ロ
ジック（ＥＣＬ）の出力信号をトランジスタ・トランジ
スタ・ロジック（ＴＴＬ）の信号に変換する信号変換装
置に関する。 電子計算機等にあって、論理回路の構成
は入力にマルチエミッタトランジスタのエミッタを用い
て論理を構成し、コレクタ出力を増幅回路のベースに接
続したトランジスタ・トランジスタ・ロジック（ＴＴＬ
）を採用する場合が多い。
また、近年スーパコンピュータや超大型計算機等におい
て高速性を要求される分野においては、エミッタ結合の
トランジスタで論理を構成した高速作動可能なエミッタ
・カップリング・ロジック（ＥＣＬ）を採用することが
ある。
て高速性を要求される分野においては、エミッタ結合の
トランジスタで論理を構成した高速作動可能なエミッタ
・カップリング・ロジック（ＥＣＬ）を採用することが
ある。
ところで、このようなＴＴＬで作動する装置と、ＥＣＬ
で作動する装置のとを結合してＥＣＬで作動する装置の
信号をＴＴＬで作動する装置に伝送するような場合があ
る。このような場合にはＥＣＬで使用している装置の信
号と、ＴＴＬを使用している装置の信号とではその電圧
レベル等の仕様が異なる（例えばＥＣＬでは−１，８ｖ
〜−０，８Ｖ 、 ＴＴＬテはＯｖ〜３ｖ）。コノタメ
、コレラの装置の間に信号変換装置を挿入してＥＣＬの
信号をＴＴＬの信号に変換する必要がある。
で作動する装置のとを結合してＥＣＬで作動する装置の
信号をＴＴＬで作動する装置に伝送するような場合があ
る。このような場合にはＥＣＬで使用している装置の信
号と、ＴＴＬを使用している装置の信号とではその電圧
レベル等の仕様が異なる（例えばＥＣＬでは−１，８ｖ
〜−０，８Ｖ 、 ＴＴＬテはＯｖ〜３ｖ）。コノタメ
、コレラの装置の間に信号変換装置を挿入してＥＣＬの
信号をＴＴＬの信号に変換する必要がある。
従来上述したような信号変換装置として第３図に示すも
のがある。同図においてＩＳＯは負電源（ＶＥＥ）に接
続した電流源Ｑｌ、Ｑ２はＥＣＬ回路の出力を受ける差
動段を構成する第１及び第２のトランジスタで、第１の
トランジスタＱ１のベースに基準電圧（ＶＲＥＦ）が、
また第２のトランジスタＱ２のベースには入力信号が入
力される。また同図において、Ｒ１，Ｒ２は上記の第１
及び第２のトランジスタのコレクタを夫々正電源（ＶＣ
Ｃ）に接続する第１及び第２の抵抗器、更に、Ｑ３．Ｑ
４はこの正電源からの第３の抵抗Ｒ３を介してトーテム
ポール型に接続して接地（ＧＮＤ）Ｌ／た第３及び第４
のトランジスタで、第３のトラジスタＱ３のベースは上
記第１の抵抗器Ｒ１のトランジスタ側に、また、第４の
トランジスタＱ４のベースは上記第２の抵抗器Ｒ２のト
ランジスタ側に接続し、第３のトランジスタＱ３と第４
のトランジスタＱ４の接続個所を出力端子としている。
のがある。同図においてＩＳＯは負電源（ＶＥＥ）に接
続した電流源Ｑｌ、Ｑ２はＥＣＬ回路の出力を受ける差
動段を構成する第１及び第２のトランジスタで、第１の
トランジスタＱ１のベースに基準電圧（ＶＲＥＦ）が、
また第２のトランジスタＱ２のベースには入力信号が入
力される。また同図において、Ｒ１，Ｒ２は上記の第１
及び第２のトランジスタのコレクタを夫々正電源（ＶＣ
Ｃ）に接続する第１及び第２の抵抗器、更に、Ｑ３．Ｑ
４はこの正電源からの第３の抵抗Ｒ３を介してトーテム
ポール型に接続して接地（ＧＮＤ）Ｌ／た第３及び第４
のトランジスタで、第３のトラジスタＱ３のベースは上
記第１の抵抗器Ｒ１のトランジスタ側に、また、第４の
トランジスタＱ４のベースは上記第２の抵抗器Ｒ２のト
ランジスタ側に接続し、第３のトランジスタＱ３と第４
のトランジスタＱ４の接続個所を出力端子としている。
そして、Ｒ４は第４のトランジスタＱ４のベースを接地
している第４の抵抗器である。
している第４の抵抗器である。
そしてこの信号変換装置によれば、入力端子にＥＣＬの
ロウレベル信号が入力した時には、基準電圧との関係で
第１のトランジスタＱ１に電流が流れ第１の抵抗器Ｒ１
の電圧が下がり、第３のトランジスタＱ３がオフ状態と
なる。このとき第２のトランジスタＱ２には電流は流れ
ないから、第４のトランジスタＱ４のベースは第２の抵
抗器Ｒ２および第４の抵抗器Ｒ４によりバイアスされ、
トランジスタＱ４はオン状態となり出力端子にはＴＴＬ
のロウレベルの信号が出力される。
ロウレベル信号が入力した時には、基準電圧との関係で
第１のトランジスタＱ１に電流が流れ第１の抵抗器Ｒ１
の電圧が下がり、第３のトランジスタＱ３がオフ状態と
なる。このとき第２のトランジスタＱ２には電流は流れ
ないから、第４のトランジスタＱ４のベースは第２の抵
抗器Ｒ２および第４の抵抗器Ｒ４によりバイアスされ、
トランジスタＱ４はオン状態となり出力端子にはＴＴＬ
のロウレベルの信号が出力される。
また、入力端子にＥＣＬのハイレベルの信号が入力した
時には、基準電圧との関係で第２のトランジスタＱ２に
電流が流れ、第２の抵抗器Ｒ２の電圧が下がり、第４の
トランジスタＱ４がオフ状態となる。このとき第１のト
ランジスタＱ１には電流は流れないから第１の抵抗器Ｒ
１の電圧は上り、第３のトランジスタＱ３はオン状態と
なり出力端子にはＴＴＬのハイレベルの信号が出力され
る。
時には、基準電圧との関係で第２のトランジスタＱ２に
電流が流れ、第２の抵抗器Ｒ２の電圧が下がり、第４の
トランジスタＱ４がオフ状態となる。このとき第１のト
ランジスタＱ１には電流は流れないから第１の抵抗器Ｒ
１の電圧は上り、第３のトランジスタＱ３はオン状態と
なり出力端子にはＴＴＬのハイレベルの信号が出力され
る。
このような信号変換装置により、ＥＣＬの信号をＴＴＬ
の信号に変換することができる。
の信号に変換することができる。
（発明が解決しようとする課題）
ところで、上述した従来の信号変換装置にあっては、信
号の変換速度を高速とするのには限界があるという問題
がある。
号の変換速度を高速とするのには限界があるという問題
がある。
第４のトランジスタＱ４がオン状態のとき、第４のトラ
ンジスタＱ４は完全飽和状態となっているため飽和状態
からの回復時間が必要であるため第４のトランジスタＱ
４のターンオフ時間が長くなってしまうためである。
ンジスタＱ４は完全飽和状態となっているため飽和状態
からの回復時間が必要であるため第４のトランジスタＱ
４のターンオフ時間が長くなってしまうためである。
また、このとき第３のトランジスタＱ３をオフ状態にす
るために第３のトランジスタＱ３のベース電位を第４の
トランジスタＱ４のコレクタエミッタ間の飽和電圧以下
にする必要があるが、ここで第３のトランジスタＱ３の
ベース電位は第１の抵抗によってプルアップされている
から、高速化を図るためには第１の抵抗Ｒ１の値を小さ
なものとすればよいが、上記のように第３のトランジス
タＱ３をオフ状態に保持するためには、この抵抗Ｒ１に
流す電流を大きなものにして、抵抗Ｒ１による電圧降下
を保障しなければならず、消費電力の増加を招くものと
なる。
るために第３のトランジスタＱ３のベース電位を第４の
トランジスタＱ４のコレクタエミッタ間の飽和電圧以下
にする必要があるが、ここで第３のトランジスタＱ３の
ベース電位は第１の抵抗によってプルアップされている
から、高速化を図るためには第１の抵抗Ｒ１の値を小さ
なものとすればよいが、上記のように第３のトランジス
タＱ３をオフ状態に保持するためには、この抵抗Ｒ１に
流す電流を大きなものにして、抵抗Ｒ１による電圧降下
を保障しなければならず、消費電力の増加を招くものと
なる。
そこで本発明は、消費電力を増加させることなく、信号
変換の速度を増大させることができる信号変換装置を提
供することを目的とする。
変換の速度を増大させることができる信号変換装置を提
供することを目的とする。
（課題を解決するための手段）
本発明にあって、上記の課題を解決するための手段は、
第１図に示すように、基準電源入力側トランジスタＱ１
と信号入力側トランジスタＱ２とで形成した差動入力段
１と、この差動入力段１にトーテムポール形式で接続さ
れる２つのトランジスタＱ３．Ｑ４とで形成される出力
段２とを有しエミッタ・カップリング・ロジック（ＥＣ
Ｌ）の出力信号をトランジスタ・トランジスタ・ロジッ
ク（ＴＴＬ）の信号に変換する信号変換装置において、
出力信号がローレベルからハイレベルになるとき動作し
てオン状態となるダーリントンオフバッファ回路３と、
上記差動入力段１の基準電源入力側トランジスタＱ１と
信号入力側トランジスタＱ２のコレクタをクランプする
第１のクランプ回路４と、この第１のクランプ回路４に
バイアス電圧を印加するバイアス回路５と、前記トーテ
ムポール形式で接続される２つのトランジスタの内、出
力信号がハイレベルからローレベルに変化するとき動作
するトランジスタＱ４のベースコレクタ間をクランプす
る第２のクランプ回路６とから構成したことである。
第１図に示すように、基準電源入力側トランジスタＱ１
と信号入力側トランジスタＱ２とで形成した差動入力段
１と、この差動入力段１にトーテムポール形式で接続さ
れる２つのトランジスタＱ３．Ｑ４とで形成される出力
段２とを有しエミッタ・カップリング・ロジック（ＥＣ
Ｌ）の出力信号をトランジスタ・トランジスタ・ロジッ
ク（ＴＴＬ）の信号に変換する信号変換装置において、
出力信号がローレベルからハイレベルになるとき動作し
てオン状態となるダーリントンオフバッファ回路３と、
上記差動入力段１の基準電源入力側トランジスタＱ１と
信号入力側トランジスタＱ２のコレクタをクランプする
第１のクランプ回路４と、この第１のクランプ回路４に
バイアス電圧を印加するバイアス回路５と、前記トーテ
ムポール形式で接続される２つのトランジスタの内、出
力信号がハイレベルからローレベルに変化するとき動作
するトランジスタＱ４のベースコレクタ間をクランプす
る第２のクランプ回路６とから構成したことである。
本発明によれば、ダーリントンオフバッファ回路３は出
力信号がローレベルからハイレベルになるとき動作して
オン状態となる出力端子に接続された容量性の負荷を急
速に充電するため出力信号の立ち上り特性を向上させる
。また、第１のクランプ回路４は、差動入力段１の基準
電源入力側トランジスタＱ１と信号入力側トランジスタ
Ｑ２のコレクタをクランプするから抵抗Ｒ１の値を小さ
くしても抵抗Ｒ１に流す電流を増加させることがないか
ら消費電力を増加させえることなく、高速に作動させる
ことができる。また第２のクランプ回路６はトーテムポ
ール形式で接続されるトランジスタの内の一方のトラン
ジスタＱ４のベース電流をコレクタ側にバイパスするこ
とによりトランジスタＱ４のベース電流を低減させる結
果トランジスタＱ４の蓄積時間は短くなり、このトラン
ジスタＱ４のターンオフ時間を短くする。
力信号がローレベルからハイレベルになるとき動作して
オン状態となる出力端子に接続された容量性の負荷を急
速に充電するため出力信号の立ち上り特性を向上させる
。また、第１のクランプ回路４は、差動入力段１の基準
電源入力側トランジスタＱ１と信号入力側トランジスタ
Ｑ２のコレクタをクランプするから抵抗Ｒ１の値を小さ
くしても抵抗Ｒ１に流す電流を増加させることがないか
ら消費電力を増加させえることなく、高速に作動させる
ことができる。また第２のクランプ回路６はトーテムポ
ール形式で接続されるトランジスタの内の一方のトラン
ジスタＱ４のベース電流をコレクタ側にバイパスするこ
とによりトランジスタＱ４のベース電流を低減させる結
果トランジスタＱ４の蓄積時間は短くなり、このトラン
ジスタＱ４のターンオフ時間を短くする。
以下本発明に係る信号変換装置の実施例を図面に基づい
て説明する。
て説明する。
第２図は本発明に係る信号変換装置の実施例を示すもの
である。同図においてＩＳＯは負電源（ＶＥＥ）に接続
した電流源、Ｑｌ、Ｑ２はこの電流源をＥＣＬ回路の出
力を受ける差動段を構成する第１及び第２のトランジス
タで、第１のトランジスタＱ１のベースに基準電圧（Ｖ
ＲＥＦ）が入力され、基準電源入力側トランジスタとさ
れ、また、第２のトランジスタＱ２のベースには入力信
号が入力され信号入力側トランジスタとされる。
である。同図においてＩＳＯは負電源（ＶＥＥ）に接続
した電流源、Ｑｌ、Ｑ２はこの電流源をＥＣＬ回路の出
力を受ける差動段を構成する第１及び第２のトランジス
タで、第１のトランジスタＱ１のベースに基準電圧（Ｖ
ＲＥＦ）が入力され、基準電源入力側トランジスタとさ
れ、また、第２のトランジスタＱ２のベースには入力信
号が入力され信号入力側トランジスタとされる。
そして、この差動入力設工にはクランプ回路が設けられ
ている。このクランプ回路は３つのトランジスタＱ５．
Ｑ６．ＱＩＯと２つの抵抗Ｒ４゜Ｒ６とから構成され、
バイアス回路によりバイアス電圧が与えられている。こ
こでバイアス回路は、ベースコレクタ結合されダイオー
ドとして作動する３つのトランジスタＱ７．Ｑ８．Ｑ９
と、１つの抵抗Ｒ５とから構成されている。なお、トラ
ンジスタＱ７〜Ｑ９がダイオードとして作動する場合の
順方向電圧ＶＤＦは、トランジスタのペースエミッタ間
順方向電圧ＶＢＥに等しい。
ている。このクランプ回路は３つのトランジスタＱ５．
Ｑ６．ＱＩＯと２つの抵抗Ｒ４゜Ｒ６とから構成され、
バイアス回路によりバイアス電圧が与えられている。こ
こでバイアス回路は、ベースコレクタ結合されダイオー
ドとして作動する３つのトランジスタＱ７．Ｑ８．Ｑ９
と、１つの抵抗Ｒ５とから構成されている。なお、トラ
ンジスタＱ７〜Ｑ９がダイオードとして作動する場合の
順方向電圧ＶＤＦは、トランジスタのペースエミッタ間
順方向電圧ＶＢＥに等しい。
クランプ回路は３つの抵抗Ｒ１，Ｒ２，Ｒ７に適当な値
を選ぶと、トランジスタＱ５がオン状態のとき、ソノエ
ミッタ電位は、ＶＤ Ｆ （Ｑｓ ） 十ＶＤ Ｆ （
Ｑａ ） ＋ＶＤＦ （Ｑ７）−ＶＢＥ （Ｑ６）−Ｖ
ＤＦ （Ｑｓ） ＝ＶＢＥとナル。また、トランジスタ
ＱＩＯがオン状態の時ＶＤＦ （Ｑ９）−ＶＢＥ（ＱＩ
Ｏ）＝（ＩＶ トナル。
を選ぶと、トランジスタＱ５がオン状態のとき、ソノエ
ミッタ電位は、ＶＤ Ｆ （Ｑｓ ） 十ＶＤ Ｆ （
Ｑａ ） ＋ＶＤＦ （Ｑ７）−ＶＢＥ （Ｑ６）−Ｖ
ＤＦ （Ｑｓ） ＝ＶＢＥとナル。また、トランジスタ
ＱＩＯがオン状態の時ＶＤＦ （Ｑ９）−ＶＢＥ（ＱＩ
Ｏ）＝（ＩＶ トナル。
また、同図において、Ｒ１，Ｒ２は上記の第１及び第２
のトランジスＱｌ、Ｑ２のコレクタを夫々正電源（ＶＣ
Ｃ）に接続する第１及び第２の抵抗器、更に、Ｑ３．Ｑ
４はこの正電源からの第３の抵抗Ｒ３を介してトーテム
ポール型に接続して接地（ＧＮＤ）Ｌ／た第３及び第４
のトランジスタで、第３のトラジスタＱ３のベースは上
記第１の抵抗器Ｒ１のトランジスタ側にダーリントンオ
フバッファ回路を介して接続されまた、また、第４のト
ランジスタＱ４のベースは上記第２の抵抗器Ｒ２のトラ
ンジスタ側にアクティブプルダウン回路を介して接続さ
れている。上記のダーリントンオフバッファ回路は１つ
のトランジスタＱｌｌと１つの抵抗Ｒ８及び逆バイアス
防止トランジスタＱ１２により構成されている。
のトランジスＱｌ、Ｑ２のコレクタを夫々正電源（ＶＣ
Ｃ）に接続する第１及び第２の抵抗器、更に、Ｑ３．Ｑ
４はこの正電源からの第３の抵抗Ｒ３を介してトーテム
ポール型に接続して接地（ＧＮＤ）Ｌ／た第３及び第４
のトランジスタで、第３のトラジスタＱ３のベースは上
記第１の抵抗器Ｒ１のトランジスタ側にダーリントンオ
フバッファ回路を介して接続されまた、また、第４のト
ランジスタＱ４のベースは上記第２の抵抗器Ｒ２のトラ
ンジスタ側にアクティブプルダウン回路を介して接続さ
れている。上記のダーリントンオフバッファ回路は１つ
のトランジスタＱｌｌと１つの抵抗Ｒ８及び逆バイアス
防止トランジスタＱ１２により構成されている。
また、上記のアクティブプルダウン回路は１つのトラン
ジスタＱ１４と２つの抵抗Ｒ９，ＲＩＯで形成されてい
る。そして上記のダーリントンオフバッファ回路は出力
信号がローレベルからハイレベルに変化するとき作動し
てオン状態となり、出力端子に接続された素子の容量性
の負荷を、第３の抵抗Ｒ３を介して急速に充電し出力信
号の立ち上りを良好にする。また、アクティブプルダウ
ン回路は出力トランジスタＱ４のベース電位の立ち上り
を高速化してターンオン時間を短縮するものである。
ジスタＱ１４と２つの抵抗Ｒ９，ＲＩＯで形成されてい
る。そして上記のダーリントンオフバッファ回路は出力
信号がローレベルからハイレベルに変化するとき作動し
てオン状態となり、出力端子に接続された素子の容量性
の負荷を、第３の抵抗Ｒ３を介して急速に充電し出力信
号の立ち上りを良好にする。また、アクティブプルダウ
ン回路は出力トランジスタＱ４のベース電位の立ち上り
を高速化してターンオン時間を短縮するものである。
更に本実施例においては出力トランジスタＱ４のコレク
タと上述した第２の抵抗Ｒ２との間にクランプトランジ
スタＱ１３を設けるようにしている。このクランプトラ
ンジスタＱ１３は、ペースコレクタ結合をしておりダイ
オードとして作動するものである。このクランプトラン
ジスタＱ１３は出力トランジスタＱ４がオン状態となっ
たときにトランジスタＱ４の過剰ベース電流をコレクタ
側にバイパスして、出力トランジスタＱ４を極めて浅い
飽和状態にまで過剰蓄積キャリアをなくして蓄積時間を
極めて短くし、高速化を図るものである。また、このク
ランプトランジスタＱ１３は出力トランジスタＱ４のベ
ース電流をオーバードライブし、出力トランジスタＱ４
のターンオン時間を短縮する。即ち出力トランジスタＱ
４がオフ状態であるとき、ダーリントンオフバッファ回
路はオフ状態でありトランジスタＱｌｌは深く逆バイア
スがかかっている。そして出力トランジスタＱ４がオン
状態となり、ダーリントンオフバッファ回路がオフ状態
に移行する場合、出力トランジスタＱ４のベース電位の
立ち上りに比較して出力電圧の立ち下がりは十分に遅く
、このためクランプトランジスタＱ１３は逆バイアス状
態を維持する。従って、第２の抵抗Ｒ２と第７の抵抗Ｒ
７とを通じて、出力トランジスタＱ４はオーバードライ
ブされ、ターンオン時間を短縮する。そして出力電圧が
所定のレベルまで低下するとクランプトランジスタＱ１
３は導通してクランプ動作に移行する。
タと上述した第２の抵抗Ｒ２との間にクランプトランジ
スタＱ１３を設けるようにしている。このクランプトラ
ンジスタＱ１３は、ペースコレクタ結合をしておりダイ
オードとして作動するものである。このクランプトラン
ジスタＱ１３は出力トランジスタＱ４がオン状態となっ
たときにトランジスタＱ４の過剰ベース電流をコレクタ
側にバイパスして、出力トランジスタＱ４を極めて浅い
飽和状態にまで過剰蓄積キャリアをなくして蓄積時間を
極めて短くし、高速化を図るものである。また、このク
ランプトランジスタＱ１３は出力トランジスタＱ４のベ
ース電流をオーバードライブし、出力トランジスタＱ４
のターンオン時間を短縮する。即ち出力トランジスタＱ
４がオフ状態であるとき、ダーリントンオフバッファ回
路はオフ状態でありトランジスタＱｌｌは深く逆バイア
スがかかっている。そして出力トランジスタＱ４がオン
状態となり、ダーリントンオフバッファ回路がオフ状態
に移行する場合、出力トランジスタＱ４のベース電位の
立ち上りに比較して出力電圧の立ち下がりは十分に遅く
、このためクランプトランジスタＱ１３は逆バイアス状
態を維持する。従って、第２の抵抗Ｒ２と第７の抵抗Ｒ
７とを通じて、出力トランジスタＱ４はオーバードライ
ブされ、ターンオン時間を短縮する。そして出力電圧が
所定のレベルまで低下するとクランプトランジスタＱ１
３は導通してクランプ動作に移行する。
更に、上述した逆バイアス防止トランジスタＱ１２は、
トランジスタＱｌｌがオン状態からオフ状態に移行する
ときのベースエミッタ間の逆バイアスを防止刷ると共に
、トランジスタＱ３のベースに逆バイアス電圧をかけ、
トランジスタＱ３のベース蓄積キャリアをトランジスタ
Ｑ１２のベース側および抵抗Ｒ８側へ流し出しターンオ
フ時間を短くする。これは抵抗Ｒ１の電圧降下によりト
ランジスタＱ３のベース電位の立ち下がりが遅いため、
トランジスタＱ１２によりトランジスタＱｌｌのベース
エミッタ間が深く逆バイアスされるのを防止するもので
ある。また、トランジスタＱ５はトランジスタＱｌｌの
ベース電位をクランプするためにあるが、電流はトラン
ジスタＱ５及びトランジスタＱ６を通じてトランジスタ
Ｑ１に流れるため、抵抗Ｒ１に流す電流を減少すること
ができ、これとトランジスタＱ５のクランプにより抵抗
Ｒ１の抵抗値を小さくし、トランジスタＱｌｌのベース
の立ち上りを高速にすることができる。
トランジスタＱｌｌがオン状態からオフ状態に移行する
ときのベースエミッタ間の逆バイアスを防止刷ると共に
、トランジスタＱ３のベースに逆バイアス電圧をかけ、
トランジスタＱ３のベース蓄積キャリアをトランジスタ
Ｑ１２のベース側および抵抗Ｒ８側へ流し出しターンオ
フ時間を短くする。これは抵抗Ｒ１の電圧降下によりト
ランジスタＱ３のベース電位の立ち下がりが遅いため、
トランジスタＱ１２によりトランジスタＱｌｌのベース
エミッタ間が深く逆バイアスされるのを防止するもので
ある。また、トランジスタＱ５はトランジスタＱｌｌの
ベース電位をクランプするためにあるが、電流はトラン
ジスタＱ５及びトランジスタＱ６を通じてトランジスタ
Ｑ１に流れるため、抵抗Ｒ１に流す電流を減少すること
ができ、これとトランジスタＱ５のクランプにより抵抗
Ｒ１の抵抗値を小さくし、トランジスタＱｌｌのベース
の立ち上りを高速にすることができる。
従って、本実施例によれば、前述した回路を設けるよう
にしたから、信号変換装置の信号変換の速度を高速にす
ることができる。尚上記の実施例においては信号変換装
置にクランプ回路、バイアス部、ダーリントンオフバッ
ファ回路の化アクティブプルダウン回路、クランプトラ
ンジスタ等の手段を設けるようにしたが、これらの手段
は必ずしも設ける必要はなく、クランプ回路とバイアス
部とダーリントンオフバッファ回路とを設けるだけでも
信号変換の速度は向上する。
にしたから、信号変換装置の信号変換の速度を高速にす
ることができる。尚上記の実施例においては信号変換装
置にクランプ回路、バイアス部、ダーリントンオフバッ
ファ回路の化アクティブプルダウン回路、クランプトラ
ンジスタ等の手段を設けるようにしたが、これらの手段
は必ずしも設ける必要はなく、クランプ回路とバイアス
部とダーリントンオフバッファ回路とを設けるだけでも
信号変換の速度は向上する。
（発明の効果）
以上説明したように、本発明によれば信号変換装置にク
ランプ回路、バイアス部、ダーリントンオフバッファ回
路を設けるようにしたので、出力トランジスタのターン
オン及びターンオフの時間を短縮することができ、ＥＣ
Ｌ−ＴＴＬ間の信号の変換の速度を高速に刷ることがで
きるという効果を奏する。
ランプ回路、バイアス部、ダーリントンオフバッファ回
路を設けるようにしたので、出力トランジスタのターン
オン及びターンオフの時間を短縮することができ、ＥＣ
Ｌ−ＴＴＬ間の信号の変換の速度を高速に刷ることがで
きるという効果を奏する。
第１図は本発明の原理図、第２図本発明に係る信号変換
装置の実施例を示す回路図、第３図は従来の信号変換装
置を示す回路図である。 １・・・差動入力段 ２・・・出力段 ３・・・ダーリントンオフバッファ回路４・・・クラン
プ回路 ５・・・バイアス回路 木発明／Ｉ＆、理の 第１図
装置の実施例を示す回路図、第３図は従来の信号変換装
置を示す回路図である。 １・・・差動入力段 ２・・・出力段 ３・・・ダーリントンオフバッファ回路４・・・クラン
プ回路 ５・・・バイアス回路 木発明／Ｉ＆、理の 第１図
Claims (1)
- 【特許請求の範囲】 信号入力側トランジスタと基準電源入力側トランジスタ
とで形成される差動入力段と、この差動入力段にトーテ
ムポール形式で接続される２つのトランジスタとを有し
エミッタ・カップリング・ロジック（ＥＣＬ）の出力信
号をトランジスタ・トランジスタ・ロジック（ＴＴＬ）
の信号に変換する信号変換装置において、 出力信号がローレベルからハイレベルになるとき動作し
てオン状態となるダーリントンオフバッファ回路（３）
と、 上記差動入力段の信号入力側トランジスタおよび基準電
源入力側トランジスタのコレクタをクランプする第１の
クランプ回路（４）と、 この第１のクランプ回路（４）にバイアス電圧を印加す
るバイアス回路（５）と前記トーテムポール形式で接続
される２つのトランジスタの内、出力信号がハイレベル
からローレベルに変化するとき動作するトランジスタの
ベースコレクタ間をクランプする第２のクランプ回路（
６）とを有することを特徴とする信号変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63190556A JPH0241024A (ja) | 1988-08-01 | 1988-08-01 | 信号変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63190556A JPH0241024A (ja) | 1988-08-01 | 1988-08-01 | 信号変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0241024A true JPH0241024A (ja) | 1990-02-09 |
Family
ID=16260038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63190556A Pending JPH0241024A (ja) | 1988-08-01 | 1988-08-01 | 信号変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0241024A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04282915A (ja) * | 1991-03-12 | 1992-10-08 | Nec Corp | レベル変換回路 |
-
1988
- 1988-08-01 JP JP63190556A patent/JPH0241024A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04282915A (ja) * | 1991-03-12 | 1992-10-08 | Nec Corp | レベル変換回路 |
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