JPH0241514U - - Google Patents

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JPH0241514U
JPH0241514U JP10864689U JP10864689U JPH0241514U JP H0241514 U JPH0241514 U JP H0241514U JP 10864689 U JP10864689 U JP 10864689U JP 10864689 U JP10864689 U JP 10864689U JP H0241514 U JPH0241514 U JP H0241514U
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JP
Japan
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positive
complementary
output terminal
circuit
input
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  • Manipulation Of Pulses (AREA)

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【図面の簡単な説明】
第1図は従来例のブロツク図、第2A図ないし
第2D図は第1図の従来例の動作を示すタイムチ
ヤート、第3図は本考案の一実施例のブロツク図
、第4A図ないし第4C図は第3図実施例の動作
のタイムチヤートである。 1……入力端子、2……シフトレジスタ、3―
1ないし3―n……記憶素子、4……インバータ
、5……クロツク端子、6……正論理積回路、7
……出力端子、8……補論理積回路、9……JK
フリツプフロツプ回路、Q……正出力端子、Q
ないしQ……正出力、……補出力端子、
ないし……補出力、CL……クロツク信号、
IN……入力信号、OUT……出力信号、OT…
…正論理積信号、……補論理積信号。

Claims (1)

    【実用新案登録請求の範囲】
  1. 各段において周期1/fのクロツクパルスに応
    じ入力デイジタル信号と同極性の正信号及び逆極
    性の補信号が出される正出力端子及び補出力端子
    を有するn段の記憶素子、及び前記各段記憶素子
    の入力側に接続されたクロツク端子が設けられた
    シフトレジスタ;前記n段の記憶素子の正出力端
    子の全てに接続されたn個の入力端子と1個の論
    理出力端子とを有する正論理積回路;前記n段の
    記憶素子の補出力端子の全てに接続されたn個の
    入力端子と1個の論理出力端子とを有する補論理
    積回路;並びに前記正・補論理積回路の論理出力
    端子に接続された入力端子、クロツク信号端子、
    及び正出力端子を有するJKフリツプフロツプ回
    路を備え、幅Tがn/fより狭い(T<n/f)
    ノイズを除去してなるデイジタル信号のノイズ・
    フイルタ回路。
JP10864689U 1989-09-19 1989-09-19 Pending JPH0241514U (ja)

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JPH0241514U true JPH0241514U (ja) 1990-03-22

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JP10864689U Pending JPH0241514U (ja) 1989-09-19 1989-09-19

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52137964A (en) * 1976-05-14 1977-11-17 Omron Tateisi Electronics Co Preset counter

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52137964A (en) * 1976-05-14 1977-11-17 Omron Tateisi Electronics Co Preset counter

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