JPH0241539A - Ｃｐｕ暴走時の書き込み禁止方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は情報処理システムにおいてＣＰＵ暴走時に半導
体メモリ部と外部装置に対する信号制御部をＣＰＵによ
る書き込みから保護するためのＣＰＵ暴走時の書き込み
禁止方式に関する。

近年、コンピュータが普及して各種の業務に情報処理シ
ステムが利用されており、オフィスの事務処理システム
、銀行業務システム、各種の予約システム等がある。そ
のような、情報処理システムには多数の端末を接続して
運用されており、そのような端末として、係員により操
作されないで顧客により操作される装置（例えば自動入
出金機等）が多く設けられ、そのようなシステムでは無
人処理が行われている。

そのような無人処理に伴い、端末の電源のオン・オフを
端末の設置場所まで係員が行って制御することは手間と
時間がかかるため、端末電源を自動投入する装置が要求
されている。それに対処するため端末の自動電源投入装
置が提供されているが、ＣＰＵが暴走した時に端末の電
源の投入・切断状態がどうなっているか分からなくなっ
てしまうので、外部装置に対する信号制御部の書き込み
を保護することが必要である。

また、ＣＰＵが暴走した時に半導体メモリ部の重要な情
報が消失してしまうので、半導体メモリ部の書き込みを
保護する必要がある。

そのため、ＣＰＵ暴走時に外部装置に対する信号制御部
と半導体メモリ部への書き込みを直ちに禁止することが
望まれている。

［従来の技術］ 第４図に従来例の構成図を示す。

第４図の４０はＣＰＵ、４１はタイマ、４２は水晶等の
発振器（ＯＳＣで表示）、４３はゲート回路、４４は端
末制御装置、４５は端末電源制御スイフチ（ＳＷ）、４
６．４７は端末を表す。

第４図の例では、タイマ４１は発振器４２の出力を内蔵
のカウンタにより計数を行い、ＣＰＵ４０が暴走すると
カウンタがオーバーフローして、その出力がゲート回路
４３に禁止入力として供給され、ＣＰＵ４０からバスに
書き込み制御′！ｌ信号、書き込みデータが出力された
としても、その書き込み動作が端末制御装置４４で実行
されないよう出力が禁止される。ＣＰＵが正常に動作し
ていると周期的に、タイマ４１がアクセスされてそのカ
ウンタをリセットするので、禁止出力が発生しない。

その他の従来例としては、タイマ４１がオーバーフロー
すると、ＣＰＵ４０をリセットして停止する方式もある
。ＣＰｔＪが停止することにより、端末制御装置４４（
図示しない半導体メモリも同様）への書き込みが実行さ
れなくなる。

［発明が解決しようとする課題］ 上記した従来例の方式によれば、ＣＰＵが暴走したこと
を検出するまでに一定の時間（タイマをリセットするた
めに所定周期の時間を要する）が経過するため、その検
出までの間で、外部に対する信号制御部や半導体メモリ
部に書き込みが行われることがあるため、端末の電源状
態や半導体メモリ部の内容が保証できなくなるという問
題が生じていた。

本発明は、ＣＰＵが暴走したことを検出するまでの時間
に外部装置に対する信号制御部や半導体メモリ部に書き
込みが行われないようにするＣＰＵ暴走時の書き込み禁
止方式を提供することを目的とする。

［課題を解決するための手段］ 第１図に本発明の基本的構成図を示す。

第１図の１０はＣＰＵ、１１はプログラムを格納した不
揮発性記憶部（ＲＯＭ）　、１２は一次記憶装置として
各種データを保持する半導体メモリ部（ＲＡＭ）、１３
は端末の電源制御等を行う外部に対する信号制御部、１
４は暴走監視タイマ部、１５は本発明により設けられた
書き込み禁止制御回路を表す。

本発明は、ＣＰＵの暴走を監視するために暴走監視タイ
マ部を設けるとともに、暴走監視タイマ部による暴走検
出以前に書き込み禁止制御回路によりバス情報を検出し
てＣＰＵが予め規定された手順に従った書き込みを行わ
ない場合または所定のアドレス以外のアドレスをアクセ
スした場合には半導体メモリ部と外部に対する信号制御
部への書き込み禁止制御を行うものである。

［作用］ ＣＰＵはアドレスバス、データバス、リード（読み取り
）信号からなるバス１００により不揮発性記憶部１１、
半導体メモリ部１２、外部に対する信号制御部１３と接
続するとともに暴走監視タイマ部１４、書き込み禁止制
御回路１５に接続されている。暴走監視タイマ部１４は
従来例と同様に内蔵するカウンタによりクロックをカウ
ントし、バス１００によりＣＰＵｌ０から所定周期内に
アクセスされると何も出力しないが、所定周期でアクセ
スしない時には、リセット信号１４１を発生してＣＰＵ
Ｉ　Ｏをリセットして、停止させる。

本発明により半導体メモリ部１２と外部に対する信号制
御部１３への書き込みを行う場合は、規定アドレスに規
定データをライトしなければならないようにしており、
その規定の手順による書き込みが行われているかどうか
を書き込み禁止制御回路１５において監視して、規定ど
おりに行われない場合は、ライト信号Ｂを発生しない。

また、書き込み禁止制御回路１５は、ＣＰＵ　１０が規
定アドレスに規定データをライトする動作をしても、不
揮発性記憶部１１、暴走監視タイマ部１４以外を一度ア
クセスすると再び書き込み禁止状態になるように設定す
る。これにより、ＣＰＬＪＩＯが暴走した場合には、暴
走監視タイマ部１４によりＣＰＵｌ０がリセットされる
までの間に半導体メモリ部１２．外部に対する信号制御
部１３ヘライト（書き込み）が行われることが無くなる
。

［実施例］ 本発明の実施例の構成を第２図に示す。

第２図には第１図の基本的構成図の中の本発明により設
けられた書き込み禁止制御回路の実施例が示され、図の
２０はアドレスデコーダ、２１はアンド（ＡＮＤ）回路
、２２はデータデコーダ、２３はフリップフロップ回路
、２４はオア（ＯＲ）回路を表し、アドレスデコーダ２
０の出力２０ｆ、２０２，２０４，２０６はそれぞれ不
揮発性記憶部（第１図の１１）、暴走監視タイマ部（第
１図の１４）、外部装置信号制御部（第１図の外部に対
する信号制御部１３と同じ）および半導体メモリ部（第
１図の１２）にアクセスするためのセレクト信号である
。

この実施例では、各装置をアクセスするためにアドレス
空間が、第３図のアドレス割り付けの例に示すようにな
っている。すなわち、１６ビツトのアドレス幅があり０
０００〜ＦＦＦＦ　（１６進表示）のアドレス空間があ
る場合、先頭の方にアドレス領域ａを不揮発性記憶部用
に割り振り、その後に暴走監視タイマ指定用のアドレス
ｂ、外部装置信号制御部指定用にアドレスｄ、半導体メ
モリ部指定用に領域ｆを割り振る。そして、領域Ｃ１ｅ
は不使用のアドレス領域であり、アドレスｇはフリップ
フロップ回路２３を指定する特定データ書き込み用アド
レスである。

上記のようにアドレスを割り振った場合の第２図の動作
を説明すると、ＣＰＬＪ　（第１図の１０）は外部装置
信号制御部（第１図の１３）と半導体メモリ部（第１図
の１２）に対して書き込みを行う場合、アドレスｇを指
定して特定パターンのデータ（例えば１６進表示で°“
ＡＡ”または“５５”）を書き込む命令を実行する。こ
の命令は不揮発性メモリ部から読み出すことにより行わ
れ、アドレスバス２５にアドレスｇが出力され、データ
バス２６に“”　Ａ　Ａ　”が出力されると、アドレス
デコーダ２０の信号線２０７から“”Ｈ”（ハイレベル
）信号が出力され、同時にデータデコーダ２２は特定パ
ターン（この場合“’ＡＡ”）だけを検出する構成であ
るため、その出力線２２０から”Ｈ”信号が出力される
。

従って、フリップフロップ回路２３はセットされ、出力
Ｑ（信号線２３０）からＬ”　（ローレベル）信号が発
生する。この状態において、外部装置信号制御部に対し
て書き込みを行うことを指示して、アドレスｄをアドレ
スバス２５に出力するとともに、書き込みの制御信号で
ある反転・ライト信号Ａ（反転の意味は図に示すように
、否定と同じ）として“Ｌｏ”信号（ｆｔ論理）が線路
２７に表れると、オア回路２４からは“Ｌ”信号出力が
発生し、反転・ライト信号Ｂが出力され、これにより外
部装置信号制御部へデータバスを介して供給されたデー
タが書き込まれる。

この時、反転・外部装置信号制御部セレクト（３号２０
４としてＬ”信号出力が第２図のアドレスデコーダ２０
から出力され、アンド回路２１に供給される。アンド回
路２１は負論理ではオア回路として動作し、人力信号の
うち１つでも”Ｌｏ“であれば、出力が°“Ｌ”となる
。従って、この場合、信号線２０４からの“Ｌ“信号が
）”Ｊ　ｙプフロンプ回路２３のクリア（ＣＬＲ）に人
力されて、これをリセットし、その出力Ｑが“ＩＩ゛°
となり、以後はオア回路ち入力する信号線２３０が“’
　Ｈ”となるためさき込み制御信号である反転・ライト
信号Ａが人力されても反転・ライト信号Ｂが“Ｌ”にな
ることができないので書き込みを実行できない。すなわ
ち、特定パターンの書き込みによりフリップフロップ回
路２３をセットした後、外部装置信号制御部に対する書
き込みが行われると共に、フリップフロップ回路２３が
リセットされて、その出力である信号線２３０が“′Ｉ
−ビ°となってそれ以後の書き込み禁止を行う。この書
き込み禁止状態は、アドレスｇを指定して、上記の特定
パターンの占き込みを行うことにより解除される。

同様に、半導体メモリ部へのデータの占き込みの際も、
その前に特定パターンをアドレスｇに古き込む動作を行
い（フリップフロップ回路２３をセット状態にする）、
その後に半導体メモリ部を指示するアドレスによりデー
タを書き込むと、古き込みの禁止が行われずに、反転・
ライト信号１３は“Ｌｏが出力され、その直後にアンド
回路２１からの反転・半導体メモリ部セレクト信号２０
６の゛Ｌ″Ｌｏによりフリップフロップ回路２３がリセ
ットして書き込み禁止状態となる。

アンド回路２１には、反転・外部装置信号器Ｊｌｌ１部
セレクト信号２０４、反転・半導体メモリ部セレクト信
号２０６の他に、未使用のアドレス領域ｃ、ｅをアドレ
ス指定したことを検出する信号線２０３．２０５が入力
している。この２つの信号Ｓｍ２Ｏ３，２０５は正常の
動作においては°゛ＬＬパ生せずＨ’“の状態であるが
、ＣＰＵが暴走すると、未使用のアドレスを指定するの
で、これを検出するとアンド回路２１を通ってフリップ
フロップ回路２３をリセットして、その出力である信号
線２３０を“°Ｈ°°とすることにより反転・ライト信
号Ａが出力することを禁止する。

不揮発性記憶部や、暴走監視タイマ部をアドレスした場
合に表れるセレクト信号２０１．２０２は書き込み禁止
制御に対し影♂を与えない。

このように、第２図の実施例の構成では、特定のパター
ンの書き込みの後で半導体メモリ部゛や外部装置信号制
御部への書き込みが許可されるが、それ以外の場合、す
なわちＣＰＵの暴走時の書き込みは禁止される。それと
同時に未使用のアドレス領域を指定するアクセスが発生
すると書き込みを禁止する。

第２図の実施例では、ライト信号をマスク構成（オア回
ＩＰ？２４による）であるが、アドレスデコーダ２０を
分割して、外部装置信号制御部セレクト信号と半導体メ
モリ部セレクト信号を直接マスクしてもよい。

［発明の効果］ 本発明によれば、ＣＰＵが暴走した場合に暴走監視タイ
マによるリセット信号発生までの間のＣＰｔＪによるア
クセスによる半導体メモリ部の内容の破壊および外部に
対する信号制御部から端末の異常な電源制御を防止する
ので装置の信頼性向上を達成することができる。

【図面の簡単な説明】

第１図は本発明の基本的構成図、第２図は本発明の実施
例構成図、第３図はアドレスｖ１り付けの例を示す図、
第４図は従来例の構成図である。 第１図中、 ：　　ＣＰＵ ：不揮発性記憶部（ＲＯＭ） ：半導体メモリ部（ＲＡＭ） ：外部に対する信号制御部 ：暴走監視タイマ部 ：書き込み禁止制御回路

Claims (1)

1. 【特許請求の範囲】 不揮発性記憶部（１１）、半導体メモリ部（１２）およ
   び外部に対する信号制御部（１３）に共通バス（１００
   ）により接続されたＣＰＵ（１０）を備えた情報処理装
   置において、 ＣＰＵの暴走監視タイマ部（１４）を設けるとともに、
   前記半導体メモリ部（１２）と外部に対する信号制御部
   （１３）への書き込みの許否を制御する書き込み禁止制
   御回路（１５）を設け、 該書き込み禁止制御回路（１５）は規定手順以外の書き
   込みを無効にすることを特徴とするＣＰＵ暴走時の書き
   込み禁止方式。