JPH0242251B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明の10進数変換方式に係り、特に、２進数
を２進化10進数に変換する演算方式に関する。

〔発明の背景〕

例えば32ビツト長の２進数を２進化10進数（４
ビツトで10進数の１桁を表現する）に変換する場
合、４ビツト当り２進数では16通り表現できるの
に、10進数では10通りの値しか表現できないた
め、変換された２進化10進数は、当然32ビツト長
より大きく、最大10桁（40ビツト長）になる。こ
の変換を32ビツト長の10進加算器を用いて実施す
る場合の従来技術を第１図および第２図により説
明する。

第１図は演算回路のブロツク図で、第１図ａは
下位32ビツトの計算を行う場合の構成例、第１図
ｂは上位32ビツトの計算を行う場合の構成例であ
る。第２図は第１図における処理手順を示す図で
ある。

レジスタ２は変換される２進数Ｚを保持する
（ステツプ101）。レジスタ１およびレジスタ１０
は変換された中間の10進数Ｘ，Ｙを保持するレジ
スタであり、初期値はゼロとする（ステツプ102，
103）。レジスタ１は下位32ビツト（下位８桁）、
レジスタ１０は上位32ビツト（上位８桁）を保持
する。３は32ビツト長の10進数加算器であり、２
つの入力に対して同じデータを与えることによ
り、２進化10進数表現の２倍数を得る。

第１図ａの下位32ビツトの計算では、レジスタ
１の値Ｘの２倍数にイニシヤル・キヤリーZ₀₀
（Z₀₀はキヤリー入力線７を経由して与えられる２
進数Ｚの最上位ビツト）を加えたものを10進加算
器３で得、出力線６を経由して再びレジスタ１に
格納する（ステツプ104）。これと同時に、シフタ
４はレジスタ２の内容Ｚを左に１ビツトシフト
し、出力線８を経由して再びレジスタ２へ格納す
る。加算器３からあふれたキヤリーＣはレジスタ
５にセツトする（ステツプ105）。第１図ｂの上位
32ビツトの計算では、レジスタ１０の値Ｙの２倍
数にレジスタ５の内容Ｃをイニシヤル・キヤリー
として加えたものを10進加算器３で得、出力線６
を経由して再びレジスタ１０に格納する（ステツ
プ106）。これは、10進数に変換される元の２進数
をb₀〜b₃₁、１回の演算で得られる中間の10進数
をD_iとすれば、代数的に D_i+1＝2D_i＋b_i（ｉ＝０〜31） として表わされる演算を実行しているのに等し
い。

ステツプ104，106の演算はそれぞれ32回実行し
た後（ステツプ107）、レジスタ１０の内容を変換
後の２進化10進数の上位８桁分Ｕとしてレジスタ
９−１に格納し（ステツプ108）、レジスタ１の内
容を下位８桁分Ｌとしてレジスタ９−２に格納す
る（ステツプ109）。

このように、従来は変換後の10進数が加算器の
データ幅より大きくなるため、下位ｎビツトの演
算（第２図のステツプ104）を実施した後、その
最上位ビツトからのキヤリーをイニシヤル・キヤ
リーとする上位ｎビツトの演算（第２図のステツ
プ106）を実施することにより、等価的に2nビツ
トの演算を実現していた。したがつて、例えば、
32ビツト（ｎ＝32）の２進数を２進化10進数に変
換するには、第１図ａ、同ｂのハード構成に加え
て、第２図のステツプ104，106の演算をそれぞれ
32回実行する必要があり、ハードウエアと演算回
数が増加する欠点があつた。

〔発明の目的〕

本発明の目的は、従来より少ないハードウエア
で、しかも、より少ない演算回数でもつて２進数
を２進化10進数に変換する10進数変換方式を提供
することにある。

〔発明の概要〕

本発明では、２進数を保持する第１レジスタ
と、途中の２進化10進数を保持する第２レジスタ
と、前記第２レジスタの内容の２倍数に前記第１
レジスタの最上位ビツトをイニシヤル・キヤリー
として加え、結果を前記第２レジスタに格納する
10進加算器とを具備し、前記加算器での１回の演
算毎に前記第１レジスタの内容を上位桁方向にシ
フトすると共に前記加算器からあふれたキヤリー
を前記第１レジスタの最下位ビツトに入力し、該
第１レジスタの内容が零になるまで演算を繰り返
して２進数を２進化10進数に変換する。

また、前記第１レジスタの上位に連続してゼロ
が存在する場合、演算を開始する前に前記ゼロの
数だけ前記第１レジスタの内容を上位方向にシフ
トし、該シフトしたビツト数により演算の実行回
数を補正する。さらに、前記加算器からあふれ前
記第１レジスタに入力されたキヤリーの上位に連
続してゼロが存在する場合、演算を再開する前に
前記ゼロの数だけ第１レジスタの内容を上位方向
にシフトし、該シフトしたビツト数により演算回
数を補正する。

〔発明の実施例〕

第３図は本発明の一実施例のブロツク図を示
す。第３図において、第１図と同一部分には同じ
記号が付されている。１１は10進数加算器３の最
上位ビツトのキヤリー出力線であり、変換される
２進数を保持するレジスタ２の最下位ビツト位置
Z₃₁に接続される。第４図に32ビツトの２進数を
２進化10進数に変換する場合の処理フローを示
す。以下、第４図に従つて本発明の変換処理を説
明する。

変換すべき２進数Ｚをレジスタ２へ保持する
（ステツプ201）。結果格納レジスタ９−１，９−
２にゼロをセツトする（ステツプ202）。レジスタ
２の上位にゼロが存在する場合、最上位の有効ビ
ツトがレジスタ２の最上位ビツト位置に来るよう
に左シフト、すなわち、正規化を行う（ステツプ
203）。左シフトされる量は、元の２進数Ｚの値の
最上位から連続してゼロが存在するビツト数
（ｚ）に等しい。変換された途中の10進数Ｘを貯
えるレジスタ１に、初期値としてゼロをセツトす
る（ステツプ204）。

32ビツト長の10進加算器３を用いて、レジスタ
１の値Ｘの２倍数にイニシヤル・キヤリーZ₀₀を
加え、結果を出力線６を経由して再びレジスタ１
に格納する（ステツプ205）。イニシヤル・キヤリ
ーZ₀₀は、レジスタ２に格納されている２進数Ｚ
の正規化後の最上位ビツトがキヤリー入力線７を
経由して与えられる。シフタ４はレジスタ２の内
容を左に１ビツトシフトし、出力線８を経由して
再びレジスタ２へ格納する。この時、32ビツト長
の10進加算器３からあふれたキヤリーＣをキヤリ
ー出力線１１を経由してレジスタ２の最下位ビツ
トZ₃₁へセツトする（ステツプ206）。

上記ステツプ205，206の処理を（32−ｚ）回繰
り返した後（ステツプ207）、レジスタ１の内容
（下位８桁分の10進数値Ｌ）をレジスタ９−２
（下位８桁分格納レジスタ）に格納する（ステツ
プ208）。この時、レジスタ２には加算器３のあふ
れとして、上位８桁分が２進数で格納されてい
る。このレジスタ２の内容がオールゼロならば演
算を終了し、ゼロ以外ならば、処理203の正規化
処理から再開する（ステツプ209）。そして、この
２回目の処理におけるレジスタ１の内容（上位８
桁分の10進数値Ｕ）をレジスタ９−１（上位８桁
分格納レジスタ）に格納し、演算を終了とする。

ここで、与えられた２進数が32ビツト有効（ｚ
＝０）な場合、従来方式では64回の加算が必要で
あるのに対して、本実施例では、32回の加算終了
時、レジスタ２には上位８桁分として最大６ビツ
トの有効ビツトがセツトされるので、さらに６回
の加算を行うだけでよく、合計38回の加算動作で
終了する。従つて、本実施例は、従来技術に比べ
て、演算回数を26回減らすことが可能である。

さらに、与えられた２進数が16ビツト有効であ
れば、従来方式では、やはり64回の加算が必要で
あるのに対し、本実施例では、（32−16）回つま
り16回の加算のみで10進数が得られることにな
り、演算回数を48回減らすことが可能である。

演算回路も従来は第１図ａおよびｂの２種必要
であるのに対して、本発明では第３図の１種の演
算回路のみで済み、より少ないハードウエアで実
現することが可能である。

〔発明の効果〕 本発明によれば次のような効果が得られる。

(1) 例えば32ビツト長の２進数を２進化10進数
（４ビツトで10進数の１桁を表現する場合）に
変換する場合、４ビツト当り２進数では16通り
表現できるのに、10進数では10通りの値しか表
現できないため、変換された２進化10進数は当
然32ビツト長より大きく、最大10桁（40ビツト
長）になる。

特許請求の範囲第１項記載の発明によれば、
加算器からあふれたキヤリーについては、２進
数を保持する第１レジスタの最下位ビツトに入
力して演算を行うので、２進化10進数に変換す
る際に発生する桁あふれについて考慮されてお
り、上記のように例えば32ビツトの２進数を２
進化10進数に変換する時でも32ビツトの加算器
を使用できる。特に第１レジスタのビツト数分
演算を繰り返した後、蓄えたキヤリーが全て零
のときには演算を終了しているので、演算回数
を下位の32ビツト分だけでよいという効果があ
る。さらに、加算器からあふれたキヤリーを保
持するための別の装置を必要としないという効
果もある。

(2) 特許請求の範囲第２項記載の発明によれば、
最初に第１レジスタに設定された内容の上位に
連続してゼロが存在する場合には、演算を開始
する前に正規化するので、最初に第１レジスタ
に設定されたビツト数から、上記ほ正規化で上
位方向にシフトしたビツト数を引いたビツト数
だけ演算を行うだけでよい。従つて、最初に第
１レジスタに設定された内容の上位に連続して
ゼロが存在する場合には、少ない演算回数で変
換を行うことができるという効果がある。

(3) 特許請求の範囲第３項記載の発明によれば、
加算器からあふれ第１レジスタに入力されたキ
ヤリーがすべて零でない場合は、再び演算を開
始する前に第１レジスタの内容を正規化したし
て、その正規化によつて上位方向にシフトした
ビツト数を、最初に第１レジスタに設定された
ビツト数からひいたビツト数分だけ演算を行う
ので、再び演算を実行する際には、一回目の演
算回数よりシフトしたビツト数分だけ演算回数
が減り、例えば32ビツト長の２進数の場合、最
大６回の演算を行えばよいという効果がある。

【図面の簡単な説明】

第１図ａおよびｂは従来の10進数変換方式の構
成例を示すブロツク図、第２図は第１図ａおよび
ｂの場合の処理手順を示す図、第３図は本発明の
一実施例のブロツク図、第４図は第３図の場合の
処理手順を示す図である。 １……中間の10進数値格納レジスタ、２……２
進数値格納レジスタ、３……10進加算器、４……
シフタ、９−１，９−２……結果格納レジスタ、
１１……キヤリー出力線。

Claims (1)

1. 【特許請求の範囲】 １ ２進数を保持する第１レジスタと、途中の２
   進化10進数を保持する第２レジスタと、前記第２
   レジスタの内容の２倍数に前記第１レジスタの最
   上位ビツトをイニシヤル・キヤリーとして加え、
   結果を前記第２レジスタに格納する10進加算器と
   を具備し、前記加算器での１回の演算毎に前記第
   １レジスタの内容を上位桁方向にシフトすると共
   に前記加算器からあふれたキヤリーを前記第１レ
   ジスタの最下位ビツトに入力し、該第１レジスタ
   の内容が零になるまで演算を繰り返して２進数を
   ２進化10進数に変換することを特徴とする10進数
   変換方式。 ２ 前記第１レジスタの上位に連続してゼロが存
   在する場合、演算を開始する前に前記ゼロの数だ
   け前記第１レジスタの内容を上位方向にシフト
   し、該シフトしたビツト数により演算の実行回数
   を補正することを特徴とする特許請求の範囲第１
   項記載の10進数変換方式。 ３ 前記加算器からあふれ前記第１レジスタに入
   力されたキヤリーの上位に連続してゼロが存在す
   る場合、演算を再開する前に前記ゼロの数だけ第
   １レジスタの内容を上位方向にシフトし、該シフ
   トしたビツト数により演算回数を補正することを
   特徴とする特許請求の範囲第１項記載の10進変換
   方式。