JPH0242300U - - Google Patents
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- Publication number
- JPH0242300U JPH0242300U JP11987988U JP11987988U JPH0242300U JP H0242300 U JPH0242300 U JP H0242300U JP 11987988 U JP11987988 U JP 11987988U JP 11987988 U JP11987988 U JP 11987988U JP H0242300 U JPH0242300 U JP H0242300U
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- JP
- Japan
- Prior art keywords
- sample
- holder group
- hold
- introduces
- hold circuits
- Prior art date
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- Pending
Links
- 238000005070 sampling Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Time-Division Multiplex Systems (AREA)
- Electronic Switches (AREA)
Description
第１図は本考案に係る同時サンプリング回路の
一実施例を示す図、第２図は第１図回路のタイム
チヤート、第３図は従来例のタイムチヤート、第
４図は従来例を示す図である。 １……第１サンプルホールダ群、２……第２サ
ンプルホールダ群、３……マルチプレクサ、５…
…タイミング制御回路。
一実施例を示す図、第２図は第１図回路のタイム
チヤート、第３図は従来例のタイムチヤート、第
４図は従来例を示す図である。 １……第１サンプルホールダ群、２……第２サ
ンプルホールダ群、３……マルチプレクサ、５…
…タイミング制御回路。
Claims (1)
- 【実用新案登録請求の範囲】 ｎ個のアナログ信号を複数個のサンプルホール
ド回路へ同時に取込み、各サンプルホールド回路
の内容を順次読みだす装置において、 ｎ個のサンプルホールド回路を持ち、前記ｎ個
のアナログ信号をそれぞれｎ個のサンプルホール
ド回路｛Ｓ／Ｈ(1)〜Ｓ／Ｈ（ｎ）｝に導入する
第１サンプルホールダ群と、 ｎ個のサンプルホールド回路を持ち、前記ｎ個
のアナログ信号をそれぞれｎ個のサンプルホール
ド回路｛Ｓ／Ｈ（ｎ＋１）〜Ｓ／Ｈ（２ｎ）｝に
導入する第２サンプルホールダ群と、 第１サンプルホールダ群がホールドモードの期
間第２サンプルホールダ群をサンプリングモード
とし、第１サンプルホールダ群がサンプリングモ
ードの期間第２サンプルホールダ群をホールドモ
ードに制御するタイミング制御回路と、 を備えた同時サンプリング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11987988U JPH0242300U (ja) | 1988-09-14 | 1988-09-14 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11987988U JPH0242300U (ja) | 1988-09-14 | 1988-09-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0242300U true JPH0242300U (ja) | 1990-03-23 |
Family
ID=31365495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11987988U Pending JPH0242300U (ja) | 1988-09-14 | 1988-09-14 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0242300U (ja) |
-
1988
- 1988-09-14 JP JP11987988U patent/JPH0242300U/ja active Pending