JPH0243662A - 通信経路制御方式 - Google Patents
通信経路制御方式Info
- Publication number
- JPH0243662A JPH0243662A JP19550288A JP19550288A JPH0243662A JP H0243662 A JPH0243662 A JP H0243662A JP 19550288 A JP19550288 A JP 19550288A JP 19550288 A JP19550288 A JP 19550288A JP H0243662 A JPH0243662 A JP H0243662A
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- Japan
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- processor
- processors
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- Pending
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- 238000004891 communication Methods 0.000 title claims description 12
- 238000000034 method Methods 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、通信経路制御方式、特に中継プロセッサを介
する仮想経路をもつコネクションレス型ネットワークシ
ステムの通信経路制御方式に関する。
する仮想経路をもつコネクションレス型ネットワークシ
ステムの通信経路制御方式に関する。
従来、複数プロセッサ間でネットワークシステムを構築
する場合、システムで固定的に経路を確保するｐｖｃ
＜パーマネント・バーチャル・サーキット：固定接続）
方式か、または通信を行なう必要が生じたときに発着呼
制御により、その時点で取り得る一つの経路を確立する
ＶＣ（バーチャル・コール）方式がとられている。
する場合、システムで固定的に経路を確保するｐｖｃ
＜パーマネント・バーチャル・サーキット：固定接続）
方式か、または通信を行なう必要が生じたときに発着呼
制御により、その時点で取り得る一つの経路を確立する
ＶＣ（バーチャル・コール）方式がとられている。
ＰＶＣ方式を採用した場合、一つの通信路において経路
が固定化されるため、障害時等の迂回制御が行なえない
、同−始／終端間で別々の経路をもつ複数の通信路を設
定した場合には、迂回制御が可能となるが、大規模なネ
ットワークシステムにおいて、このような方法の採用に
は、メモリ資源等からの制限があり得るという問題点が
ある。
が固定化されるため、障害時等の迂回制御が行なえない
、同−始／終端間で別々の経路をもつ複数の通信路を設
定した場合には、迂回制御が可能となるが、大規模なネ
ットワークシステムにおいて、このような方法の採用に
は、メモリ資源等からの制限があり得るという問題点が
ある。
また、ＶＣ方式を採用した場合には、コネクション確立
時に一つでも接続可能な経路が存在すれば、その経路を
自動選択することが可能だが、−旦コネクションを確立
した後にその経路が障害となった場合には、自動迂回は
行なえず、コネクションを開放しなければならない。さ
らに、コネクション確立のためのデータ送受信のための
オーバーヘッドが常に発生し、ネットワーク全体のスル
ーブツトに影響を与える。また、コネクション確立時に
その経路の設定に対しある前提条件を与えることが難し
くどのような場合でも接続可能な経路があれば、コネク
ションが確立し、その経路はコネクションが開放される
まで固定であるため、例えば多数のプロセッサを中継点
とする経路が取られてしまった場合、レスポンスタイム
に多大の影響を与えるという問題点がある。
時に一つでも接続可能な経路が存在すれば、その経路を
自動選択することが可能だが、−旦コネクションを確立
した後にその経路が障害となった場合には、自動迂回は
行なえず、コネクションを開放しなければならない。さ
らに、コネクション確立のためのデータ送受信のための
オーバーヘッドが常に発生し、ネットワーク全体のスル
ーブツトに影響を与える。また、コネクション確立時に
その経路の設定に対しある前提条件を与えることが難し
くどのような場合でも接続可能な経路があれば、コネク
ションが確立し、その経路はコネクションが開放される
まで固定であるため、例えば多数のプロセッサを中継点
とする経路が取られてしまった場合、レスポンスタイム
に多大の影響を与えるという問題点がある。
本発明によれば、複数プロセッサによるネットワークで
隣接プロセッサ間をパーマネント・バーチャル・サーキ
ット方式で接続し、その上に各プロセッサ間で収り得る
すべての方向をもった仮想経路を設定したコネクション
レス型ネットワークシステムにおいて、自プロセッサと
隣接するプロセッサとの間の経路の確立を検出した場合
他隣接プロセッサに対して自プロセッサ内で管理してい
る仮想経路情報を通知するかどうかをチェックし、通知
する場合該当プロセッサに対し仮想経路情報を通知し、
他隣接プロセッサから仮想経路情報を通知された場合、
または自プロセッサと隣接プロセッサとの間の経路の切
断を検出した場合に、自プロセッサ内に管理する仮想経
路情報を変更し、他隣接プロセッサに対して自プロセッ
サ内で管理している仮想経路情報を通知するかどうかを
チェックし、通知する場合該当プロセッサに対し仮想経
路情報の通知を行なうことを特徴とする通信経路制御方
式が得られる。
隣接プロセッサ間をパーマネント・バーチャル・サーキ
ット方式で接続し、その上に各プロセッサ間で収り得る
すべての方向をもった仮想経路を設定したコネクション
レス型ネットワークシステムにおいて、自プロセッサと
隣接するプロセッサとの間の経路の確立を検出した場合
他隣接プロセッサに対して自プロセッサ内で管理してい
る仮想経路情報を通知するかどうかをチェックし、通知
する場合該当プロセッサに対し仮想経路情報を通知し、
他隣接プロセッサから仮想経路情報を通知された場合、
または自プロセッサと隣接プロセッサとの間の経路の切
断を検出した場合に、自プロセッサ内に管理する仮想経
路情報を変更し、他隣接プロセッサに対して自プロセッ
サ内で管理している仮想経路情報を通知するかどうかを
チェックし、通知する場合該当プロセッサに対し仮想経
路情報の通知を行なうことを特徴とする通信経路制御方
式が得られる。
次に、本発明の一実施例を示した図面を参照して、本発
明をより詳細に説明する。
明をより詳細に説明する。
第１図を参照すると、本発明の一実施例は、ホストコン
ピュータＨ１，Ｈ２と、ネットワークを構築するネット
ワークプロセッサＮＰＩ、ＮＰ２、ＮＦ２．ＮＦ２と、
ネットワークに接続される分散プロセッサＤＰＩ、ＤＰ
２と、ネットワークに接続される端末Ｔｌ、Ｔ２．Ｔ３
．Ｔ４とから構成されている。ホストコンピュータＨ１
と、ネットワークプロセッサＮＰＩ、ＮＰ２とがＡセン
タ内に設置され、ホストコンピュータＨ２と、ネットワ
ークプロセッサＮＰ３．ＮＰ４とがＢセンタ内に設置さ
れている。
ピュータＨ１，Ｈ２と、ネットワークを構築するネット
ワークプロセッサＮＰＩ、ＮＰ２、ＮＦ２．ＮＦ２と、
ネットワークに接続される分散プロセッサＤＰＩ、ＤＰ
２と、ネットワークに接続される端末Ｔｌ、Ｔ２．Ｔ３
．Ｔ４とから構成されている。ホストコンピュータＨ１
と、ネットワークプロセッサＮＰＩ、ＮＰ２とがＡセン
タ内に設置され、ホストコンピュータＨ２と、ネットワ
ークプロセッサＮＰ３．ＮＰ４とがＢセンタ内に設置さ
れている。
第２図に第１図におけるネットワークプロセッサで本発
明によるネットワークを構築した場合の通信経路制御方
式の具体例実現例を示す、第２図において、２−４０．
２−２０．２−３０．２−４０はそれぞれネットワーク
を構築するプロセッサを表し、２−１１はプロセッサ＃
０で管理している仮想経路情報を、２−１２はプロセッ
サ＃０を終端とする仮想経路情報を、２−１３は他プロ
セツサからそれぞれ通知されたプロセッサ＃Ｏを始端ま
たは中継点とする仮想経路情報を、また２−１４はある
前提条件に基づきプロセッサ＃０から他隣接プロセッサ
へ通知するべき仮想経路情報を抽出するためのマスクテ
ーブルと現時点で他隣接プロセッサに通知されている仮
想経路情報を表している。ここでは、前提条件として■
プロセッサ間０とプロセッサ＃１．プロセッサ＃２とプ
ロセッサ＃３はそれぞれ同地区に属し、同地区のプロセ
ッサ間の仮想経路として、他地区のプロセッサを中継点
とする仮想経路はもたない、■二つ以上のプロセッサを
中継点とする仮想経路はもたない、という二つの条件を
あげている。また、２−１１は２−１２と２−１３それ
ぞれの情報の論理和を値としている。各プロセッサは、
すべての経路が切断されている状態において、２−１１
と２−１２および２−１４のマスクテーブルのみを情報
として有している。
明によるネットワークを構築した場合の通信経路制御方
式の具体例実現例を示す、第２図において、２−４０．
２−２０．２−３０．２−４０はそれぞれネットワーク
を構築するプロセッサを表し、２−１１はプロセッサ＃
０で管理している仮想経路情報を、２−１２はプロセッ
サ＃０を終端とする仮想経路情報を、２−１３は他プロ
セツサからそれぞれ通知されたプロセッサ＃Ｏを始端ま
たは中継点とする仮想経路情報を、また２−１４はある
前提条件に基づきプロセッサ＃０から他隣接プロセッサ
へ通知するべき仮想経路情報を抽出するためのマスクテ
ーブルと現時点で他隣接プロセッサに通知されている仮
想経路情報を表している。ここでは、前提条件として■
プロセッサ間０とプロセッサ＃１．プロセッサ＃２とプ
ロセッサ＃３はそれぞれ同地区に属し、同地区のプロセ
ッサ間の仮想経路として、他地区のプロセッサを中継点
とする仮想経路はもたない、■二つ以上のプロセッサを
中継点とする仮想経路はもたない、という二つの条件を
あげている。また、２−１１は２−１２と２−１３それ
ぞれの情報の論理和を値としている。各プロセッサは、
すべての経路が切断されている状態において、２−１１
と２−１２および２−１４のマスクテーブルのみを情報
として有している。
第３図は、各プロセッサ間での双方向性をもった仮想経
路の識別番号を表している。
路の識別番号を表している。
第４図を参照して、本実施例の動作を説明する。すべて
のプロセッサ間の経路が接続状態にあるときにプロセッ
サ＃３がダウンした場合、プロセッサ＃０．プロ゛セッ
サ＃１．プロセッサ＃２はそれぞれプロセッサ＃３との
間の経路の切断を検出し、プロセッサ＃３から通知され
ていた仮想経路の情報をすべて切断状態に変更し、自プ
ロセッサで管理している仮想経路情報を更新する。次に
、更新後の仮想経路情報からマスクテーブルを使用して
各隣接プロセッサへ通知するための仮想経路情報を抽出
する。抽出した仮想経路情報が以前に通知した情報と相
違がある場合のみ、該当プロセッサに対し、抽出した仮
想経路情報を通知する０通知を受けたプロセッサでは、
通知された仮想経路情報により隣接プロセッサからの通
知情報エリア（２−１３）を変更し、自プロセッサで管
理している情報を更新する。このようにして、すべての
プロセッサ間で通知すべき情報がなくなるまで通知→更
新を繰り返すことにより、各プロセッサで自プロセッサ
を始端または中継点とする仮想経路の状態を管理する。
のプロセッサ間の経路が接続状態にあるときにプロセッ
サ＃３がダウンした場合、プロセッサ＃０．プロ゛セッ
サ＃１．プロセッサ＃２はそれぞれプロセッサ＃３との
間の経路の切断を検出し、プロセッサ＃３から通知され
ていた仮想経路の情報をすべて切断状態に変更し、自プ
ロセッサで管理している仮想経路情報を更新する。次に
、更新後の仮想経路情報からマスクテーブルを使用して
各隣接プロセッサへ通知するための仮想経路情報を抽出
する。抽出した仮想経路情報が以前に通知した情報と相
違がある場合のみ、該当プロセッサに対し、抽出した仮
想経路情報を通知する０通知を受けたプロセッサでは、
通知された仮想経路情報により隣接プロセッサからの通
知情報エリア（２−１３）を変更し、自プロセッサで管
理している情報を更新する。このようにして、すべての
プロセッサ間で通知すべき情報がなくなるまで通知→更
新を繰り返すことにより、各プロセッサで自プロセッサ
を始端または中継点とする仮想経路の状態を管理する。
あるプロセッサ（Ａ）で別のプロセッサ（Ｂ）宛の電文
の送信を行ないたい場合、Ａを始端、Ｂを終端とする仮
想経路の状態を２−１１によりチェックし、接続状態の
場合は、２−１３の中でその仮想経路の状態が接続状態
であるもののうち、優先度の一番高いプロセッサ宛に電
文を送信することにより送信経路の制御を行なう。
の送信を行ないたい場合、Ａを始端、Ｂを終端とする仮
想経路の状態を２−１１によりチェックし、接続状態の
場合は、２−１３の中でその仮想経路の状態が接続状態
であるもののうち、優先度の一番高いプロセッサ宛に電
文を送信することにより送信経路の制御を行なう。
以上説明したように、本発明によれば、メモリ資源等か
らの制限を受けることなく、始端において終端や中継点
でのその経路の状態を把握した上で経路の迂回制御が可
能となる。また、マスクテーブルの作り方により、ネッ
トワーク内での取り得る経路にある前提条件を付加する
ことが可能であるため、レスポンスタイムに影響を与え
る多数のプロセッサを中継点とするような経路の選択を
行なわないようにする制御も可能となる。さらに、コネ
クションレス方式であるため、通信途中に経路障害によ
り通信が中断することは極めて少なく、コネクション確
立のためのオーバーヘッドも発生しないためにネットワ
ーク全体のスループットの向上が図れる。
らの制限を受けることなく、始端において終端や中継点
でのその経路の状態を把握した上で経路の迂回制御が可
能となる。また、マスクテーブルの作り方により、ネッ
トワーク内での取り得る経路にある前提条件を付加する
ことが可能であるため、レスポンスタイムに影響を与え
る多数のプロセッサを中継点とするような経路の選択を
行なわないようにする制御も可能となる。さらに、コネ
クションレス方式であるため、通信途中に経路障害によ
り通信が中断することは極めて少なく、コネクション確
立のためのオーバーヘッドも発生しないためにネットワ
ーク全体のスループットの向上が図れる。
第１図は本発明の一実施例のシステム構成図、第２図は
第１図に示した構成による通信経路制御方式の具体的実
現例を示す図、第３図は各プロセッサ間での方向性をも
った仮想経路の識別番号を示す図、第４図は本発明の処
理概要フローチャートである。 Ｈｌ、Ｈ２・・・ホストシステム、 ＮＰＩ〜ＮＰ４・・・ネットワークプロセッサ、ＤＰＩ
、ＤＰ２・・・分散プロセッサ、Ｔ１〜Ｔ４・・・端末
、 ２−１０．２−２０．２−３０．２−４０・・・ネット
ワークを構成するネットワークプロセッサ、２−１１・
・・プロセッサ＃０で管理する仮想経路情報テーブル、
２−１２・・・プロセッサ＃０を終端とする仮想経路情
報テーブル、２−１３・・・プロセッサ＃１．プロセッ
サ＃２．プロセッサ＃３がら通知されたプロセッサ＃０
を始端または中継点とする仮想経路情報テーブル、２−
１４・・・プロセッサ＃１．プロセッサ＃２．プロセッ
サ＃３へ通知する仮想経路情報を抽出するためのマスク
テーブルおよび現時点で各プロセッサに通知しである仮
想経路情報テーブル。 代理人 弁理士 内 原 晋 第１図 第２図 プσゼゾブ＃２ 第４図 ズＵ仁、７ｆが３
第１図に示した構成による通信経路制御方式の具体的実
現例を示す図、第３図は各プロセッサ間での方向性をも
った仮想経路の識別番号を示す図、第４図は本発明の処
理概要フローチャートである。 Ｈｌ、Ｈ２・・・ホストシステム、 ＮＰＩ〜ＮＰ４・・・ネットワークプロセッサ、ＤＰＩ
、ＤＰ２・・・分散プロセッサ、Ｔ１〜Ｔ４・・・端末
、 ２−１０．２−２０．２−３０．２−４０・・・ネット
ワークを構成するネットワークプロセッサ、２−１１・
・・プロセッサ＃０で管理する仮想経路情報テーブル、
２−１２・・・プロセッサ＃０を終端とする仮想経路情
報テーブル、２−１３・・・プロセッサ＃１．プロセッ
サ＃２．プロセッサ＃３がら通知されたプロセッサ＃０
を始端または中継点とする仮想経路情報テーブル、２−
１４・・・プロセッサ＃１．プロセッサ＃２．プロセッ
サ＃３へ通知する仮想経路情報を抽出するためのマスク
テーブルおよび現時点で各プロセッサに通知しである仮
想経路情報テーブル。 代理人 弁理士 内 原 晋 第１図 第２図 プσゼゾブ＃２ 第４図 ズＵ仁、７ｆが３
Claims (1)
- 【特許請求の範囲】 複数プロセッサによるネットワークで隣接プロセッサ間
をパーマネント・バーチャル・サーキット方式で接続し
、その上に各プロセッサ間で取り得るすべての方向をも
つた仮想経路を設定したコネクションレス型ネットワー
クシステムにおいて、 自プロセッサと隣接するプロセッサとの間の経路の確立
を検出した場合他隣接プロセッサに対して自プロセッサ
内で管理している仮想経路情報を通知するかどうかをチ
ェックし、 通知する場合該当プロセッサに対し仮想経路情報を通知
し、 他隣接プロセッサから仮想経路情報を通知された場合、
または自プロセッサと隣接プロセッサとの間の経路の切
断を検出した場合に、自プロセッサ内に管理する仮想経
路情報を変更し、 他隣接プロセッサに対して自プロセッサ内で管理してい
る仮想経路情報を通知するかどうかをチェックし、 通知する場合該当プロセッサに対し仮想経路情報の通知
を行なうことを特徴とする通信経路制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19550288A JPH0243662A (ja) | 1988-08-04 | 1988-08-04 | 通信経路制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19550288A JPH0243662A (ja) | 1988-08-04 | 1988-08-04 | 通信経路制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0243662A true JPH0243662A (ja) | 1990-02-14 |
Family
ID=16342151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19550288A Pending JPH0243662A (ja) | 1988-08-04 | 1988-08-04 | 通信経路制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0243662A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5332922A (en) * | 1990-04-26 | 1994-07-26 | Hitachi, Ltd. | Multi-chip semiconductor package |
-
1988
- 1988-08-04 JP JP19550288A patent/JPH0243662A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5332922A (en) * | 1990-04-26 | 1994-07-26 | Hitachi, Ltd. | Multi-chip semiconductor package |
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