JPH0243771A - 絶縁ゲート型半導体素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は絶縁体上に電気的に分離独立して形成される多
結晶シリコンを用いた、いわゆる５ｏｌ（Ｓｉｌｉｃｏ
ｎ　Ｏｎ　Ｉｎ５ｕｌａｔｏｒ）構造を有する絶縁ゲー
ト型半導体素子の製造方法に関するものである。

〔従来の技術〕

半導体装置の機能向上の観点からワンチップでの複合多
機能化が検討されている。その手段として多結晶シリコ
ンをデバイスの活性領域として用いたＳＯＩ構造は従来
プロセスの適用が容易であることから有望視されている
。ところでこの多結晶シリコンは通常ＣＶ　Ｄや蒸着等
により薄膜状態で形成されるのでその表面の凹凸緩和は
単結晶のバルクシリコンのように機械的な研磨が困難と
なる。

〔発明が解決しようとする課題〕

このため多結晶シリコンをそのまま例えばＭＯ５構造の
活性領域に適用する場合、ゲート酸化膜のアスペリティ
の劣化を誘発してゲート短絡不良を引き起こす。また、
素子破壊にはいたらないまでも酸化膜と多結晶シリコン
表面の凹凸に起因するキャリヤの散乱により素子特性の
低下をまねくおそれがある。

本発明の目的は、絶縁体上に堆積された多結晶シリコン
層を活性領域として用いる絶縁ゲート型半導体素子の製
造方法において、多結晶シリコン表面の凹凸を緩和して
ゲート短絡不良の解消ならびにキャリヤ移動度等の電気
特性を向上することにある。

〔課題を解決するための手段〕

上記の目的を達成するために、本発明の絶縁ゲート型半
導体素子の製造方法は、 絶縁体上に堆積された多結晶シリコン層を活性領域に用
いる絶縁ゲート型半導体素子の製造方法であって、 前記多結晶シリコン層を０．５μｍより厚い膜厚にて成
膜する工程と、 前記多結晶シリコン層の表面を覆うようにキャンプ層を
形成し、その後不活性雰囲気において高温熱処理する工
程と、 前記多結晶シリコン層の表面を平坦化する工程と、 その膜厚が０．５μｍより厚く、表面が平坦化された前
記多結晶シリコン層の該表面近傍をチャネル領域として
、該チャネル領域上にゲート絶縁膜を介してゲート電極
を形成すると共に、前記多結晶シリコン層内に該チャネ
ル領域につながるドレイン領域およびソース領域を形成
する工程と、を備えることを特徴としている。

〔作用・効果〕

そこで本発明によると、堆積される多結晶シリコン層の
膜厚が０．５μｍより厚いのでエネルギー的に安定なく
１１０＞結晶軸が膜表面に対して垂直に高度に配向され
る。又、不活性雰囲気中において高温熱処理を行なって
いるので多結晶シリコン層の結晶粒子を大粒径化させる
ことができる。

そのため、この多結晶シリコン層を用いて半導体素子を
形成すると、素子自体の電気的特性が向上する。

そして、多結晶シリコン層の表面を平坦化することによ
り、キャリヤ移動度等の電気的特性がさらに向上し、又
、その上に形成されるゲート絶縁膜は良質の膜となるの
でゲート絶縁破壊耐圧が向上する。

〔実施例〕

以下、本発明を図面に示す実施例に用いて説明する。

第１図は本発明をＮ形チャネルのＭＯ３Ｉ−ランジスタ
に適用した第１実施例を示し、第２図は多結晶シリコン
層の形成過程を示す。第１図において、■は単結晶シリ
コンによる基板であり、２は絶縁性を有する酸化膜５ｉ
ｎｔである。３は酸化膜２上に成膜された多結晶シリコ
ン層である。この多結晶シリコン層３は、図示されるよ
うにその堆積過程に応じた２つの層３ａ、３ｂから成る
。

３ａは堆積初期における微細でかつランダム配向の多結
晶シリコン層であり、一方３ｂは、膜厚として０．５μ
ｍ以上の堆積が生じた場合に形成される、膜表面にほぼ
垂直に＜１１０＞軸配向された柱状構造を有する多結晶
シリコン層である。多結晶シリコン１３ｂ内の、３ｂ−
１及び３ｂ−３はそれぞれドレイン、ソースとなるＮ″
領域あり、３ｂ−２はＰ−形チャネル領域である。更に
、第１図中、４はゲート絶縁膜、５はゲート、６は層間
絶縁膜、７はゲート電極、８はソース電極、９はドレイ
ン電極である。

上記チャネル領域３ｂ−２は、トランジスタがオン動作
を行ったときに、反転層が形成されることによりソース
領域３ｂ−３とドレイン領域３ｂ−１とを接続し、キャ
リアを通過させる径路となる部分で、活性領域である。

従って、この活性領域（チャネル領域３ｂ−２）におい
ては、結晶性が良いこと、すなわち結晶粒界が少なく、
さらに１つの結晶の中での内部欠陥が少ないことが要求
される。

第２図によって多結晶シリコン層３の形成過程を詳述す
る。まず、単結晶シリコン基板１上に熱酸化法により酸
化膜２を形成しく第２図（ａ））、その酸化膜２上に減
圧ＣＶＤ法により６１０″Ｃの温度で厚さ１．５μｍに
成膜した多結晶シリコン層３を形成する（第２図（ｂ）
）。このとき、多結晶シリコン層３の堆積が開始される
初期状態においては、微細な結晶の核がランダムな配向
状態で形成される。この場合において、多結晶シリコン
層３の膜厚は０．５μｍより小さい。堆積を継続すると
、ランダムな配向の結晶のうち膜表面に垂直にエネルギ
ー的に安定なく１１０＞軸配向された結晶が優先的に成
長する。このため、それ以外の軸配向の結晶粒子はその
成長を妨げられる。更に堆積が継続され、多結晶シリコ
ン層３の膜厚が所定の厚み（０，５μｍ）以上になると
、多結晶シリコン層３の膜表面の近傍部分は＜１１０＞
軸配向された結晶のみとなる。この場合において、膜表
面近傍の各結晶はほとんど膜表面に垂直に成長するため
、縦断面で見ると、各結晶は柱状になるよう形成される
。又、多結晶シリコン層３の表面３ｃはその膜厚増加と
共に凹凸が大きくなる。

次に、後述の高温熱処理時における多結晶シリコン膜３
の欠落を防止するために酸素雰囲気中において１０５０
°Ｃ以下で熱処理を行い、多結晶シリコン膜３の表面３
Ｃにキャンプ酸化層１０を形成しく第２図（Ｃ））、そ
の後に、不活性雰囲気中１２００°Ｃの高温にて熱処理
を行い多結晶シリコン層３の結晶粒を大きくする（第２
図（ｄ））。この時、多結晶シリコンＮ３の結晶の粒径
はこの高温熱処理工程により２μｍ程度まで結晶成長す
る。尚、キャップ酸化層ｌＯの最小膜厚は５００Å以上
が好ましい。

引続き、酸素雰囲気中にて熱酸化を行い、膜厚が５００
０人の熱酸化膜１１を形成する（第２図（ｅ））。この
時、酸化前の多結晶シリコン３の表面３ｃの凹凸は酸化
後の熱酸化膜１１の表面に承継されることになるが、多
結晶シリコン膜３の酸化後の表面３ｄは酸化がほぼ等方
的に進むために凹凸形状が平坦化され、凹凸高さ（ｐｅ
ａｋ　ｔｏ　ｐｅａｋ）は約２１０人になる。

その後、フン酸系のエツチング液により熱酸化膜１１を
除去し、多結晶シリコン膜３を露出する（第２図（ｆ）
）。そうした上でこの多結晶シリコン層３を活性領域と
して用いるＭＯＳ）ランジスタを構成するように、周知
の加工技術により第１図に示すようにゲート絶縁膜４、
ゲート５、層間絶縁膜６、ソース３ｂ−３、ドレイン３
ｂ−１、ゲート電極７、ソース電極８、およびドレイン
電極９を順次形成する。

そこで、上述のように製造される本実施例の効果を以下
に説明する。

第３図は多結晶シリコン層の膜質を表す電子スピン密度
とその膜厚との関係を示す。電子スピンは結晶粒界や結
晶欠陥部に局在するため、電子スピンが多いこと、すな
わち電子スピン密度が高いことは欠陥が多く、膜質が悪
いことを意味する。

第３図によれば、多結晶シリコン層においては、膜厚が
０．５μｍより小さいときには電子スピン密度は高くな
り膜質が悪くなるが、膜厚が０．５μｍ以上になると電
子スピン密度は低くなって一定下限値で飽和した状態に
なり、改質が良くなる特性を有する。この特性によれば
、一般に多結晶シリコン層においてはその膜厚を０．５
μｍ以上にすれば結晶性の良好な領域を膜表面の近傍部
分に形成できることになる。

そこで、前記多結晶シリコンＮ３では、前述した通りそ
の膜厚が０．５μｍ以上になるように堆積を行っており
、その結果、０．５μｍ以上の厚みを有する堆積部分を
用いた、ゲート絶縁膜４との界面近傍の領域、すなわち
活性領域は結晶性が良（なっている。尚、結晶性が良い
多結晶シリコン層３を活性領域に用い、その領域内にチ
中ネル領域を形成することになるから、多結晶シリコン
層３の膜厚は当然にそのチャネル領域の分を見込んで決
定する。多結晶シリコン層３の膜厚方向におけるチャネ
ル領域の深さは主にゲート５に印加するゲート電圧ＶＧ
および不純物濃度に依存しその値は数１００人程程度あ
る。従って、上記実施例にて製造されるＭＯＳトランジ
スタにおいて多結晶シリコン層３の膜厚は０．５μｍ千
数１００Å以上である必要がある。

上記実施例では、多結晶シリコンの熱処理を行うことに
より、表面近傍の多結晶シリコン層３ｂに存在する双晶
等の内部欠陥を消滅させ、結晶粒をさらに大きくさせる
ことができる。

これは３次元のランダム度から面内のみの２次元のラン
ダム度に低減しているために粒界の界面工皐ルギー密度
が低くなり、これにともなって融合時の活性化エネルギ
ーも低減するためと考えられる。

一方、膜の下部の多結晶シリコン３ａでは熱処理前での
粒径も小さく３次元ランダム度を有しているために内部
欠陥は消滅するものの結晶成長は膜上部３ｂに比べて遅
いものになる。

第４図は、膜厚１．５μｍ多結晶シリコンのスピン密度
と熱処理条件の関係を示す。熱処理温度を１１００°Ｃ
以上とするとスピン密度は短時間内に急激に低下してい
る。熱処理時間は３０分程度で飽和している。このため
熱処理条件としては温度１０００　’Ｃ以上、１５分以
上で、好ましくは１０００°Ｃ以上、３０分以上が好ま
しい。本実施例では、多結晶シリコン層を窒素雰囲気中
にて熱処理を行ったが、熱処理時は窒素雰囲気中に限ら
ず不活性雰囲気であればよい。また、熱処理温度として
は本実施例では１２００°Ｃまでしか行っていないが、
高温になるほどスピン密度が低減することは容易に予想
される。しかしながら、シリコンの融点以上となると融
解再結晶によってストレス増加が予想されるために最大
熱処理温度は１４００°Ｃが好ましい。

第５図および第６図は、多結晶シリコン層３の表面３ｄ
に形成される熱酸化膜１１の膜厚と酸化後の多結晶シリ
コン層３の表面の凹凸高さ（アスペリティ）の関係をシ
ミュレーションにより求めた図である。熱酸化が等方的
に進むと仮定して各点からの同心円を結んだ包路線が多
結晶シリコンＮ３の表面形状に相当すると考えると、酸
化前の凹凸高さをＨｏ、酸化前の凹凸のピッチをし、熱
酸化膜１１の膜厚をｒとすると酸化後の凹凸高さ（アス
ペリティ）Ｈは下式により与えられる。

・・・・・・　（１） （以下余白） ここで、上記実施例において、第２図（ｂ）を用いて説
明したように成膜した多結晶シリコン層３の膜厚は１．
５μｍであり、この１．５μｍ膜厚の多結晶シリコン層
３を断面ＴＥＭ観察した結果、Ｌ′。

３０００人、Ｈｏ＃１０００人であった、そこで初期条
件としてＬ＝３０００人、Ｈ，＝１０００人を上記（２
）式に代入すると第５図中（ａ）に示す関係が得られる
。このグラフかられかるように熱酸化Ｍｉｌｌの膜厚が
厚いほど凹凸高さは小さくなる。

又、本実施例においては、膜厚がほぼ３０００人以上で
は凹凸高さの値が飽和する傾向にある。

第５図中、グラフ（ｂ）は初期条件としてＬ＝３０００
人、Ｈｏ−５００人、グラフ（Ｃ）はＬ＝３０００人、
Ｈ，＝２０００人を代入した関係であり、第６図に示す
グラフは４．５μｍ膜厚の多結晶シリコン層３について
の関係であり、断面ＴＥＭ観察により求めた初期条件Ｌ
＝６０００人、Ｈｏ＝２５００人を上式に代入したもの
である。これらの関係かられかるように、成膜する多結
晶シリコン層３の膜厚が厚い程、凹凸高さが大きくなる
ので、酸化後の凹凸高さを小さくするためには熱酸化膜
１１の膜厚も厚くする必要がある。

第２図（ｆ）を用いて説明した工程の後に、熱酸化法に
より１０００人のゲート酸化膜を形成し、この上にリン
ドープ多結晶シリコンゲートを形成してＭＯＳキャパシ
タを構成し、ゲート酸化膜の絶縁破壊耐圧と多結晶シリ
コン層３のエツチング量の関係を第７図に示す。尚、多
結晶シリコン層３のエツチング量は本実施例の場合には
熱酸化膜１１の膜厚のほぼ半分の厚さに相当する。エツ
チングを行わない場合（エツチング量＝０μｍ）、即ち
熱酸化膜１１を形成しない場合には凹凸が激しく、又、
多結晶シリコン堆積時のフレーク等に起因するピンホー
ルによってゲート絶縁破壊耐圧はほぼ０■となり素子は
形成できない。これに対してこの特性によると０．２５
μｍ以上エツチングした場合（熱酸化膜１１をほぼ５０
００人形成した場合に相当）には多結晶シリコン層３の
表面の平坦化が行われるので良質のゲート絶縁膜が形成
でき、ゲート絶縁破壊耐圧が向上する。

次に、本発明の第２実施例を第８図を用いて説明する。

尚、本実施例において第８図（ａ）〜（ｄ）に示ず工程
は、上記第１実施例において説明した第２図（ａ）〜（
ｄ）に示す工程に対応しており、同様の工程が適用可能
であるので、同じ構成要素には同じ符号を付してその説
明は省略する。

本実施例は表面の平坦化方法としてエッチハックを行う
例であり、まず、第８図（ｄ）に示す工程の後、キャッ
プ酸化層１０をフン酸系エツチング液により除去し、多
結晶シリコン３の表面３Ｃを露出させる（第８図（ｅ）
）。次に、多結晶シリコン３上にレジスト１２をスピン
ナ塗布してレジスト表面を平坦にする。この際、レジス
ト１２の膜厚は十分に平坦化できるように多結晶シリコ
ン層３の表面３Ｃの凹凸高さ以上にする必要がある（第
８図げ））。次に、ドライエツチングによりレジスト１
２と多結晶シリコン３のエツチングレートが同じになる
ようにエツチングする（第８図（鎖）。このエッチバン
クによって多結晶シリコン３の表面まで除去すればレジ
スト１２の表面形状をドライエツチング後の多結晶シリ
コン層３の表面３ｅは承継するので平坦にすることがで
きる。

尚、本実施例ではエッチハックにレジストを用いたが多
結晶シリコンと同じエンチングレートになり、スピンナ
塗布によって平坦な面が現れる材料であれば特にレジス
トに限定するものではない。

又、第１実施例、第２実施例では平坦化の手段を個別に
行なっているが、両者を組み合わせて実施しても良い。

以上、本発明を上記第１実施例および、第２実施例を用
いて説明したが、本発明はそれらに限定されることなく
、その主旨を逸脱しない限り、例えば以下に示す如く種
々変形可能である。

■上記第１実施例において、最終的に形成される多結晶
シリコン層３（第２図（ｆ）の状態）の膜厚は、チャネ
ル領域の深さを考慮して０．５μｍより厚ければ良いも
のであるが、この膜厚が厚い程、多結晶シリコン層３と
酸化膜２との段差が大きくなり、その後に形成される配
線が断線し易くなる等といった不具合が生じてくる。そ
こで、多結晶シリコン層の膜厚は上記の範囲内において
、極力薄くするのが望ましいが、この第１実施例による
と、第２図（ｂ）に示す工程において膜厚１．５μｍに
成膜した多結晶シリコン層３を最終的に膜厚０，５μｍ
程度にするためには第２図（ｅ）に示す工程においてほ
ぼ２μｍ程度の熱酸化膜１１を形成しなければならない
。しかるに、熱酸化法により２μｍ程度の熱酸化膜を形
成するためには長時間要してしまい工程的に不利である
。

そこで、このような場合には、第２図（ｄ）の工程の後
に、まずドライエツチングにより多結晶シリコン層３を
１μｍ程度エツチングし、その後に熱酸化法によりほぼ
０．５μｍ程度の熱酸化膜を形成し、引続き、その熱酸
化膜を除去するようにすればよい。この工程によると比
較的高速にてエツチングを行なえるドライエツチングを
用いており、又、熱酸化膜は０．５μｍ程度形成しさえ
すれば良いので全体の時間が短縮され工程的に有利にな
る。

■上記実施例においては、キャップ層として多結晶シリ
コン層３を酸化したキャップ酸化層１０を用いているが
、窒化層（Ｓｉ、Ｎ４）等の他の層であっても良い。

■上記実施例では、本発明に係る多結晶シリコン層をＮ
型チャネルＭＯ３ｈランジスタに適用した例を説明した
が、Ｐ型チャネルＭＯＳトランジスタ、あるいはＩ　Ｇ
ＢＴ等の他の絶縁ゲート型半導体素子に対しても同様に
通用することができる。

■上記実施例では、下地の絶縁体としては、シリコンを
熱酸化した熱酸化ＳｉＯ□を用いたが、絶縁性を有し、
高温熱処理に耐えられる材料（例えばガラス基板等）な
らば適用可能である。

【図面の簡単な説明】

第１図は本発明の実施例を示す多結晶シリコンＭＯ３Ｉ
−ランジスタの要部断面図、第２図（ａ）〜（ｆ）は本
発明の第１実施例の製造方法を説明するための断面図、
第３図は多結晶シリコン層の膜厚と電子スピン密度との
関係を示す特性図、第４図は熱処理時間と、スピン密度
との関係を示す特性図、第５図および第６図は熱酸化膜
の膜厚と多結晶ンリコン層の表面の凹凸高さとの関係を
シミュレーションにより求めた図、第７図は多結晶シリ
コン層のエツチング量とゲート絶縁破壊耐圧との関係を
示す特性図、第８図（ａ）〜（□□□は本発明の第２実
施例の製造方法を説明するための断面図である。 ■・・・単結晶シリコン基板、２・・・酸化膜、３・・
・多結晶シリコン層、３ｂ−１・・・ドレイン、３ｂ−
２・・・チャネルｊｌＪ、４．　３ｂ　　３・・・ソー
ス、４・・・ゲート絶縁膜、５・・・ゲー１−，１０・
・・キャップ酸化層。

Claims (1)

1. 【特許請求の範囲】 　絶縁体上に堆積された多結晶シリコン層を活性領域に
   用いる絶縁ゲート型半導体素子の製造方法であって、 前記多結晶シリコン層を０．５μｍより厚い膜厚にて成
   膜する工程と、 前記多結晶シリコン層の表面を覆うようにキャップ層を
   形成し、その後不活性雰囲気において高温熱処理する工
   程と、 前記多結晶シリコン層の表面を平坦化する工程と、 その膜厚が０．５μｍより厚く、表面が平坦化された前
   記多結晶シリコン層の該表面近傍をチャネル領域として
   、該チャネル領域上にゲート絶縁膜を介してゲート電極
   を形成すると共に、前記多結晶シリコン層内に該チャネ
   ル領域につながるドレイン領域およびソース領域を形成
   する工程と、を備えることを特徴とする絶縁ゲート型半
   導体素子の製造方法。