JPH0243816A - 伸張回路 - Google Patents
伸張回路Info
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- JPH0243816A JPH0243816A JP19281188A JP19281188A JPH0243816A JP H0243816 A JPH0243816 A JP H0243816A JP 19281188 A JP19281188 A JP 19281188A JP 19281188 A JP19281188 A JP 19281188A JP H0243816 A JPH0243816 A JP H0243816A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、８ビットのμ２５５法則ＰＣＭ符号を直線
符号へ伸張する伸張回路に関するものである。
符号へ伸張する伸張回路に関するものである。
第４図は例えばエイチ、カネコ、゛ア ユニファイド
フォーミュレイション オブ セグメント コンバンデ
ィング ロウズ アンド シンセシス オブ コーグ
アンド ディジタル コンパンダーズ″“ビー、ニス、
ティー、ジェー、 、 １５５５ページ、 １９７０年
９月（Ｈ，ＫＡＮＥＫＯ，” Ａ ＵｎｉｆｉｅｄＦｏ
ｒｍｕｌａｔｉｏｎ ｏｆ Ｓｅｇｍｅｎｔ Ｃｏｍｐ
ａｎｄｉｎＨＬａｗｓ ａｎｄＳｙｎｔｈｅｓｉｓ ｏ
ｆ Ｃｏｄｅｓ ａｎｄ Ｄｉｇｉｔａｌ Ｃｏｍｐａ
ｎｄｏｒｓＢ、Ｓ、Ｔ、Ｊ、、Ｐ１５５５．５ＥＰＴ、
’７０）に記されている従来の伸張回路であり、図にお
いて、１はＰＣＭ符号の極性を反転しである符号、２は
この符号１の人力を反転させるインバータ、３はこのイ
ンバータ２の出力をシリアル入力としてパラレル出力を
行うシフトレジスタ、４はこのシフトレジスタ３の端子
Ｔ。に入力して、データを順次シリアル信号入力端子ｓ
ｒｓより取り込み、シフトしていくクロック、１００，
１０１．１０２，１０３，１０４゜１０５．１０６は各
々シフトレジスタ３の出力Ｑｏｏ、 Ｑｏ＋、 Ｑ
ｏｚ、 Ｑｏｓ、 ＱＯ４１（Ｌｓ、 Ｑｏｉの
信号を示し、５．６は各々シフトレジスタとダウンカウ
ンタであり、シフトレジスタ５のパラレルデータ入力は
、Ｄ２゜＋ Ｉ）２１． Ｄｔｚ、 Ｄｚｖ、
Ｄｚａ。
フォーミュレイション オブ セグメント コンバンデ
ィング ロウズ アンド シンセシス オブ コーグ
アンド ディジタル コンパンダーズ″“ビー、ニス、
ティー、ジェー、 、 １５５５ページ、 １９７０年
９月（Ｈ，ＫＡＮＥＫＯ，” Ａ ＵｎｉｆｉｅｄＦｏ
ｒｍｕｌａｔｉｏｎ ｏｆ Ｓｅｇｍｅｎｔ Ｃｏｍｐ
ａｎｄｉｎＨＬａｗｓ ａｎｄＳｙｎｔｈｅｓｉｓ ｏ
ｆ Ｃｏｄｅｓ ａｎｄ Ｄｉｇｉｔａｌ Ｃｏｍｐａ
ｎｄｏｒｓＢ、Ｓ、Ｔ、Ｊ、、Ｐ１５５５．５ＥＰＴ、
’７０）に記されている従来の伸張回路であり、図にお
いて、１はＰＣＭ符号の極性を反転しである符号、２は
この符号１の人力を反転させるインバータ、３はこのイ
ンバータ２の出力をシリアル入力としてパラレル出力を
行うシフトレジスタ、４はこのシフトレジスタ３の端子
Ｔ。に入力して、データを順次シリアル信号入力端子ｓ
ｒｓより取り込み、シフトしていくクロック、１００，
１０１．１０２，１０３，１０４゜１０５．１０６は各
々シフトレジスタ３の出力Ｑｏｏ、 Ｑｏ＋、 Ｑ
ｏｚ、 Ｑｏｓ、 ＱＯ４１（Ｌｓ、 Ｑｏｉの
信号を示し、５．６は各々シフトレジスタとダウンカウ
ンタであり、シフトレジスタ５のパラレルデータ入力は
、Ｄ２゜＋ Ｉ）２１． Ｄｔｚ、 Ｄｚｖ、
Ｄｚａ。
Ｉ）ｉｓで示され、パラレルデータ入力１）ｚｓおよび
シリアル信号入力端子ＳＩＮは接地され、パラレルデー
タ入力Ｄ２゜は「ＩＪとされている。
シリアル信号入力端子ＳＩＮは接地され、パラレルデー
タ入力Ｄ２゜は「ＩＪとされている。
また、ダウンカウンタ６のパラレルデータ人力り、。、
Ｄｚ、Ｄ＋□には、シフトレジスタ３からのパラレルの
出力１０４〜１０６が入力される。
Ｄｚ、Ｄ＋□には、シフトレジスタ３からのパラレルの
出力１０４〜１０６が入力される。
７はシリアル入力モードまたはパラレルにデータをロー
ド（ＬＤ）するかのモードを設定するモード信号であり
、シリアル人力モードでは、クロック人力Ｔ２およびＴ
、でデータを各々１つづつシフトして行き、ダウンカウ
ンタ６はカウントダウンしていく。
ド（ＬＤ）するかのモードを設定するモード信号であり
、シリアル人力モードでは、クロック人力Ｔ２およびＴ
、でデータを各々１つづつシフトして行き、ダウンカウ
ンタ６はカウントダウンしていく。
８はダウンカウンタ６のデータ出力Ｑ、。ｒ ＱＩＩ
＋Ｑ１゜を入力とするＯＲ回路、９はそのＯＲ回路日の
出力とシフトレジスタ５の出力Ｑ２Ｓを入力とするＯＲ
回路である。
＋Ｑ１゜を入力とするＯＲ回路、９はそのＯＲ回路日の
出力とシフトレジスタ５の出力Ｑ２Ｓを入力とするＯＲ
回路である。
１０はシフトレジスタ５ ダウンカウンタ６をシフトま
たはカウントダウンさせるクロック（Ｔ３）であり、１
１はこのクロック１０をＯＲ回路８の出力によりダウン
カウンタ６のクロνり人力Ｔまたはシフトレジスタ５の
クロック人力Ｔ２に切り替えて、供給する切替器である
。
たはカウントダウンさせるクロック（Ｔ３）であり、１
１はこのクロック１０をＯＲ回路８の出力によりダウン
カウンタ６のクロνり人力Ｔまたはシフトレジスタ５の
クロック人力Ｔ２に切り替えて、供給する切替器である
。
１２はシリアル信号による偏位データ、１３はこの偏位
データ１２をクロック１０でタイミングをとって出力す
るためのＤ−フリップフロップ（以下、ＤＦ／Ｆという
）であり、そのＱ４゜が出力データである。
データ１２をクロック１０でタイミングをとって出力す
るためのＤ−フリップフロップ（以下、ＤＦ／Ｆという
）であり、そのＱ４゜が出力データである。
１４はこの出力Ｑ４゜とＯＲ回路９の出力をクロック１
０のタイミングで順次加えて行く全加算器であり、１５
はこの全加算器１４の出力である。
０のタイミングで順次加えて行く全加算器であり、１５
はこの全加算器１４の出力である。
次に動作について説明する。まず８ピントの反転しであ
る符号ｌがインバータ２でさらに反転さされて正しい極
性のＰＣＭ符号となり、クロック４の立下りでシフトレ
ジスタ３のシリアルデータ入力端子５ＩＮＯより入力さ
れて逐次シフトされて行き、データ出力Ｑ０゜１００．
Ｑ、、 １０１． Ｑ、、 １０２゜Ｑｏｚ １
０３． ＱＯ４１０４，Ｑｏｓ １０５． ＱＯ６
１０６の順で出力がシフトされ、出力されて行く。
る符号ｌがインバータ２でさらに反転さされて正しい極
性のＰＣＭ符号となり、クロック４の立下りでシフトレ
ジスタ３のシリアルデータ入力端子５ＩＮＯより入力さ
れて逐次シフトされて行き、データ出力Ｑ０゜１００．
Ｑ、、 １０１． Ｑ、、 １０２゜Ｑｏｚ １
０３． ＱＯ４１０４，Ｑｏｓ １０５． ＱＯ６
１０６の順で出力がシフトされ、出力されて行く。
８ビットＰＣＭ符号のビット構成は第５図のように符号
ビットＰ、セグメントＳ、量子化ステップ数Ｑで構成さ
れており、符号ピッｌ−Ｐが先にシフトレジスタ３に入
力されてくる。
ビットＰ、セグメントＳ、量子化ステップ数Ｑで構成さ
れており、符号ピッｌ−Ｐが先にシフトレジスタ３に入
力されてくる。
また、ｗ、ｘ、ｙ、ｚはその量子化ステンプ数Ｑの成分
を表わし、Ｏまたは１の値であり、ｅｏ。
を表わし、Ｏまたは１の値であり、ｅｏ。
ｅｌ、ｅｚはセグメントＳの成分を表わし、これも０ま
たは１の２進数である。
たは１の２進数である。
これらがシフトレジスタ３に入力され終わると、シフト
レジスタ３のデータ出力と符号の対応はデータ出力（Ｑ
、、、Ｑ、６．Ｑｏｓ、Ｑ、４．Ｑ、、、Ｑ、。
レジスタ３のデータ出力と符号の対応はデータ出力（Ｑ
、、、Ｑ、６．Ｑｏｓ、Ｑ、４．Ｑ、、、Ｑ、。
Ｑｏ＋ Ｑｏｏ） ＝（Ｐ、 ｅｚ、 ｅ＋、 ｅｏ
、 Ｗ、 Ｘ、 Ｙ。
、 Ｗ、 Ｘ、 Ｙ。
Ｚ）となる。
次にモード信号７がロードＬＤ （−〇）となって、シ
フトレジスタ５．ダウンカウンタ６には、データ入力（
Ｄ＋ｚ、 ＤＩＩ、 Ｄ＋ｏ、 Ｄｚａ、 Ｄｚ
＋１）２２． Ｄｚｊ、 Ｉ）２４． Ｄ２Ｓ）
＝ （ｅｘ、 ｅ、 ｅｏ、 ＩＷ、Ｘ、Ｙ、Ｚ、
０）が入力される。
フトレジスタ５．ダウンカウンタ６には、データ入力（
Ｄ＋ｚ、 ＤＩＩ、 Ｄ＋ｏ、 Ｄｚａ、 Ｄｚ
＋１）２２． Ｄｚｊ、 Ｉ）２４． Ｄ２Ｓ）
＝ （ｅｘ、 ｅ、 ｅｏ、 ＩＷ、Ｘ、Ｙ、Ｚ、
０）が入力される。
このダウンカウンタ６のデータ出力Ｄ１□、Ｄ１Ｄ＋６
は（ＱＩ□、 Ｑ、、 Ｑｌ。） ＝ （ｅ−、ｅ
、、 ｅｏ）としてＯＲ回路８に入力され（ｅ ２ 、
ｅ ＋ ＋ ｅ ｏ ）≠（０゜０．０）であれば、
このＯＲ回路８の出力は１となり、まず、クロック１０
は切替器１１により切り替えられ“ζ、ダウンカウンタ
６のクロック人力Ｔ、に入力されて、このＯＲ回路８の
出力が０となるまでカウントダウンして、この間ＯＲ回
路９の出力はＯＲ回路８の出力そのものである１がカウ
ント数連続する。
は（ＱＩ□、 Ｑ、、 Ｑｌ。） ＝ （ｅ−、ｅ
、、 ｅｏ）としてＯＲ回路８に入力され（ｅ ２ 、
ｅ ＋ ＋ ｅ ｏ ）≠（０゜０．０）であれば、
このＯＲ回路８の出力は１となり、まず、クロック１０
は切替器１１により切り替えられ“ζ、ダウンカウンタ
６のクロック人力Ｔ、に入力されて、このＯＲ回路８の
出力が０となるまでカウントダウンして、この間ＯＲ回
路９の出力はＯＲ回路８の出力そのものである１がカウ
ント数連続する。
次に、ダウンカウンタ６のデータ出力（Ｑ、□Ｑ、、、
Ｑ、、） −（０，Ｏ，Ｏ）となると、ＯＲ回路８の出
力が０となり、切替器１１によりクロック１０はシフト
レジスタ５へ切り替わり、シフトレジスタ５のクロック
人力Ｔ２に入力される。
Ｑ、、） −（０，Ｏ，Ｏ）となると、ＯＲ回路８の出
力が０となり、切替器１１によりクロック１０はシフト
レジスタ５へ切り替わり、シフトレジスタ５のクロック
人力Ｔ２に入力される。
このとき、ダウンカウンタ６の出力は（０，０゜０）で
、ＯＲ回路８の出力も０のままである。したがって、ク
ロック１０の立上りタイミングでシフトレジスタ５のデ
ータ出力Ｑ ｚｓからＯＲ回路９の人力へ、シフトレジ
スタ５のデータ入力（Ｄ ｚｏ。
、ＯＲ回路８の出力も０のままである。したがって、ク
ロック１０の立上りタイミングでシフトレジスタ５のデ
ータ出力Ｑ ｚｓからＯＲ回路９の人力へ、シフトレジ
スタ５のデータ入力（Ｄ ｚｏ。
Ｄ２１Ｄｚｚ、 Ｄ！−、Ｄ！−、Ｄ２Ｓ）のうち、
データ人力１）ｚｓからの順で出力され、その後はシリ
アル信号入力端子ＳＩＭ＝Ｏであるから、０が続いて人
力される。
データ人力１）ｚｓからの順で出力され、その後はシリ
アル信号入力端子ＳＩＭ＝Ｏであるから、０が続いて人
力される。
したがって、ＯＲ回路９からは、それらの入力信号通り
に出力されて行く。このときの信号列は１３個の２進数
を形成する。これを次の第１表に示す。
に出力されて行く。このときの信号列は１３個の２進数
を形成する。これを次の第１表に示す。
〈第 １ 表〉
この第１表において、ＯＲ回路９からのシリアル出力は
ＬＳＢ側から出力されて行き、（”１＋ｅＩ＋ｅ０）を
２進数で見た個数分だけ、（・・・２．０）の右側の１
が連続する。
ＬＳＢ側から出力されて行き、（”１＋ｅＩ＋ｅ０）を
２進数で見た個数分だけ、（・・・２．０）の右側の１
が連続する。
以上の第１表の値は偏位直線符号と呼ばれ、これから偏
位を取り除いた出力が直線符号となる。
位を取り除いた出力が直線符号となる。
この偏位を取り除くためには、ＩＯ進で３３（２進で０
００００００１００００１）を差し引けばよい。
００００００１００００１）を差し引けばよい。
このため、偏位データ１２を何らかのメモリ（図示せず
）から取り出し、クロック１０のタイミングで逐次Ｄ
Ｆ／Ｆ １３を通して２の補数の形に変換して全加算器
１４に入力して行くと、差し引いたのと同じ結果かえら
れる。この偏位データ１２を２の補数にするために、第
４図に示した（０００００００１０００００ （Ｌ Ｓ
Ｂ ） ）をＬＳＢより人力するとよい。
）から取り出し、クロック１０のタイミングで逐次Ｄ
Ｆ／Ｆ １３を通して２の補数の形に変換して全加算器
１４に入力して行くと、差し引いたのと同じ結果かえら
れる。この偏位データ１２を２の補数にするために、第
４図に示した（０００００００１０００００ （Ｌ Ｓ
Ｂ ） ）をＬＳＢより人力するとよい。
従来の伸張回路は以上のように構成されているので、符
号ピッｌ−Ｐが正のときのみ有効となっており、負の場
合には正しい変換ができないという問題点があった。
号ピッｌ−Ｐが正のときのみ有効となっており、負の場
合には正しい変換ができないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、符号ビットＰが負の数（Ｐ＝１）のときにも
対象を拡大できるとともに、（「＋」・・・ｏｏｏｏ
ｏｏｏｏ ）と（ｒ−０，・・・１０００００００ ）
の２種の異なるＰＣＭ符号を直線符号へ変換したときに
、どちらも「０」となる伸張回路を得ることを目的とす
る。
たもので、符号ビットＰが負の数（Ｐ＝１）のときにも
対象を拡大できるとともに、（「＋」・・・ｏｏｏｏ
ｏｏｏｏ ）と（ｒ−０，・・・１０００００００ ）
の２種の異なるＰＣＭ符号を直線符号へ変換したときに
、どちらも「０」となる伸張回路を得ることを目的とす
る。
この発明に係る伸張回路は、直線符号の２の補数を出力
するとともに±０を示す８ビットＰＣＭ符号の直線符号
をオール０に変換する変換回路と、この変換回路の出力
と前記直線符号を切替えて出力する切替器とを設けたも
のである。
するとともに±０を示す８ビットＰＣＭ符号の直線符号
をオール０に変換する変換回路と、この変換回路の出力
と前記直線符号を切替えて出力する切替器とを設けたも
のである。
この発明における変換回路は全加算器で直線符号を反転
信号としたｌの補数と、１３ビットの加数とを逐次加算
して直線符号の２の補数を出力し、さらに１３桁目の加
算時に桁上げ信号を反転させた反転信号と符号ビットと
の論理積をとることにより、直線符号の極性信号を得る
か、８ビットのＰＣＭ符号の符号ビット以外の７ビット
のすべてがＯのとき符号ビットとを論理的に組み合わせ
て、直線符号の極性信号を得て、負極性の８ピツ）ＰＣ
Ｍ符号にも有効に作用する。
信号としたｌの補数と、１３ビットの加数とを逐次加算
して直線符号の２の補数を出力し、さらに１３桁目の加
算時に桁上げ信号を反転させた反転信号と符号ビットと
の論理積をとることにより、直線符号の極性信号を得る
か、８ビットのＰＣＭ符号の符号ビット以外の７ビット
のすべてがＯのとき符号ビットとを論理的に組み合わせ
て、直線符号の極性信号を得て、負極性の８ピツ）ＰＣ
Ｍ符号にも有効に作用する。
以下、この発明の一実施例を図について説明する。第１
図において、２０１は２の補数を得るための加数（００
００００００００００１）を示し、「１」がら先に全加
算器２０２に入力される。
図において、２０１は２の補数を得るための加数（００
００００００００００１）を示し、「１」がら先に全加
算器２０２に入力される。
この全加算器２０２は加数２０１の入力と入力１５（第
４図の全加算器出力１５と同じ）をインバータ１５ａを
通じて１の補数としたＩの補数データ２０３をクロック
１０ （第４図のクロック１０と同じ）のタイミングで
加算して、全加算器出力２０４を出力するものである。
４図の全加算器出力１５と同じ）をインバータ１５ａを
通じて１の補数としたＩの補数データ２０３をクロック
１０ （第４図のクロック１０と同じ）のタイミングで
加算して、全加算器出力２０４を出力するものである。
２０５はこの全加算器出力２０４または上記人力１５を
切り替える切替器であり、符号ピッ１−Ｑｏ。
切り替える切替器であり、符号ピッ１−Ｑｏ。
（第４図シフトレジスタ３のデータ出力Ｑ。、）が正の
とき（符号ビットＱ、、＝ ０ ）入力１５が出力され
る。
とき（符号ビットＱ、、＝ ０ ）入力１５が出力され
る。
符号ビットＱ Ｏ？が負のときはＱ、、＝ １となり、
全加算器２０２の出力、すなわち全加算器出力２０４が
切替器出力２０６として出力される。
全加算器２０２の出力、すなわち全加算器出力２０４が
切替器出力２０６として出力される。
２０６はその切替器２０５の出力、すなわち切替器出力
、２０７はその切替器出力２０６を順次シフトするシフ
トレジスタである。
、２０７はその切替器出力２０６を順次シフトするシフ
トレジスタである。
このシフトレジスタ２０７のデータ出力Ｑ ＋ ｚがＬ
ＳＢ、Ｑ、がＭＳＢを表す。２０８は全加算器桁上げ信
号である。
ＳＢ、Ｑ、がＭＳＢを表す。２０８は全加算器桁上げ信
号である。
したがって、クロツク１０カ月３クロック分人力される
と、全変換が終了していて、このとき全加算器桁上げ信
号２０日が１であれば桁上げを示す。
と、全変換が終了していて、このとき全加算器桁上げ信
号２０日が１であれば桁上げを示す。
２０９は全加算器桁上げ信号２０８の反転信号である。
２０９ａは反転信号２０９と符号ビットＱＯ？との論理
積をとるＡＮＤ回路であり、このＡＮＤ回路２０９ａと
全加算器２０２とにより、８ピントＰＣＭ符号のｒ−１
−Ｑ」、 ｒ−ＯＪを直線符号のオール０に変換する
変換回路を構成している。
積をとるＡＮＤ回路であり、このＡＮＤ回路２０９ａと
全加算器２０２とにより、８ピントＰＣＭ符号のｒ−１
−Ｑ」、 ｒ−ＯＪを直線符号のオール０に変換する
変換回路を構成している。
２１０はこの論理積回路２０９ａの出力、すなわち上記
反転信号２０９の出力と符号ビットＱｏｔとの論理積の
出力であり、１であれば負極性、０であれば正極性を示
す直線符号の極性信号である。
反転信号２０９の出力と符号ビットＱｏｔとの論理積の
出力であり、１であれば負極性、０であれば正極性を示
す直線符号の極性信号である。
次に動作について説明する。いま負の数が第４図の全加
算器１４から出力され、入力１５としてインバータ１５
ａに人力されると、このインバータ１５ａにより反転さ
れ、■の補数データ２０３がシリアルの全加算器２０２
へ入力される。これは１の補数と呼ばれていて、これと
（００００００００００００１）の加数２０１とが全加
算器２０２に入力されてクロックＩＯに基づき全加算さ
れる。
算器１４から出力され、入力１５としてインバータ１５
ａに人力されると、このインバータ１５ａにより反転さ
れ、■の補数データ２０３がシリアルの全加算器２０２
へ入力される。これは１の補数と呼ばれていて、これと
（００００００００００００１）の加数２０１とが全加
算器２０２に入力されてクロックＩＯに基づき全加算さ
れる。
これにより、全加算器２０２から出力される全加算器出
力２０４は２の補数となる。いま負極性であるから、切
替器２０５は全加算器出力２０４を切替器出力２０６と
して出力してシフトレジスタ２０７へ順次入力させる。
力２０４は２の補数となる。いま負極性であるから、切
替器２０５は全加算器出力２０４を切替器出力２０６と
して出力してシフトレジスタ２０７へ順次入力させる。
最後の１３桁目が終わってシフトレジスタ２０７へその
結果が入力されると、そのときの極性が直線符号の極性
信号２１０として出力される。正であれば０、負であれ
ば１となる。
結果が入力されると、そのときの極性が直線符号の極性
信号２１０として出力される。正であれば０、負であれ
ば１となる。
このことを実例を用いて示す。８ピッ１−ＰＣＭ符号で
直線符号のＯに相当するのは次の二つのコードである。
直線符号のＯに相当するのは次の二つのコードである。
すなわち、
「＋Ｏ」・・・ ００００００００ ＝ ００ Ｈ［
−ＯＪ・・・ １０００００００ ＝ ８０ Ｈこれ
を直線符号に変換すると、 前者はＵ＋０」・・・０（極性） ０００００００００
００００後者は’−０Ｊ−１（極性） ０００００００
００００００となり、「−〇」に負符号が残り、２の補
数形式の負のフルスケールとなってしまい、直線符号の
０とはならない。
−ＯＪ・・・ １０００００００ ＝ ８０ Ｈこれ
を直線符号に変換すると、 前者はＵ＋０」・・・０（極性） ０００００００００
００００後者は’−０Ｊ−１（極性） ０００００００
００００００となり、「−〇」に負符号が残り、２の補
数形式の負のフルスケールとなってしまい、直線符号の
０とはならない。
そこで、第１図の全加算器２０２の桁上げ信号２０８と
符号ビットＱ ｏ ｑの信号を見ると第２図の真理値表
が満たせて正しく直線符号化ができ、’＋ＯＪ、’−Ｏ
Ｊともにすべて０となる結果が得られる。直線符号の極
性信号２１０は第２図の真理値表を元に構成された回路
の出力となっている。
符号ビットＱ ｏ ｑの信号を見ると第２図の真理値表
が満たせて正しく直線符号化ができ、’＋ＯＪ、’−Ｏ
Ｊともにすべて０となる結果が得られる。直線符号の極
性信号２１０は第２図の真理値表を元に構成された回路
の出力となっている。
なお、直線符号の極性信号２１０を出すのに、シリアル
の全加算器２０２の桁上げ信号２０８を基に示したが、
この発明の他の実施例を第３図について説明する。この
第３図において、１，２゜ａ、ｔｏｏ〜１０６で示す部
分は第４図と同様であり、シフトレジスタ３の出力１０
０〜１０６までをこの第３図では並列に出力させたもの
であり、他の処理系統は第１図と同様であるが、第１図
の直線信号の極性信号２１０を得るための反転信号２０
９と符号ビットＱ Ｏ７を入力するＡＮＤ回路が省略さ
れている。
の全加算器２０２の桁上げ信号２０８を基に示したが、
この発明の他の実施例を第３図について説明する。この
第３図において、１，２゜ａ、ｔｏｏ〜１０６で示す部
分は第４図と同様であり、シフトレジスタ３の出力１０
０〜１０６までをこの第３図では並列に出力させたもの
であり、他の処理系統は第１図と同様であるが、第１図
の直線信号の極性信号２１０を得るための反転信号２０
９と符号ビットＱ Ｏ７を入力するＡＮＤ回路が省略さ
れている。
また、４００は８ピツ）ＰＣＭ符号の符号ビットＱ１１
．を除いた符号Ｓ、Ｑ（セグメントＳ、量子化ステップ
Ｑ）の値を示すＮＯＲ回路４００ａの出力であり、その
入力の全てが０のとき出力４００４１１となり、ＮＡＮ
Ｄ回路４００ｂ（７）出力４０１は「−〇」のときのみ
符号ビットＱ、、−１であるから「−〇」のときＯとな
り、ＡＮＤ回路４００Ｃの出力は０となるので、第２図
の真理値表を満たす符号（直線信号の極性信号２１０）
を出力できる。
．を除いた符号Ｓ、Ｑ（セグメントＳ、量子化ステップ
Ｑ）の値を示すＮＯＲ回路４００ａの出力であり、その
入力の全てが０のとき出力４００４１１となり、ＮＡＮ
Ｄ回路４００ｂ（７）出力４０１は「−〇」のときのみ
符号ビットＱ、、−１であるから「−〇」のときＯとな
り、ＡＮＤ回路４００Ｃの出力は０となるので、第２図
の真理値表を満たす符号（直線信号の極性信号２１０）
を出力できる。
かくして、第１図における全加算器２０２とＡＮＤ回路
２０９ａによる８ビットＰＣＭ符号の２種類のＯを直線
符号のオールＯに変換する変換回路と同等の変換回路を
シフトレジスタ３の出力とＮＯＲ回路４００ａとＮＡＮ
Ｄ回路４００ｂとＡＮＤ回路４００ｃとにより構成して
いる。
２０９ａによる８ビットＰＣＭ符号の２種類のＯを直線
符号のオールＯに変換する変換回路と同等の変換回路を
シフトレジスタ３の出力とＮＯＲ回路４００ａとＮＡＮ
Ｄ回路４００ｂとＡＮＤ回路４００ｃとにより構成して
いる。
さらに、これらをハードウェアで行わずに、ソフトウェ
アで同様のことを実施しても同じ結果が得られる。
アで同様のことを実施しても同じ結果が得られる。
以上のように、この発明によれば、直線符号の２の補数
を出力するとともに、直線符号の反転信号による１の補
数と１３ビットの加数とを加算した桁上げ信号と８ピッ
１−ＰＣＭ符号の符号ビットとの論理積をとるか、ある
いは符号ビットを除く８ビットＰＣＭ符号の７ビットが
オール０を検出してそれと符号ビットとを組み合わせる
ことにより、±０を示す８ピツ）ＰＣＭ符号の直線符号
をオール０に変換し、直線符号と直線符号の２の補数を
切替えて出力するように構成したので、回路規模をそれ
程増すことなく、正しい変換ができ、符号ビットＰが負
のときにも処理対象を拡大でき、かつ異なる種類の０を
示すＰＣＭ符号を直線符号へ変換すると、ｒ＋０」、ｒ
−０」がともに「０」になるという効果がある。
を出力するとともに、直線符号の反転信号による１の補
数と１３ビットの加数とを加算した桁上げ信号と８ピッ
１−ＰＣＭ符号の符号ビットとの論理積をとるか、ある
いは符号ビットを除く８ビットＰＣＭ符号の７ビットが
オール０を検出してそれと符号ビットとを組み合わせる
ことにより、±０を示す８ピツ）ＰＣＭ符号の直線符号
をオール０に変換し、直線符号と直線符号の２の補数を
切替えて出力するように構成したので、回路規模をそれ
程増すことなく、正しい変換ができ、符号ビットＰが負
のときにも処理対象を拡大でき、かつ異なる種類の０を
示すＰＣＭ符号を直線符号へ変換すると、ｒ＋０」、ｒ
−０」がともに「０」になるという効果がある。
第１図はこの発明の一実施例による伸張回路の回路図、
第２図は同上実施例における全加算回路桁上げ信号と符
号ビットＱ、、の関係を示す真理値表、第３図はこの発
明の他の実施例による伸張回路における直線符号の極性
信号を得る回路の回路図、第４図は従来の伸張回路の回
路図、第５図は第４図の伸張回路に適用する８ビットＰ
ＣＭ符号のビット構成を示す説明図である。 ３．２０７はシフトレジスタ、２０２は全加算器、２０
５は切替器、２０９ａはＡＮＤ回路、４００ａはＮＯＲ
回路、４００ｂはＮＡＮＤＡＮＤ回路０ｃはＡＮＤ回路
、２０２． ２０９ ａ、 ３゜４００ａ、４００ｂ
、４００ｃは変換回路。 なお、図中、同一符号は同一、または相当部分を示す。 ２子号ビ、ト Ｏ７ 符号ビット Ｓ８ ４００ａ： ＮＯＲ目Ｗ ４００ｂ： ＮＡＮＤＥｌ＆ ４００ｃ： ＡＮＤＦＩＲ
第２図は同上実施例における全加算回路桁上げ信号と符
号ビットＱ、、の関係を示す真理値表、第３図はこの発
明の他の実施例による伸張回路における直線符号の極性
信号を得る回路の回路図、第４図は従来の伸張回路の回
路図、第５図は第４図の伸張回路に適用する８ビットＰ
ＣＭ符号のビット構成を示す説明図である。 ３．２０７はシフトレジスタ、２０２は全加算器、２０
５は切替器、２０９ａはＡＮＤ回路、４００ａはＮＯＲ
回路、４００ｂはＮＡＮＤＡＮＤ回路０ｃはＡＮＤ回路
、２０２． ２０９ ａ、 ３゜４００ａ、４００ｂ
、４００ｃは変換回路。 なお、図中、同一符号は同一、または相当部分を示す。 ２子号ビ、ト Ｏ７ 符号ビット Ｓ８ ４００ａ： ＮＯＲ目Ｗ ４００ｂ： ＮＡＮＤＥｌ＆ ４００ｃ： ＡＮＤＦＩＲ
Claims (1)
- ８ビットＰＣＭ符号と１３ビットの偏位データの２の
補数とを逐次加算して直線符号を得る全加算器と、上記
直線符号の２の補数を出力するとともに、＋０および−
０を示す８ビットＰＣＭ符号の上記直線符号をオール０
に変換する変換回路と、この変換回路の出力と上記直線
符号とを切替えて出力する切替器とを備えた伸張回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19281188A JPH07120964B2 (ja) | 1988-08-03 | 1988-08-03 | 伸張回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19281188A JPH07120964B2 (ja) | 1988-08-03 | 1988-08-03 | 伸張回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0243816A true JPH0243816A (ja) | 1990-02-14 |
| JPH07120964B2 JPH07120964B2 (ja) | 1995-12-20 |
Family
ID=16297381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19281188A Expired - Lifetime JPH07120964B2 (ja) | 1988-08-03 | 1988-08-03 | 伸張回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120964B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109217880A (zh) * | 2018-11-15 | 2019-01-15 | 东南大学 | 一种直线型极化码译码器及其设计方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6161298B2 (ja) | 2013-01-21 | 2017-07-12 | 三菱電機株式会社 | 音声検索表示装置 |
-
1988
- 1988-08-03 JP JP19281188A patent/JPH07120964B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109217880A (zh) * | 2018-11-15 | 2019-01-15 | 东南大学 | 一种直线型极化码译码器及其设计方法 |
| CN109217880B (zh) * | 2018-11-15 | 2022-02-11 | 东南大学 | 一种直线型极化码译码器及其设计方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07120964B2 (ja) | 1995-12-20 |
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