JPH0244917A - ディジタル出力回路 - Google Patents
ディジタル出力回路Info
- Publication number
- JPH0244917A JPH0244917A JP63196691A JP19669188A JPH0244917A JP H0244917 A JPH0244917 A JP H0244917A JP 63196691 A JP63196691 A JP 63196691A JP 19669188 A JP19669188 A JP 19669188A JP H0244917 A JPH0244917 A JP H0244917A
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- Japan
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- transistor
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- increased
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル出力回路に関する。
従来、この種のディジタル出力回路として第３図に示す
回路がある。この回路は、前段のトランジスタＱ１と出
力段のトランジスタＱ２とから構成され、トランジスタ
Ｑ１のコレクタ負荷として抵抗Ｒ２を用いている。この
回路においては、出路の最大負荷電流時にも、出力電圧
がロジック的に「Ｌ」レベルを維持できるように、前段
トランジスタＱ１の負荷抵抗Ｒ２の値が決められており
、出力負荷電流の大小にかかわらす、はぼ一定の電流で
出力段トランジスタＱ２のベースを駆動していた。
回路がある。この回路は、前段のトランジスタＱ１と出
力段のトランジスタＱ２とから構成され、トランジスタ
Ｑ１のコレクタ負荷として抵抗Ｒ２を用いている。この
回路においては、出路の最大負荷電流時にも、出力電圧
がロジック的に「Ｌ」レベルを維持できるように、前段
トランジスタＱ１の負荷抵抗Ｒ２の値が決められており
、出力負荷電流の大小にかかわらす、はぼ一定の電流で
出力段トランジスタＱ２のベースを駆動していた。
上述した従来のディジタル出力回路は、出力段トランジ
スタＱ２のベース電流が出力の最大負荷電流を駆動でき
るように設定されているため、出力の負荷電流が小さい
時には、必要以上にトランジスタＱ２のベース電流を駆
動していることになり、前段の増幅回路での消費電力か
多いという欠点がある。
スタＱ２のベース電流が出力の最大負荷電流を駆動でき
るように設定されているため、出力の負荷電流が小さい
時には、必要以上にトランジスタＱ２のベース電流を駆
動していることになり、前段の増幅回路での消費電力か
多いという欠点がある。
本発明の目的は、このような問題を解決し、出力負荷電
流か小さい時に、トランジスタのベース駆動電流を少な
くし、必要以上の電力を消費したいようにしたディジタ
ル出力回路を提供することにある。
流か小さい時に、トランジスタのベース駆動電流を少な
くし、必要以上の電力を消費したいようにしたディジタ
ル出力回路を提供することにある。
本発明のディジタル出力回路の構成は、ベースに入力信
号を供給しエミッタから出力をとり出す前段のＮＰＮ型
トランジスタと、このトランジスタのコレクタ負荷とし
てソースを接続しドレインを電源と接続したＮヂャンネ
ルデプレッション型絶縁ゲート電界効果トランジスタと
、この電界効果トランジスタのゲートを出力端子となる
コレクタに接続し前記前段のトランジスタのエミッタを
ベースに接続しエミッタを接地した出力段のＮＰＮ型ト
ランジスタとを有することを特徴とする。
号を供給しエミッタから出力をとり出す前段のＮＰＮ型
トランジスタと、このトランジスタのコレクタ負荷とし
てソースを接続しドレインを電源と接続したＮヂャンネ
ルデプレッション型絶縁ゲート電界効果トランジスタと
、この電界効果トランジスタのゲートを出力端子となる
コレクタに接続し前記前段のトランジスタのエミッタを
ベースに接続しエミッタを接地した出力段のＮＰＮ型ト
ランジスタとを有することを特徴とする。
次に、本発明の図面を参照して説明する。
第１図は本発明の一実施例の回路図である。１〜ランシ
スタＱ＋ 、Ｑ３．抵抗Ｒ１が前段の増＠回路、トラン
ジスタＱ２が出力トランジスタを構成しており、Ｑ、は
ＮＰＮ型トランジスタ、Ｑ３はＮチャンネルデプレッシ
ョン型ＭＯ３ＦＥＴ、Ｒ１はＱｌのベース電荷の放電を
早めるための抵抗である。Ｑ２は出力段のＮＰＮ形トラ
ンジスタである。トランジスタＱ１のベースは入力信号
の入力端子１に接続され、トランジスタＱ１のエミッタ
は出力トランジスタＱ２のベースと抵抗Ｒ１の一端に接
続され、トランジスタＱ＋のコレクタはＭＯ３ＦＥＴＱ
３のソースに接続されている。
スタＱ＋ 、Ｑ３．抵抗Ｒ１が前段の増＠回路、トラン
ジスタＱ２が出力トランジスタを構成しており、Ｑ、は
ＮＰＮ型トランジスタ、Ｑ３はＮチャンネルデプレッシ
ョン型ＭＯ３ＦＥＴ、Ｒ１はＱｌのベース電荷の放電を
早めるための抵抗である。Ｑ２は出力段のＮＰＮ形トラ
ンジスタである。トランジスタＱ１のベースは入力信号
の入力端子１に接続され、トランジスタＱ１のエミッタ
は出力トランジスタＱ２のベースと抵抗Ｒ１の一端に接
続され、トランジスタＱ＋のコレクタはＭＯ３ＦＥＴＱ
３のソースに接続されている。
また、ＭＯ８ＦＥＴＱ３のドレインは電源■ＤＤに接続
され、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ３のゲートは出力端
子２とトランジスタＱ２のコレクタに接続されている。
され、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ３のゲートは出力端
子２とトランジスタＱ２のコレクタに接続されている。
トランジスタＱ２のエミッタと抵抗Ｒ１の他端は接地さ
れている。
れている。
入力端子１からの入力信号がｒ Ｌ 」レベルの時は、
トランジスタＱｌ、Ｑ２ともオフ状態てあり、出力端子
２は開放状態である。入力信号が「Ｈ」レベルになると
、１〜ランシスタＱｌ、Ｑ２ともにオンし、トランジス
タＱ１のコレクタ電位は、トランジスタＱ１が飽和状態
になるまでに下がる。この状態ではＭ ＯＳ Ｆ Ｅ
Ｔ Ｑ ３のゲート・ソース間電圧■。Ｓは０■以下に
なるが、ＭＯ３ＦＥＴＱ３はＮヂャンネルデプレッショ
ン形ＭＯ３ＦＥＴであるなめ、Ｍ ＯＳ Ｆ Ｅ Ｔ
Ｑ ３はオン状態を保っている。
トランジスタＱｌ、Ｑ２ともオフ状態てあり、出力端子
２は開放状態である。入力信号が「Ｈ」レベルになると
、１〜ランシスタＱｌ、Ｑ２ともにオンし、トランジス
タＱ１のコレクタ電位は、トランジスタＱ１が飽和状態
になるまでに下がる。この状態ではＭ ＯＳ Ｆ Ｅ
Ｔ Ｑ ３のゲート・ソース間電圧■。Ｓは０■以下に
なるが、ＭＯ３ＦＥＴＱ３はＮヂャンネルデプレッショ
ン形ＭＯ３ＦＥＴであるなめ、Ｍ ＯＳ Ｆ Ｅ Ｔ
Ｑ ３はオン状態を保っている。
ここで出力の負荷電流が大きくなった場合、出力端子２
の電圧は上昇し始めるが、それにつれてＭＯ３ＦＥＴＱ
３のゲー１〜・ソース間電圧■Ｇｓも大きくなるため、
ＭＯ３ＦＥＴＱ３の駆動電流も大きくなり、そのドレイ
ン電流を大きくし、出力トランジスタＱ２のベース電流
を大きくするのて、出力端子２の電位」−昇を防ぐ方向
に作用する。
の電圧は上昇し始めるが、それにつれてＭＯ３ＦＥＴＱ
３のゲー１〜・ソース間電圧■Ｇｓも大きくなるため、
ＭＯ３ＦＥＴＱ３の駆動電流も大きくなり、そのドレイ
ン電流を大きくし、出力トランジスタＱ２のベース電流
を大きくするのて、出力端子２の電位」−昇を防ぐ方向
に作用する。
第２図は本発明の第２の実施例の回路図である。本実施
例は、出力トランジスタＱ４が付加された場合を示して
いる。トランジスタＱ２がオフ時の出力駆動用としてＮ
ＰＮ形１〜ランジスクＱ４が追加されるが、このトラン
ジスタＱ４のベースはトランジスタＱ１のコレクタに接
続され、トランジスタＱ４のコレクタは電源ＶＩ）Ｄに
、トランジスタＱ４のエミッタは出力端子２に接続され
ている。このトランジスタＱ４はトランジスタＱＩＱ２
がオフ時に出力端子２を「Ｈ」レベルの出力駆動するた
めのものであり、トランジスタＱＩＱ２がオン時にはト
ランジスタＱ４はオフとなっており、第１の実施例の動
作と同しである。
例は、出力トランジスタＱ４が付加された場合を示して
いる。トランジスタＱ２がオフ時の出力駆動用としてＮ
ＰＮ形１〜ランジスクＱ４が追加されるが、このトラン
ジスタＱ４のベースはトランジスタＱ１のコレクタに接
続され、トランジスタＱ４のコレクタは電源ＶＩ）Ｄに
、トランジスタＱ４のエミッタは出力端子２に接続され
ている。このトランジスタＱ４はトランジスタＱＩＱ２
がオフ時に出力端子２を「Ｈ」レベルの出力駆動するた
めのものであり、トランジスタＱＩＱ２がオン時にはト
ランジスタＱ４はオフとなっており、第１の実施例の動
作と同しである。
以上説明したように本発明のディジタル出力回路は、ゲ
ートが出力端子に接続されたＮチャンネルデイプレッシ
ョン型ＭＯ８ＦＥＴのドレイン電流により出力トランジ
スタのベースの駆動電流を調整する構成とすることによ
り、出力の最大負荷電流における「Ｌ」レベル出力電圧
の上昇を抑えることができる。すなわち、出力が定常負
荷時には、出力トランジスタのベース駆動電流を最大負
荷時よりも小さくすることができ、前段の増幅回路の消
費電力が少なくなり、特にＩＣ化に適したディジタル出
力回路を提供できるという効果がある。
ートが出力端子に接続されたＮチャンネルデイプレッシ
ョン型ＭＯ８ＦＥＴのドレイン電流により出力トランジ
スタのベースの駆動電流を調整する構成とすることによ
り、出力の最大負荷電流における「Ｌ」レベル出力電圧
の上昇を抑えることができる。すなわち、出力が定常負
荷時には、出力トランジスタのベース駆動電流を最大負
荷時よりも小さくすることができ、前段の増幅回路の消
費電力が少なくなり、特にＩＣ化に適したディジタル出
力回路を提供できるという効果がある。
第１図、第２図は本発明の第１および第２の実施例のデ
ィジタル出力回路の回路図、第３図は従来のディジタル
出力回路の一例の回路図である。 １・・・入力信号、２・・・出力端子、Ｑｌ、Ｑ２・・
・ＮＰＮ形トランジスタ、Ｑ３・・Ｎチャンネルデプレ
ッション形Ｍ ＯＳ Ｆ Ｅ Ｔ 、Ｒ１，Ｒ２・・・
抵抗、ＶＤＤ・・・電源。
ィジタル出力回路の回路図、第３図は従来のディジタル
出力回路の一例の回路図である。 １・・・入力信号、２・・・出力端子、Ｑｌ、Ｑ２・・
・ＮＰＮ形トランジスタ、Ｑ３・・Ｎチャンネルデプレ
ッション形Ｍ ＯＳ Ｆ Ｅ Ｔ 、Ｒ１，Ｒ２・・・
抵抗、ＶＤＤ・・・電源。
Claims (1)
- ベースに入力信号を供給しエミッタから出力をとり出す
前段のＮＰＮ型トランジスタと、このトランジスタのコ
レクタ負荷としてソースを接続しドレインを電源と接続
したＮチャンネルデプレッション型絶縁ゲート電界効果
トランジスタと、この電界効果トランジスタのゲートを
出力端子となるコレクタに接続し前記前段のトランジス
タのエミッタをベースに接続しエミッタを接地した出力
段のＮＰＮ型トランジスタとを有することを特徴とする
ディジタル出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63196691A JPH0244917A (ja) | 1988-08-05 | 1988-08-05 | ディジタル出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63196691A JPH0244917A (ja) | 1988-08-05 | 1988-08-05 | ディジタル出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0244917A true JPH0244917A (ja) | 1990-02-14 |
Family
ID=16361988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63196691A Pending JPH0244917A (ja) | 1988-08-05 | 1988-08-05 | ディジタル出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0244917A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5379451A (en) * | 1991-11-08 | 1995-01-03 | Hitachi, Ltd. | Mobile communication system and location registration method in mobile communication system |
-
1988
- 1988-08-05 JP JP63196691A patent/JPH0244917A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5379451A (en) * | 1991-11-08 | 1995-01-03 | Hitachi, Ltd. | Mobile communication system and location registration method in mobile communication system |
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