JPH0245851B2 - - Google Patents

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JPH0245851B2
JPH0245851B2 JP57171063A JP17106382A JPH0245851B2 JP H0245851 B2 JPH0245851 B2 JP H0245851B2 JP 57171063 A JP57171063 A JP 57171063A JP 17106382 A JP17106382 A JP 17106382A JP H0245851 B2 JPH0245851 B2 JP H0245851B2
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JP
Japan
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circuit
level
cmos
ttl
signal
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JP57171063A
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Jei Deebisu Junia Toomasu
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Fairchild Semiconductor Corp
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Fairchild Camera and Instrument Corp
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Publication date
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Publication of JPH0245851B2 publication Critical patent/JPH0245851B2/ja
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/01855—Interface arrangements synchronous, i.e. using clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Manipulation Of Pulses (AREA)

Description

【発明の詳細な説明】 本発明はトランジスタ回路に関するものであつ
て、更に詳細には、TTLレベルにある信号を対
応するCMOSレベルの信号へ変換する新規なバ
ツフア回路に関するものである。
TTL入力レベルにある信号を受け取り、該信
号レベルを評価し、且つそれに対応してCMOS
レベルの出力信号を発生するインターフエース回
路は、TTLとCMOSとのバツフア動作が必要と
される場合に使用する必要がある。このタイプの
既存の回路は、典型的には、TTL適合性を必要
とするCMOSマイクロプロセサへの入力バツフ
アとして用されているが、それに接続されている
マイクロプロセサの電源からかなりの量の電流を
消費するという欠点がある。このタイプの従来の
バツフアに於ける別の問題としてデバイスのスレ
ツシユホールド感度があり、即ちTTLデバイス
のスレツシユホールド電圧レベル近辺に於ける信
号の状態を正確に評価するバツフア回路の能力の
問題である。
本発明は、以上の点に鑑みなされたものがあつ
て、TTLレベルにある信号を対応するCMOSレ
ベルの信号へ変換する為の改良した回路を提供す
ることである。本発明の１特徴は、TTLレベル
にある入力信号を対応するCMOSレベルの出力
信号へ動的変換させる為のCMOS回路を提供す
るものであつて、本回路内の第１点に於いて基準
電位を発生する為の基準電位発生手段を設けてあ
り、前記電位は２進数“０”を表わす最高の
TTL入力カスレツシユホールド電圧と２進数
“１”を表わす最低のTTL入力スレツシユホール
ド電圧との間のレベルあり、単一入力端子を有し
ておりTTLレベルにある入力信号を本回路内の
第２点へ導入させる為の入力信号手段を設けてあ
り、本回路内の前記第１点と前記第２とに接続さ
れ前記基準電位と前記入力信号との間のレベルを
比較し且つ前記TTL入力信号に対応するCMOS
出力信号を発生する為の信号比較手段を設けてあ
り、前記信号比較手段が交差接続されたラツチと
して接続された第1CMOSトランジスタデバイス
と第2CMOSトランジスタデバイスとを有するも
のである。
以下、添付の図面を参考に、本発明の具体的実
施の態様について詳細に説明する。本発明回路
は、従来のTTLレベルにある２進数の入力信号
を受入れ、これらのレベルをTTLコンポーネン
トの最大低入力と最小高入力との範囲の略中間で
ある所定の電圧レベルと比較し、且つそれに対応
しCMOS回路レベルである２進数の出力信号を
発生するものである。第１図の回路図に示した如
く、全ての回路コンポーネントはＮチヤンネル
MOSトランジスタ又ＰチヤンネルMOSトランジ
スタで構成されるものであり、以下の説明に於い
ては、ＰチヤンネルMOSトランジスタ及びＮチ
ヤンネルMOSトランジスタを単にＰトランジス
タ及びＮトランジスタとも略称する。
TTLレベルにある入力信号が本回路の入力端
子１０へ導入される。入力端子１０は、並列接続
されたＮトランジスタ１２とＰトランジスタ１４
とで構成されたサンプリングスイツチの一端側へ
接続されている。このサンプリングスイツチの出
力端は、ノードＣに於いて次続の回路、接続され
ている。後に詳述する如く、Ｎトランジスタ１２
はサンプルパルスＳによつて充電されて導通状態
となり、一方Ｐトランジスタ１４は信号即ち信
号Ｓの反転信号によつて導通状態とされる。
ノードＣはダイナミツクコンパレータへの入力
端であり、後述する如く、該コンパレータは、ノ
ードＣに現われる信号をノードＤへ印加される所
定の基準信号と比較する。ノードＣは導体１６へ
接続されており、該導体１６はＰトランジスタ１
８のソース要素へ接続されている。Ｐトランジス
タ１８のドレイン要素はＰトランジスタ２０のソ
ース要素へ接続されており、Ｐトランジスタ２０
のドレインは端子２２へ印加される正電圧源へ接
続されている。導体１６は、また、Ｎトランジス
タ２４のドレイン要素へ接続されており、Ｎトラ
ンジスタ２４のソース要素はＮトランジスタ２６
のドレイン要素へ接続され、Ｎトランジスタ２６
のソースは回路接地基準電圧へ接続されている。
基準電圧が印加されるノードＤは導体２８接続
され、且つＰトランジスタ３０のソースへ接続さ
れている。一方、Ｐトランジスタ３０のドレイン
はＰトランジスタ３２のソースへ接続されてお
り、Ｐトランジスタ３２のドレインは正電圧端子
２２へ接続されている。更に、導体２８はＮトラ
ンジスタ３のドレインへ接続されており、Ｎトラ
ンジスタ３４のソースはＮトランジスタ３６のド
レインへ接続され、Ｎトランジスタ３６のソース
は回路接地電位へ接続されている。導体１６は又
トランジスタ３０及び３４のゲート要素へ接続さ
れており、一方導体２８はトランジスタ１８及び
２４のゲート要素へ接続されている。Ｎトランジ
スタ２６及び３６のゲートは共通接続されると共
に端子３８へ接続されており、後述する如く、評
価信号Ｅが端子３８へ印加される。同様に、Ｐト
ランジスタ２０及び３２のゲートは共通接続され
ると共に端子４０へ接続されており、反転された
評価信号が端子４０へ印加される。導体１６は
Ｎトランジスタ４２を介して回路接地基準電位へ
接続されており、導体２８は同様にＮトランジス
タ４４を介して接地基準電位へ接続されている。
トランジスタ４２及び４４のゲート要素は共通接
続されると共に端子４６へ接続されており、後述
する如く、プリチヤージ信号PCが端子４６へ印
加される。本回路からの出力信号、導体１６及び
２８から夫々適宜の出力バツフア４８及び５０を
介して取り出される。
ノードＤが、並列接続されたＮトランジスタ５
２とＰトランジスタ５４とで構成されるサンプリ
ングスイツチの一端側へ接続されている。このサ
ンプリングスイツチの反対側は、図示した如く、
ノードＡへ接続されている。サンプリング信号Ｓ
が存在することによつてトランジスタ５２はオン
され、一方Ｐトランジスタ５４は反転されたサン
プリング信号によつて導通状態とされる。又、
ノードＡは、並列接続されたＮトランジスタ５６
とＰトランジスタ５８とで構成される第３サンプ
リングスイツチへ接続されている。このサンプリ
ングスイツチの出力は、図示した如く、ノードＢ
へ接続されており、トランジスタ５２と５４とで
構成されるスイツチの場合と同様に、トランジス
タ５６と５８とで構成されるサンプリングスイツ
チはサンプリングパルス及びその反転されたパル
スによつて導通状態とされる。
ノードＡは反転されたプリチヤージパルス
によつて導通状態とされるＰトランジスタ６０を
介して正電圧源端子２２へ接続されている。ノー
ドＡは又強度のデプリシヨン負荷Ｎトランジスタ
６２のゲート要素へ接続されており、Ｎトランジ
スタ６２のソース要素及びドレイン要素は回路接
地基準電圧へ接続されており、従つてトランジス
タ６２はコンデンサとして機能する。同様に、ノ
ードＢは、コンデンサとして機能すべく接続され
ている強度のデプリシヨン負荷Ｎトランジスタ６
４のゲート要素へ接続されている。ノードＢは又
Ｎトランジスタ６６を介して接地基準電圧へ接続
されており、Ｎトランジスタ６６はプリチヤージ
パルスPCを印加することによつて導通状態とさ
れる。
第２図は、第１図の回路のコンポーネントへ印
加される種々のパルスのシーケンスを示したタイ
ミング線図である。本発明の１部をなすものでは
ないが本発明回路に関連する回路からシステムク
ロツクが発生され、その周波数は500KHzの程度
である。TTLレベルからCMOSレベルへの信号
変換が行なわれる場合には、クロツクパルス７０
に応答して先ずプリチヤージパルス６８が発生さ
れる。この様なプリチヤージパルスに応答する回
路を第３図に示してある。プリチヤージパルス６
８の終了と共に、クロツクパルス７４に応答して
サンプリングパルス７２が発生される。この様な
サンプリングパルスに応答する第１図の回路部分
を第４図に示してある。サンプリングパルスの終
了と共に、その次のクロツクパルス７７に応答し
て評価パルス７６が発生され、この様な評価パル
ス７６に応答する回路部分を第５図に示してあ
る。
プリチヤージモードの期間中、プリチヤージパ
ルスPCが第１図の端子４６へ印加され、Ｎトラ
ンジスタ４２及び４４が導通状態とされる。プリ
チヤージパルスPCは更にＮトランジスタ６６の
ゲートへ印加され、又反転されたプリチヤージパ
ルスはＰトランジスタ６０へ印加されてその
トランジスタを導通状態とさせる。従つて、これ
らトランジスタサンプリングスイツチはオフとな
り、入力端子１０をノードＣから分離させると共
に、ノードＤ，Ａ，Ｂの間を開回路状態とさせ
る。プリチヤージパルスPCに応答する回路部分
を第３図に示してある。第１図に示した導通状態
にあるＮトランジスタ４２及び４４は導体１６及
び２８を接地接続させ、その際にCOMSトラン
ジスタ１８，２４，３０，３４のゲートら全ての
電荷を取際く。これらのトランジスタは、又接地
基準電位から取除かれると共に第１図の入力端子
２２へ印加される正電圧から取除かれる。Ｐトラ
ンジスタ６０が導通状態となることによつて、端
子２２から強度のデプリシヨンＮトランジスタ６
２のゲート要素へ完全な正電圧が印加され、その
際にコンデンサとして機能しているＮトランジス
タ６２を充電する。強度のデプリシヨンＮトラン
ジスタ６４によつて形成されるコンデンサの両側
は、導通状態にあるＮトランジスタ６６によつて
接地基準電圧へ短絡される。従つて、この
CMOS回路は完全に放電され、第２図のプリチ
ヤージパルスPCを印加することによつてコンデ
ンサ６２のみがプリチヤージされる。
プリチヤージパルスPCが終了した後にサンプ
リングパルスＳが本回路へ印加される。サンプリ
ングパルスＳが印加されると、第１図のトランジ
スタ１２，１４，５２，５４，５６，５８によつ
て形成されているサンパルスイツチを閉成する。
その結果、サンプリングパルスＳによつた影響を
受ける回路部分を第４図に示してある。強度のデ
プリシヨントランジスタ６２及び６４は第４図に
於いてはコンデンサとして示してあり、前もつて
コンデンサ６２に蓄えられた電荷が各成分の実効
容量及びノードＤに於ける固有容量に応じてコン
デンサ６２と６４との間で再分布が行なわれる様
に相互接続される。ノードＡ，Ｂ，Ｄが相互接続
されて、再分布の結果として得られる電荷がノー
ドＤへ印加される。勿論、この電荷の大きさ、コ
ンデンサ６２，６４及びノードＤの容量比と第１
図の電圧源入力端子２２へ印加される電圧レベル
VDDとに依存する。例えば、端子２２へ印加され
る電圧が5.0Vであり、コンデンサ６４がトラン
ジスタ６２の２倍の面積従つて２倍の容量を有す
る様に構成されている場合には、プリチヤージモ
ードの期間中にコンデンサ６２へ印加された5V
の電荷が種々のコンデンサの間で再分布され、サ
ンプリングモード期間中にノードＤへ印加される
基準電位は5Vの約３分の１の値となり、即ち約
1.67Vの大きさとなる。従つて、ノードＤに於け
る基準電位、TTL回路の許容可能な最大の２進
数“０”入力を表わす通常の0.8Vのレベルと
TTLデバイスの最小の２進数“１”入力スレツ
シユホールドを表わす通常の2.4Vのレベルとの
間の約中間に位置することとなる。このノードＤ
に於けるスレツシユホールド電圧は、次いで、ト
ランジスタ１８及び２４で構成されるCMOS対
のゲート要素へ印加される。
ノードＤへ基準電位を印加するのと同時に、
TTL入力信号が入力端子１０及びノードＣへ印
加され、従つてトランジスタ３０及び３で構成さ
れるCMOS対のゲート要素へ印加される。
評価モードに於いては、第１図のトランジスタ
２０，２６，３２，３６が導通状態となつて、
夫々のCMOSトランジスタ対へ適宜のソース電
圧及びドレイン電圧を供給する。第５図に示した
如く、この状態に於ける回路は交差接続されたラ
ツチコンパレータとなり、該コンパレータはノー
ドＣに於ける電荷をその前にノードＤに印加され
たスレツシユホールドレベルと比較する。ノード
Ｃに於けるレベルがノードＤに於けるレベルより
も高い場合には、極めて一時的な回路不均衡が瞬
間的に発生し、次いで安定化されてＮトランジス
タ３４及びＰトランジスタ１８が導通状態とな
り、一方Ｎトランジスタ２４とＰトランジスタ３
０が非導通状態となり、本回路は導体１６上に高
出力を発生し且つ導体２８上に低出力を発生する
状態へラツチされる。その反対に、ノードＤに於
ける基準電位がノードＣに於けるTTL入力信号
よりも大きい場合には、本回路が安定化されてト
ランジスタ２４及び３０がオンされ、トランジス
タ１８及び３４がオフされて、導体２８上へ高出
力を発生し、一方導体１６上へ低出力を発生す
る。
本発明に於いては、コンデンサ６２が充電され
るプリチヤージモードの期間中に於いても、また
CMOSトランジスタ対で構成されるダイナミツ
クコンパレータの出力を検知する評価モードの期
間中に於いても本回路は直流電流を消費すること
がなく、サンプリングモードの期間中に無視可能
な量の電流が消費されるに過ぎないものである。
マイクロプロセサと共に動作する場合に、TTL
入力が評価される場合にのみ本回路へのクロツク
をサイクル動作させることによつて動的電力を減
少させることが可能ある。更に、本回路をプリチ
ヤージ状態又は評価状態に維持する場合には、動
的電力は何等消費されることがない。
以上、本発明の具体的実施の態様について詳細
に説明したが、本発明はこれら具体例に限定され
るべきなものではなく、本発明の技術的範囲を逸
脱することなしに種々の変形が可能あることは勿
論である。
【図面の簡単な説明】
第１図はTTLレベルの信号をCMOSレベルの
信号へ変換するバツフアの１実施例を示した回路
図、第２図は第１図の回路の種々の動作モードに
於いて発生する種々の信号を示したタイミング線
図、第３図はプリチヤージモードの期間中に使用
される第１図の回路の部分を示した説明図、第４
図はサンプリングモードの期間中に使用される第
１図の回路の部分を示した説明図、第５図は評価
モードの期間中に使用される第１図の回路の部分
を示した説明図、である。 （符号の説明）、１０：入力端子、１６，２
８：導体、Ａ，Ｂ，Ｃ，Ｄ：ノード、Ｅ，：評
価信号、Ｓ，：サンプリング信号、PC，：
プリチヤージ信号。

Claims (1)

  1. 【特許請求の範囲】 １ TTLレベルの入力信号を対応するCMOSレ
    ベルの出力信号へ動的変換させるCMOS回路に
    おいて、本回路の第１点に基準電位を発生させる
    基準電位発生手段を設けてあり、前記基準電位は
    二進数「０」を表す最高のTTL電圧と二進数
    「１」を表す最低のTTL電圧との間のレベルにあ
    り、本回路の第２点にTTLレベルの入力信号を
    導入する為のTTLレベル信号入力端子を具備す
    る入力信号手段を設けてあり、前記第１点におけ
    る前記基準電位へ結合された第１入力端と前記第
    ２点における前記TTLレベル信号入力端子に結
    合された第２入力端と前記CMOSレベル用の出
    力端とを具備しており前記第１点及び第２点の間
    の電圧差の符号に依存して一方のCMOS論理レ
    ベル又は他方のCMOS論理レベルにラツチする
    双安定CMOSラツチを設けており、前記基準電
    位は２個のコンデンサの面積比によつて確立され
    ており、前記コンデンサを所定のバイアス電圧へ
    結合させることにより前記コンデンサを所定の電
    圧レベルへプリチヤージする手段を設けてあり、
    前記２個のコンデンサにおける最終的な電圧がそ
    れらの面積比及びプリチヤージ電圧に依存するよ
    うに前記プリチヤージ動作後に前記コンデンサを
    並列に結合させ且つ前記２個のコンデンサにおけ
    る電圧が前記基準電位となるように前記コンデン
    サを前記基準入力端へ結合させる手段を設けてあ
    ることを特徴とするCMOS回路。 ２ TTLレベルの入力信号を対応するCMOSレ
    ベルの出力信号へ動的変換させるCMOS回路に
    おいて、本回路の第１点に基準電位を発生する基
    準電位発生手段を設けてあり、前記基準電位は二
    進数「０」を表す最高のTTL入力スレツシユホ
    ールド電圧と二進数「１」を表す最低のTTL入
    力スレツシユホールド電圧との間のレベルであ
    り、本回路の第２点にTTLレベルの入力信号を
    導入する為の信号入力端子を具備する入力信号手
    段を設けてあり、前記基準電位と前記入力信号と
    の間のレベルを比較し且つ前記TTL入力信号に
    対応するCMOS出力信号を発生する為に本回路
    の前記第１点及び第２点に結合した信号比較手段
    を設けてあり、前記信号比較手段は交差結合型ラ
    ツチ形態に接続した第１及び第2CMOSトランジ
    スタ装置を具備しており、前記基準電位発生手段
    が、所定レベルへ充電する為の第１コンデンサ
    と、前記第１コンデンサを電源から前記所定レベ
    ルへ充電し次いで前記第１コンデンサから前記電
    源を遮断する手段と、第２コンデンサと、前記第
    １コンデンサ上の電荷が容量比に従つて再分布さ
    れるように前記第２コンデンサを前記第１コンデ
    ンサと並列に結合させ且つ並列結合された第１及
    び第２コンデンサを本回路の第１点へ結合させる
    手段を設けてあることを特徴とするCMOS回路。 ３ 特許請求の範囲第２項において、前記第１及
    び第２コンデンサはコンデンサとして接続された
    デプリシヨン型トランジスタであることを特徴と
    するCMOS回路。 ４ 特許請求の範囲第３項において、第１クロツ
    クパルスに応答して本回路の第１点及び第２点か
    ら及び前記第２コンデンサから残留電荷を除去す
    るプリチヤージ回路を設けてあることを特徴とす
    るCMOS回路。 ５ 特許請求の範囲第４項において、前記TTL
    信号入力端子と本回路の第２点との間、本回路の
    第１点と前記第１コンデンサとの間、及び前記第
    １コンデンサと前記第２コンデンサとの間に、第
    １、第２、及び第３トランジスタスイツチが夫々
    介在されており、前記トランジスタスイツチは前
    記第１クロツクパルスの終了後に発生する第２ク
    ロツクパルスの印加によつて導通状態とされるこ
    とを特徴とするCMOS回路。 ６ 特許請求の範囲第５項において、前記第１及
    び第２トランジスタ装置を電源へ結合させる第３
    及び第４トランジスタ装置を設けてあり、前記第
    ２クロツクパルスの終了後に発生する第３クロツ
    クパルスにより前記第３及び第４トランジスタ装
    置を閉成して前記信号比較手段内の前記第１及び
    第2CMOSトランジスタ装置を夫々の電圧源へ結
    合させることを特徴とするCMOS回路。
JP57171063A 1981-10-02 1982-10-01 Ｃｍｏｓデバイス用のダイナミツクｔｔｌ入力コンパレ−タ Granted JPS5871731A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US308073 1981-10-02
US06/308,073 US4485317A (en) 1981-10-02 1981-10-02 Dynamic TTL input comparator for CMOS devices

Publications (2)

Publication Number Publication Date
JPS5871731A JPS5871731A (ja) 1983-04-28
JPH0245851B2 true JPH0245851B2 (ja) 1990-10-12

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ID=23192431

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Application Number Title Priority Date Filing Date
JP57171063A Granted JPS5871731A (ja) 1981-10-02 1982-10-01 Ｃｍｏｓデバイス用のダイナミツクｔｔｌ入力コンパレ−タ

Country Status (5)

Country Link
US (1) US4485317A (ja)
EP (1) EP0076733B1 (ja)
JP (1) JPS5871731A (ja)
CA (1) CA1199686A (ja)
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