JPH0246590A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPH0246590A JPH0246590A JP63196708A JP19670888A JPH0246590A JP H0246590 A JPH0246590 A JP H0246590A JP 63196708 A JP63196708 A JP 63196708A JP 19670888 A JP19670888 A JP 19670888A JP H0246590 A JPH0246590 A JP H0246590A
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- JP
- Japan
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- data
- flip
- input
- flops
- transistors
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000011159 matrix material Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 101100369641 Mus musculus Tigit gene Proteins 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ装置に関し、特に画像データのフレーム
バッファ等として用いられる、シリアルボート、ボラレ
ルボートを備えたデュアルボー１〜型のメモリ装置に関
する。
バッファ等として用いられる、シリアルボート、ボラレ
ルボートを備えたデュアルボー１〜型のメモリ装置に関
する。
従来のこの種のメモリ装置について図面を参照して説明
する。
する。
第４図は従来のメモリ装置の一例を示す回路図である。
メモリセルアレイ］は、マトリクス状に配列された複数
のメモリセル１１と、これらメモリセル１１と接続する
複数のディジット線り、〜Ｄ５及びワード線（ＷＫ ）
とを備えている。
のメモリセル１１と、これらメモリセル１１と接続する
複数のディジット線り、〜Ｄ５及びワード線（ＷＫ ）
とを備えている。
データ転送ゲート３は、それぞれ第１の端子を各ディジ
ット線り、〜Ｄ５と対応して接続しゲートに共にデータ
転送制御信号ＴＯを入力し、てオン・オフし、第１及び
第２の端子間のデータの転送を行う複数のトランジスタ
Ｑ３１〜Ｑ３５を備えている。
ット線り、〜Ｄ５と対応して接続しゲートに共にデータ
転送制御信号ＴＯを入力し、てオン・オフし、第１及び
第２の端子間のデータの転送を行う複数のトランジスタ
Ｑ３１〜Ｑ３５を備えている。
データレジスタ４は、それぞれ入出力端をデータ転送ゲ
ート３の各トランジスタＱ３１〜Ｑ３５の第２の端子と
対応して接続しこの入出力端に伝達されたデータを保持
する複数のレジスタＲ１〜Ｒ６を備えている。
ート３の各トランジスタＱ３１〜Ｑ３５の第２の端子と
対応して接続しこの入出力端に伝達されたデータを保持
する複数のレジスタＲ１〜Ｒ６を備えている。
データ入出力回路５は、それぞれ一端を各レジスタＲ１
〜Ｒ５の入出力端と対応して接続し他端をデータバス５
１と共通接続しゲートに走査信号ＳＳ１〜ＳＳ、を入力
してオン・オフし、各レジスタＲ１〜Ｒ５とデータバス
５１との間のデータの転送を行う複数のトランジスタＱ
５１〜Ｑ５５を備えている。なお、データバス５］はシ
リアルデータ入出力用の入出力端子ＴＴｏと接続してい
る。
〜Ｒ５の入出力端と対応して接続し他端をデータバス５
１と共通接続しゲートに走査信号ＳＳ１〜ＳＳ、を入力
してオン・オフし、各レジスタＲ１〜Ｒ５とデータバス
５１との間のデータの転送を行う複数のトランジスタＱ
５１〜Ｑ５５を備えている。なお、データバス５］はシ
リアルデータ入出力用の入出力端子ＴＴｏと接続してい
る。
シフトレジスタ２Ｂは、縦続接続された複数のフリップ
フロップＦＦ、〜ＦＦ５を備え、これらフリップフロッ
プト′Ｆ１〜ＦＦ５の出力端から、データ入出力回路ら
のトランジスタＱ＋ｉｔ〜Ｑ５５を順次オン状態とする
走査信号Ｓ８１〜Ｓ８５を出力する。
フロップＦＦ、〜ＦＦ５を備え、これらフリップフロッ
プト′Ｆ１〜ＦＦ５の出力端から、データ入出力回路ら
のトランジスタＱ＋ｉｔ〜Ｑ５５を順次オン状態とする
走査信号Ｓ８１〜Ｓ８５を出力する。
Ｆ述したデータ転送ゲート３．データレジスタ４、デー
タ入出力回路５及びシフトレジスタ２Ｂによりシリアル
ボートが形成される。
タ入出力回路５及びシフトレジスタ２Ｂによりシリアル
ボートが形成される。
次に、このメモリ装置の動作について、データを読出す
場合を例にして説明する。
場合を例にして説明する。
メモリセルアレイ１において、ロウアドレスにのワード
線Ｗ＋＜が活性化してワード線ＷＫ上のメモリセル１１
をリフレッシュすると、各メモリセル１１のデータが対
応するディジット線Ｄ１〜Ｄ、上に現われる。
線Ｗ＋＜が活性化してワード線ＷＫ上のメモリセル１１
をリフレッシュすると、各メモリセル１１のデータが対
応するディジット線Ｄ１〜Ｄ、上に現われる。
この直後にデータ転送制御信号Ｔ Ｇによりデータ転送
ゲート３を開くと、各ディジット線Ｄ１〜Ｄ５上のデー
タがデータレジスタ４の各レジスタＲ１〜Ｒ５に転送さ
れラッチされる（ロウアドレスにのワード線ＷＫと接続
する全てのメモリセル１１のデータが転送される）。
ゲート３を開くと、各ディジット線Ｄ１〜Ｄ５上のデー
タがデータレジスタ４の各レジスタＲ１〜Ｒ５に転送さ
れラッチされる（ロウアドレスにのワード線ＷＫと接続
する全てのメモリセル１１のデータが転送される）。
データレジスタ４の各レジスタＲ１〜Ｒ５にラッチされ
たデータは、シフトレジスタ２Ｂからの走査信号ＳＳ１
〜ＳＳ５により順次オンするデータ入出力回路５のトラ
ンジスタＱ５１〜Ｑ５５により１ビツトずつ順次、デー
タバス５１を介して入出力端子ＴＩＯへ転送され、シリ
アルデータとして出力される。
たデータは、シフトレジスタ２Ｂからの走査信号ＳＳ１
〜ＳＳ５により順次オンするデータ入出力回路５のトラ
ンジスタＱ５１〜Ｑ５５により１ビツトずつ順次、デー
タバス５１を介して入出力端子ＴＩＯへ転送され、シリ
アルデータとして出力される。
」二連した従来のメモリ装置は、データ転送ゲート３．
データレジスタ４．デ−タ入出力回路５及びシフトレジ
スタ２Ｒによりシリアルボートを形成する構成となって
いるので、データレジスタ４及びシフトレジスタ２Ｂに
よるデバイスの占有面積が大きくデバイスサイズが大き
くなるという欠点があり、またデータバス５１が大きな
負荷となるためデータ転送時間が長くなり、シリアルア
クセス時間が長くなるという欠点がある。
データレジスタ４．デ−タ入出力回路５及びシフトレジ
スタ２Ｒによりシリアルボートを形成する構成となって
いるので、データレジスタ４及びシフトレジスタ２Ｂに
よるデバイスの占有面積が大きくデバイスサイズが大き
くなるという欠点があり、またデータバス５１が大きな
負荷となるためデータ転送時間が長くなり、シリアルア
クセス時間が長くなるという欠点がある。
本発明の目的は、デバイスサイズを小さくすることがで
き、かつシリアルアクセス時間を短縮することができる
メモリ装置を提供することにある。
き、かつシリアルアクセス時間を短縮することができる
メモリ装置を提供することにある。
本発明のメモリ装置は、マトリクス状に配列された複数
のメモリセルと、これらメモリセルと接続する複数のテ
ィジット線及びワード線とを備えたメモリセルアレイと
、縦続接続された複数のフリップフロップを備え、これ
らフリップフロップの最前段及び最後段の少なくとも一
方にシリアルデータを入力する入力端子及びシリアルデ
ータを出力する出力端子の少なくとも一方を対応して接
続し、クロック信号により前記各フリップフロップの入
力端に伝達されたデータを順次後方へ伝達するシフトレ
ジスタと、前記各フリップフロップの入力端（又は出力
端〉と前記各デイフッ１〜線との間にそれぞれ対応して
接続されこれらの間のデータの転送を行う複数のトラン
ジスタを備えたデータ転送ゲートとを有している。
のメモリセルと、これらメモリセルと接続する複数のテ
ィジット線及びワード線とを備えたメモリセルアレイと
、縦続接続された複数のフリップフロップを備え、これ
らフリップフロップの最前段及び最後段の少なくとも一
方にシリアルデータを入力する入力端子及びシリアルデ
ータを出力する出力端子の少なくとも一方を対応して接
続し、クロック信号により前記各フリップフロップの入
力端に伝達されたデータを順次後方へ伝達するシフトレ
ジスタと、前記各フリップフロップの入力端（又は出力
端〉と前記各デイフッ１〜線との間にそれぞれ対応して
接続されこれらの間のデータの転送を行う複数のトラン
ジスタを備えたデータ転送ゲートとを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、本発明をシリアルボートの出力側に適用
したものである。
したものである。
この実施例のメモリセルアレイ１は従来のメモリ装置と
同様である。
同様である。
シフトレジスタ２は、それぞれトランジスタＱ２１〜Ｑ
２４を介して縦続接続された複数のフリップフロップＦ
Ｆ 、〜ＦＦ５を備え、最後段のフリップフロップＦ
Ｆ５に出力端子′「。を接続し、トランジスタＱ２１〜
Ｑ２４がオフ状態のときクロック信号ＣＬＫにより各フ
リップフロップＦＦｌ〜ＦＦ５にそれぞれの入力端のデ
ータを保持し、トランジスタＱ２１〜Ｑ２４がオン状態
のときクロック信号ＣＬＫにより、各フリップフロップ
ＦＦ、〜ＦＦ、に保持されているデータを順次後方へ伝
達する。
２４を介して縦続接続された複数のフリップフロップＦ
Ｆ 、〜ＦＦ５を備え、最後段のフリップフロップＦ
Ｆ５に出力端子′「。を接続し、トランジスタＱ２１〜
Ｑ２４がオフ状態のときクロック信号ＣＬＫにより各フ
リップフロップＦＦｌ〜ＦＦ５にそれぞれの入力端のデ
ータを保持し、トランジスタＱ２１〜Ｑ２４がオン状態
のときクロック信号ＣＬＫにより、各フリップフロップ
ＦＦ、〜ＦＦ、に保持されているデータを順次後方へ伝
達する。
データ転送ゲート３は、シフトレジスタ２のフリップフ
ロップＦＦ２〜ＦＦ５の入力端とディジット線Ｄ１〜Ｄ
４との間にそれぞれ対応して接続され、ゲートにデータ
転送制御信号ＴＧを入力してオン・オフし、ディジット
線Ｄ１〜Ｄ４のデータをフリップフロップＦＦ２〜ＦＦ
、の各入力端へ転送する。
ロップＦＦ２〜ＦＦ５の入力端とディジット線Ｄ１〜Ｄ
４との間にそれぞれ対応して接続され、ゲートにデータ
転送制御信号ＴＧを入力してオン・オフし、ディジット
線Ｄ１〜Ｄ４のデータをフリップフロップＦＦ２〜ＦＦ
、の各入力端へ転送する。
インバータ１１は、データ転送制御信号ＴＧを反転して
トランジスタＱ２１〜Ｑ２４のゲートへ伝達し、データ
転送ゲート３によりディジット線Ｄ１〜Ｄ４のデータが
フリップフロップＦＦ２〜ＦＦ５の入力端へ転送される
とき各フリップフロップＦＦ、〜ＦＦ５相互間を分離し
、データシフト時にはこれらフリップフロップＦＦ、〜
ＦＦ５相互間を接続する。
トランジスタＱ２１〜Ｑ２４のゲートへ伝達し、データ
転送ゲート３によりディジット線Ｄ１〜Ｄ４のデータが
フリップフロップＦＦ２〜ＦＦ５の入力端へ転送される
とき各フリップフロップＦＦ、〜ＦＦ５相互間を分離し
、データシフト時にはこれらフリップフロップＦＦ、〜
ＦＦ５相互間を接続する。
」二連したシフトレジスタ２．データ転送ゲート３及び
インバータ■１によりシリアルボートか形成される。
インバータ■１によりシリアルボートか形成される。
次に、この実施例の動作を説明する。
メモリセルアレイ１において、ロウアドレスにのワード
線ＷＫが活性化してワード線Ｗ８上のメモリセル１１を
リフリッシュすると、メモリセル］１のデータが対応す
るディジット線■）１〜Ｉ）４上に現われる。
線ＷＫが活性化してワード線Ｗ８上のメモリセル１１を
リフリッシュすると、メモリセル］１のデータが対応す
るディジット線■）１〜Ｉ）４上に現われる。
この直後にデータ転送制御信号Ｔ Ｇによりデータ転送
ゲート３を開くと、各ディジット線り、〜Ｄ４上のデー
タがシフトレジスタ２のフリップフロップＦＦ２〜ＦＦ
、の入力端に転送され、クロック信号ＣＬ、 Ｋにより
フリップフロップＦＦ２〜ＦＦ５にラッチされる（この
とき、トランジスタＱ２１〜Ｑ２４はオフ状態であり、
また、ロウアドレスにのワード線ＷＫと接続する全ての
メモリセル１１のデータが転送される）。
ゲート３を開くと、各ディジット線り、〜Ｄ４上のデー
タがシフトレジスタ２のフリップフロップＦＦ２〜ＦＦ
、の入力端に転送され、クロック信号ＣＬ、 Ｋにより
フリップフロップＦＦ２〜ＦＦ５にラッチされる（この
とき、トランジスタＱ２１〜Ｑ２４はオフ状態であり、
また、ロウアドレスにのワード線ＷＫと接続する全ての
メモリセル１１のデータが転送される）。
データ転送制御信号ＴＧが非活性状態になるとトランジ
スタＱ２１〜Ｑ２４は導通するので、フリップフロップ
ＦＦ２〜ＦＦ５にラッチされたデータはクロック信号Ｃ
ＬＫにより順次後方へ伝達され、出力端子Ｔｏから１ビ
ツトづつ順次出力される。
スタＱ２１〜Ｑ２４は導通するので、フリップフロップ
ＦＦ２〜ＦＦ５にラッチされたデータはクロック信号Ｃ
ＬＫにより順次後方へ伝達され、出力端子Ｔｏから１ビ
ツトづつ順次出力される。
第２図は本発明の第２の実施例を示す回路図である。
この実施例は、本発明をシリアルボートの入力側に適用
したものである。
したものである。
この実施例が第１の実施例と相違する点は、インバータ
■ｌ及び最後段のフリップフロップＦＦ５と出力端子Ｔ
ｏとの接続を除去すると共にトランジスタＱ ２ ｔ〜
Ｑ２４を短縮し、最前段のフリップフロップＦＦ１に入
力端子Ｔ１を接続し、データの流れを入力端子Ｔ＋から
シフトレジスタ２Ａを経てディジット線り、〜Ｄ５／＼
至るように逆にした点にある。
■ｌ及び最後段のフリップフロップＦＦ５と出力端子Ｔ
ｏとの接続を除去すると共にトランジスタＱ ２ ｔ〜
Ｑ２４を短縮し、最前段のフリップフロップＦＦ１に入
力端子Ｔ１を接続し、データの流れを入力端子Ｔ＋から
シフトレジスタ２Ａを経てディジット線り、〜Ｄ５／＼
至るように逆にした点にある。
次に、この実施例の動作について説明する。
入力端子ＴＩに入力されたシリアルデータＳＤＩは、ク
ロック信号ＣＬＫに従って順次シフトレジスタ２Ａのフ
リップフロップＦＦ、〜ＦＦ、にシフトされラッチされ
る。
ロック信号ＣＬＫに従って順次シフトレジスタ２Ａのフ
リップフロップＦＦ、〜ＦＦ、にシフトされラッチされ
る。
シフトレジスタ２Ａにデータが蓄えられたところで、デ
ータ転送制御信号ＴＧを活性化してシフトレジスタ２Ａ
内のデータをディジッ１へ線Ｄ１〜Ｄ５を介して、活性
化されているワード線ＷＫと接続するメモリセル１１に
転送する。
ータ転送制御信号ＴＧを活性化してシフトレジスタ２Ａ
内のデータをディジッ１へ線Ｄ１〜Ｄ５を介して、活性
化されているワード線ＷＫと接続するメモリセル１１に
転送する。
第３図は本発明の第３の実施例を示す回路図である。
この実施例は、第１及び第２の実施例を統合し、シリア
ルデータの入力と出力とが同一回路で行なえるようにし
たものである。
ルデータの入力と出力とが同一回路で行なえるようにし
たものである。
この実施例は、第１の実施例のインバータ■１の入力端
をデータ転送制御信号ＴＧの入力端子と切離して独立し
て制御できるようにし、また最前段、最後段のフリップ
フロップＦＦＩ 、Ｆ ト”５にそれぞれ入力端子ＴＩ
、出力端子Ｔ。を接続したもので、シリアルデータを入
力するときは、制御信号Ｃ８によりトランジスタＱ２１
〜Ｑ２４を短絡し、シリアルデータを出力するときは、
制御信号ＣＳをデータ転送制御信号ＴＧと同一波形とし
てトランジスタＱ２１〜Ｑ２４のオン・オフを制御する
。
をデータ転送制御信号ＴＧの入力端子と切離して独立し
て制御できるようにし、また最前段、最後段のフリップ
フロップＦＦＩ 、Ｆ ト”５にそれぞれ入力端子ＴＩ
、出力端子Ｔ。を接続したもので、シリアルデータを入
力するときは、制御信号Ｃ８によりトランジスタＱ２１
〜Ｑ２４を短絡し、シリアルデータを出力するときは、
制御信号ＣＳをデータ転送制御信号ＴＧと同一波形とし
てトランジスタＱ２１〜Ｑ２４のオン・オフを制御する
。
この実施例の動作は、シリアルデータの出力時には第１
の実施例と同様であり、また入力時には第２の実施例と
同様である。
の実施例と同様であり、また入力時には第２の実施例と
同様である。
以上説明したように本発明は、シリアルボートを、シフ
トレジスタの各フリップフロップの入力端又は出力端と
各ディジット線との間をデータ転送ゲートの各トランジ
スタを介して接続してこれらの間のデータの転送を行い
、かつシフトレジスタにデータを直接載せて伝達する構
成とすることにより、従来必要としたデータレジスタと
データバスを含むデータ入出力回路とを除去することか
できるので、デバイスサイズを小さくすることができ、
かつシリアルアクセス時間を短縮することができる効果
がある。
トレジスタの各フリップフロップの入力端又は出力端と
各ディジット線との間をデータ転送ゲートの各トランジ
スタを介して接続してこれらの間のデータの転送を行い
、かつシフトレジスタにデータを直接載せて伝達する構
成とすることにより、従来必要としたデータレジスタと
データバスを含むデータ入出力回路とを除去することか
できるので、デバイスサイズを小さくすることができ、
かつシリアルアクセス時間を短縮することができる効果
がある。
第１図乃至第３図はそれぞれ本発明の第１乃至第３の実
施例を示す回路図、第４図は従来のメモリ装置の一例を
示す回路図である。
施例を示す回路図、第４図は従来のメモリ装置の一例を
示す回路図である。
Claims (1)
- マトリクス状に配列された複数のメモリセルと、これら
メモリセルと接続する複数のディジット線及びワード線
とを備えたメモリセルアレイと、縦続接続された複数の
フリップフロップを備え、これらフリップフロップの最
前段及び最後段の少なくとも一方にシリアルデータを入
力する入力端子及びシリアルデータを出力する出力端子
の少なくとも一方を対応して接続し、クロック信号によ
り前記各フリップフロップの入力端に伝達されたデータ
を順次後方へ伝達するシフトレジスタと、前記各フリッ
プフロップの入力端（又は出力端）と前記各ディジット
線との間にそれぞれ対応して接続されこれらの間のデー
タの転送を行う複数のトランジスタを備えたデータ転送
ゲートとを有することを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63196708A JPH0246590A (ja) | 1988-08-05 | 1988-08-05 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63196708A JPH0246590A (ja) | 1988-08-05 | 1988-08-05 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0246590A true JPH0246590A (ja) | 1990-02-15 |
Family
ID=16362267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63196708A Pending JPH0246590A (ja) | 1988-08-05 | 1988-08-05 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0246590A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04176089A (ja) * | 1990-11-08 | 1992-06-23 | Nec Corp | メモリ装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60263397A (ja) * | 1984-06-01 | 1985-12-26 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | ダイナミツク・ランダム・アクセス・メモリ用行バツフア回路 |
| JPS63152095A (ja) * | 1986-12-17 | 1988-06-24 | Toshiba Corp | テレビジヨン信号処理用半導体集積回路 |
-
1988
- 1988-08-05 JP JP63196708A patent/JPH0246590A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60263397A (ja) * | 1984-06-01 | 1985-12-26 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | ダイナミツク・ランダム・アクセス・メモリ用行バツフア回路 |
| JPS63152095A (ja) * | 1986-12-17 | 1988-06-24 | Toshiba Corp | テレビジヨン信号処理用半導体集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04176089A (ja) * | 1990-11-08 | 1992-06-23 | Nec Corp | メモリ装置 |
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