JPH0247726A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は複数の命令を並列に実行することのできる情
報処理装置に関するものである。

［従来の技術］ 第３図に、従来の情報処理装置の構成の図の一例を示す
。

図において、１は記憶装置や入出力装置等とデータや命
令をやりとりするシステムバス、２は命令バッファ等を
含む命令ユニット、３は命令のデコーダ、４は命令のデ
コード内容により、マイクロプログラム等を起動して諸
々の制御を行う制御ユニット、５はＡＬＵ、乗算器、シ
フタ、除算器等から成る演算ユニット、６は演算したデ
ータ等を格納する演算レジスタ群である。

次に動作について説明する。

制御ユニット４によって出されたリクエストによって、
システムバス１を通じて命令ユニット２に取り込まれた
一つの命令は、命令デコーダ３によって各種制御情報に
解読される。制御ユニット４は、解読された各種制御情
報により、オペランドアクセス等の為のアドレス計算を
行う他、オペランドアクセスそのものを行ったり、マイ
クロプログラムを起動し、実際の演算をオペランドと演
算レジスタ間や、あるいは演算レジスタ間同志で行う事
により、命令を実行する。

ここで、−例として下記の様な命令ストリームを考える
。

■レジスタＲ１の内容とレジスタＲＯの内容を加算し、
ＲＯに格納する。

■レジスタＲ２で示されるアドレスの内容と、レジスタ
Ｒ３の内容を乗算しＲ３に格納する。

■レジスタＲＤの内容をシフトし、ＲＤに格納する。

■レジスタＲＤの内容をレジスタＲＦで示されるアドレ
スに格納する。

この時の動作を考えると、■の命令を実行するに当たっ
ては、レジスタＲ１とレジスタＲＯがアクセスされ、加
算器が用いられる。その実行が終わり、■の命令を実行
するが、この時はレジスタＲ２及び、その内容によって
作動するリクエスト制御、レジスタＲ３，乗算器が用い
られる。同様に■の命令の実行は、■の命令実行終了後
にシフタとレジスタＲＤを用いて行われる。■の命令の
実行に関しても同様である。

ここで、上記例では■〜■まではそれぞれの命令実行に
必要な演算器、レジスタは互いに排反である。

［発明が解決しようとする課題］ 従来の情報処理装置は以上の様に、命令単位での実行と
いう考え方に基づいて構成されているので、ある一つの
実行サイクル中では、一つの命令しか実行されず、すな
わち単一の命令に必要なハードウェアのみ動作しており
、動いていない上記のハードウェアがいかに沢山あって
も、実行時間は命令側々の実行時間の一意的な和として
表され、処理能力の限界となっていた。

この発明は、上記のような問題点を解消するためになさ
れたもので、命令の実行に必要なハードウェアが競合を
起こさない命令群においては、同時に命令を実行出来る
情報処理装置を得る事を目的とする。

［課題を解決するための手段コ この発明に係る情報処理装置は、システムバス１を通じ
て命令を取り込む複数の命令ユニット２ａ、２ｂと、上
記各命令ユニット２ａ、２ｂがら出力される命令を各種
制御情報に解読する上記命令ユニット２ａ、２ｂに対応
して設けられた命令デコーダ３ａ、３ｂと、命令デコー
ダ３ａ、３ｂの内容によりマイクロプログラムを起動し
て諸々の制御を行う制御ユニット４と、上記制御ユニッ
ト４と複数のデータバスを介して接続され、演算及び演
算したデータ等を格納する演算ユニット５及び演算レジ
スタ群６と、上記命令デコーダ３ａ。

３ｂによって解読された各種制御情報を実行する場合に
ハードウェアリソースの競合が生ずるが否か認識し、競
合が生ずる時は各種制御情報を順番に実行し、競合が生
じない時は各種制御情報を同時に並列に実行するように
上記制御ユニット４に制御信号を送る優先制御機構７を
備えたことを特徴とするものである。

［作用］ システムバス１を介して各々の命令ユニット２ａ、２ｂ
に命令が取り込まれ、各命令ユニット２ａ、２ｂに対応
して設けられた命令デコーダ３ａ。

３ｂから各種制御情報が出力されると、優先制御１ｉ！
１７は各種制御情報を実行する場合にハードウェアリソ
ースの競合が生ずるか否か確認し、競合が生ずる時には
各種制御情報を順番に実行し、競合が生じない時には各
種制御情報を同時に並列に実行するように制御ユニット
４に制御信号を送る。

ここに制御ユニット４は優先制御機構７の制御信号によ
ってハードウェアリソースの競合が生じなければ、演算
ユニット５、演算レジスタ群６との間で複数のデータバ
スを介してデータのやりとりを行い、並列に各種制御情
報の実行を行う。

［発明の実施例コ 以下、この発明の一実施例を図について説明する。第１
図において、１は記憶装置や入出力装置と命令やデータ
をやりとりするシステムバス、２ａは命令バッファ等を
含む第１の命令ユニット、２ｂは同様な構造の第２の命
令ユニット、３ａは第１の命令ユニットの命令を解読す
る第１の命令デコーダ、３ｂは第２の命令ユニットの命
令を解読する第２の命令デコーダ、７は第１．第２の命
令デコーダ３ａ、３ｂによって解読された各種制御情報
に従って命令を実行する場合にハードウェアの競合が生
じる時に、どちらの命令を先に実行すべきかを制御する
優先制御機構、４は命令のデコード内容及び優先制御機
構からの制御信号によりマイクロプログラム等を起動し
て、諸々の制御′を行う制御ユニット、５ａはＡＬＵ、
５ｂはシフタ、５ｃは乗算器等の演算器、６は演算した
データ等を格納する演算レジスタ群である。ここでＡＬ
Ｕ５ａ、シフタ５ｂ、演算器５Ｃは演算ユニット５を構
成している。

次に動作について説明する。

まず、第１．第２の命令ユニット２ａ、２ｂはハードウ
ェアとして許すかぎりの命令をシステムバス１からプロ
グラムの順に取り込む。これは、第１図においては第１
．第２の命令ユニット２ａ。

２ｂの２つである。したがって第１．第２の命令ユニッ
ト２ａ、２ｂには、実行すべき順序で連続した命令が入
る。

次に、それぞれの命令群は、第１．第２のデコーダ３ａ
、及び３ｂによってデコードされ、それぞれの命令実行
に必要なハードウェアリソースを認識する。この時、そ
れぞれの命令実行に必要なハードウェアリソースの競合
を優先制御機構７が監視していて、競合を起こしている
ならば、命令実行はプログラム順にシーケンシャルに行
われる様に、片方の命令ユニット内の命令実行を待たせ
る様な制御信号を制御ユニットに送る。

ここでハードウェアリソースの競合を起こしていなけれ
ば、演算レジスタ群とそれぞれ独立に結ばれた演算ユニ
ット群を用いて２つの命令を同時に実行する。

ここで従来例で用いた命令ストリームについて考えてみ
る。

■レジスタＲ１の内容とレジスタＲＯの内容を加算して
、ＲＯに格納する。

■レジスタＲ２で示されるアドレスの内容とレジスタＲ
３の内容を乗算し、Ｒ３に格納。

■レジスタＲＤの内容をシフトし、ＲＤに格納。

■レジスタＲＤの内容をレジスタＲＦに示されるアドレ
スに格納。

これらにおいて、それぞれの命令実行に必要なハードウ
ェアリソースを考えると次のようになる。

■に関しては、レジスタＲ１，ＲＯ及び加算器■に関し
ては、レジスタＲ２，Ｒ３及び乗算器及びメモリリクエ
スト装置（これは制御ユニット内に有ると考える） ■に関しては、レジスタＲＤ及びシフタ■に関しては、
レジスタＲＤ及びメモリリクエスト装置 これらの実行において、第１の命令ユニット２ａに■の
命令が取り込まれ、第２の命令ユニット２ｂには■の命
令が取り込まれているとする。

それぞれの命令実行に必要なハードウェアリソースは全
て排反であるので、同時に実行が可能であるとし、制御
ユニットは２の命令を同時に実行する。

やがて命令の処理が進み、■の命令が先に終わったとす
ると第１の命令ユニットに■の命令が取り込まれるが、
これはやはり■の命令とハードウェアリソース上の競合
を起こさないので、■の命令の終了を待たずに直ちに実
行を開始する。

やがて■の命令の実行が終わり、■の命令が第２の命令
ユニット２ａに取り込まれるが、これはレジスタＲＤが
■の命令において競合を起こすので、実行は■の命令が
終了するまで待たされる。

この様にして、プログラム上のコヒーレンシー及び因果
律を破壊する事なく、特別な並列制御命令を用いる事な
く、複数命令を同時に実行する。

なお、上記実施例では、命令ユニット及びデコーダを２
ケとしたが、命令ユニットとデコーダの対応さえとれる
のならば、更に数を増やす事により、より大きな効果を
奏する。

また、演算器群に関しても、上記実施例ではＡＬＵ、シ
フタ、乗算器の３ケのみの場合を記したが、除算器、浮
動小数点演算器等、多種の演算器を更に設けても良い。

また、本実施例ではハードウェアリソースの競合を命令
のデコード時としたが、演算器群に関しては、ある命令
実行サイクル（マイクロ命令による実行タイミング等）
における競合を検知し、その段階での競合制御とすれば
、より実行効率の向上を図る事が可能である。

第２図はこの場合の動作タイミングを示している。

この例の場合、プログラムにＡ−＋Ｂ−＋Ｃの順序で書
かれているものとすると、命令ＢのＡＬＵオペレーショ
ンは、タイミング的に命令ＡＬニア）ＡＬＵオペレーシ
ョンと競合は起こさないので、サイクル１及びサイクル
２が同時に実行され、命令ＣのＡＬＵオペレーションは
タイミング的に命令ＢのＡＬＵオペレーションと競合を
起こすので、次のサイクルまで待たされることになる。

［発明の効果］ 以上説明したようにこの発明に係る情報処理装置によれ
ばシステムバスを通じて命令を取り込む複数の命令ユニ
ットと、上記各命令ユニットから出力される命令を各種
制御情報に解読する上記命令ユニットに対応して設けら
れた命令デコーダと、命令デコーダの内容によりマイク
ロプログラムを起動して諸々の制御を行う制御ユニット
と、上記制御ユニットと複数のデータバスを介して接続
され、演算及び演算したデータ等を格納する演算ユニッ
ト及び演算レジスタ群と、上記命令デコーダによって解
読された各種制御情報を実行する場合にハードウェアリ
ソースの競合が生ずるか否か認識し、競合が生ずる時は
各種制御情報を順番に実行し、競合が生じない時は各種
制御情報を同時に並列に実行するように上記制御ユニッ
トに制御信号を送る優先制御機構を備えたので、ハード
ウェアの競合が生じない命令に対しては同時に命令を実
行することが可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例による情報処理装置の構成
概念図、第２図は他の実施例による動作タイミングの概
念図、第３図は従来の情報処理装置の構成概念図である
。 １・・・・・・システムバス、２・・・・・・命令ユニ
ット、２ａ・・・・・・第１の命令ユニット、２ｂ・・
・・・・第２の命令ユニット、３・・・・・・命令デコ
ーダ、３ａ・・・・・・第１の命令デコーダ、３ｂ・・
・・・・第２の命令デコーダ、４・・・・・・制御ユニ
ット、５・・・・・・演算ユニット、なお、図中同一符
号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. システムバスを通じて命令を取り込む複数の命令ユニッ
   トと、上記各命令ユニットから出力される命令を各種制
   御情報に解読する上記命令ユニットに対応して設けられ
   た命令デコーダと、この命令デコーダの内容によりマイ
   クロプログラムを起動して諸々の制御を行う制御ユニッ
   トと、上記制御ユニットと複数のデータバスを介して接
   続され、演算及び演算したデータ等を格納する演算ユニ
   ット及び演算レジスタ群と、上記命令デコーダによって
   解読された各種制御情報を実行する場合にハードウェア
   リソースの競合が生ずるか否か認識し、競合が生ずる時
   は各種制御情報を順番に実行し、競合が生じない時は各
   種制御情報を同時に並列に実行するように上記制御ユニ
   ットに制御信号を送る優先制御機構を備えたことを特徴
   とする情報処理装置。