JPH0249040Y2 - - Google Patents
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- Publication number
- JPH0249040Y2 JPH0249040Y2 JP8714886U JP8714886U JPH0249040Y2 JP H0249040 Y2 JPH0249040 Y2 JP H0249040Y2 JP 8714886 U JP8714886 U JP 8714886U JP 8714886 U JP8714886 U JP 8714886U JP H0249040 Y2 JPH0249040 Y2 JP H0249040Y2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- voltage
- ram
- external power
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Power Sources (AREA)
Description
【考案の詳細な説明】
［産業上の利用分野］
本考案は改良されたバツクアツプ手段を備えた
メモリ装置に関する。
メモリ装置に関する。
［従来の技術］
この種の装置としては、例えばスタテイツク
RAM（Random Access Memory）（以下Ｓ−
RAMという）を備えたものが知られており、高
価なROM（Read Only Memory）の代用品とし
ても使用できるという特徴をもつている。このよ
うなバツクアツプ手段およびＳ−RAMを備えた
メモリ装置は、例えばカセツトケース内に収納さ
れ、パーソナルコンピユータ本体等に着脱可能に
装着され、同コンピユータのデータ等を記憶し、
本体から切離しても内蔵のバツクアツプ手段によ
つて記憶内容を保持する。
RAM（Random Access Memory）（以下Ｓ−
RAMという）を備えたものが知られており、高
価なROM（Read Only Memory）の代用品とし
ても使用できるという特徴をもつている。このよ
うなバツクアツプ手段およびＳ−RAMを備えた
メモリ装置は、例えばカセツトケース内に収納さ
れ、パーソナルコンピユータ本体等に着脱可能に
装着され、同コンピユータのデータ等を記憶し、
本体から切離しても内蔵のバツクアツプ手段によ
つて記憶内容を保持する。
上述したバツクアツプ手段としては、例えば
CPUを使用し、パーソナルコンピユータ本体か
らの制御信号によつて、Ｓ−RAMのチツプセレ
クト信号電圧を制御するようにしたものがある。
また、第３図に示すように、トランジスタ２１
と、３個の抵抗２２，２３，２４と、Ｓ−RAM
のチツプセレクト電圧とほぼ等しい安定電圧のツ
エナダイオード２５とからなる一種のスイツチン
グ回路がある。
CPUを使用し、パーソナルコンピユータ本体か
らの制御信号によつて、Ｓ−RAMのチツプセレ
クト信号電圧を制御するようにしたものがある。
また、第３図に示すように、トランジスタ２１
と、３個の抵抗２２，２３，２４と、Ｓ−RAM
のチツプセレクト電圧とほぼ等しい安定電圧のツ
エナダイオード２５とからなる一種のスイツチン
グ回路がある。
この回路によれば、外部電源切離時に、ツエナ
ダイオード２５が非導通になるので、トランジス
タ２１は瞬時にオフし、したがつて、トランジス
タ２１のエミツタ電圧はローレベルになり、ここ
に接続したＳ−RAMのチツプセレクト信号入力
端子の電圧も外部電圧切離時に瞬時に強制的にロ
ーレベルになる。
ダイオード２５が非導通になるので、トランジス
タ２１は瞬時にオフし、したがつて、トランジス
タ２１のエミツタ電圧はローレベルになり、ここ
に接続したＳ−RAMのチツプセレクト信号入力
端子の電圧も外部電圧切離時に瞬時に強制的にロ
ーレベルになる。
［考案が解決しようとする問題点］
しかしながら、前記では、回路構成が複雑で
あり、かつコストが高い。
あり、かつコストが高い。
また、前記では、部品点数が多く、消費電力
が大きく、かつコストが高い。
が大きく、かつコストが高い。
そこで本考案の目的は、以上のような問題を解
消し、きわめて簡単な構成であり、消費電力が小
さく、かつコストが低いバツクアツプ手段を備え
たメモリ装置を提供することにある。
消し、きわめて簡単な構成であり、消費電力が小
さく、かつコストが低いバツクアツプ手段を備え
たメモリ装置を提供することにある。
［問題点を解決するための手段］
本考案によれば、各々異なつた数のダイオード
を介してＳ−RAMの電源端子およびチツプセレ
クト信号入力端子を外部電源に接続することによ
つて、外部電源切離時にチツプセレクト信号入力
端子電圧を瞬時にローレベルにする。
を介してＳ−RAMの電源端子およびチツプセレ
クト信号入力端子を外部電源に接続することによ
つて、外部電源切離時にチツプセレクト信号入力
端子電圧を瞬時にローレベルにする。
［実施例］
以下、図面を参照して本考案を詳細に説明す
る。
る。
第１図は本考案を適用したメモリカセツトのバ
ツクアツプ手段およびＳ−RAMを示し、Ｓ−
RAMのアドレスライン、データ入出力ライン等
の他の信号系統は省略する。なお、このメモリカ
セツトは例えばパーソナルコンピユータ本体、コ
ンピユータゲーム機本体に離脱可能に装着される
ような形状、構造をもつており、以下のような部
品を内蔵する。
ツクアツプ手段およびＳ−RAMを示し、Ｓ−
RAMのアドレスライン、データ入出力ライン等
の他の信号系統は省略する。なお、このメモリカ
セツトは例えばパーソナルコンピユータ本体、コ
ンピユータゲーム機本体に離脱可能に装着される
ような形状、構造をもつており、以下のような部
品を内蔵する。
第１図において、１はＳ−RAM、２は内部電
池（例えばリチウム電池）である。３は第１ダイ
オードであつて、アノードを内部電池２に、カソ
ードをＳ−RAM１の電源端子（VDD）に各々接
続する。
池（例えばリチウム電池）である。３は第１ダイ
オードであつて、アノードを内部電池２に、カソ
ードをＳ−RAM１の電源端子（VDD）に各々接
続する。
４は外部電源入力端子であつて、外部電源（た
とえばパーソナルコンピユータの内部電源）５の
出力端に接続される。６は第２ダイオードであつ
て、アノードを外部電源入力端子４に、カソード
をＳ−RAM１の電源端子に各々接続する。
とえばパーソナルコンピユータの内部電源）５の
出力端に接続される。６は第２ダイオードであつ
て、アノードを外部電源入力端子４に、カソード
をＳ−RAM１の電源端子に各々接続する。
７および８は同方向に直列接続した第３および
第４ダイオードであつて、第３ダイオード７のア
ノードを外部電源入力端子４に、第４ダイオード
８のカソードをＳ−RAM１のチツプセレクト信
号入力端子（CS2）に各々接続する。なお、各ダ
イオード３，６，７および８はシリコンダイオー
ドであり、また同一規格のものであつてもよい。
第４ダイオードであつて、第３ダイオード７のア
ノードを外部電源入力端子４に、第４ダイオード
８のカソードをＳ−RAM１のチツプセレクト信
号入力端子（CS2）に各々接続する。なお、各ダ
イオード３，６，７および８はシリコンダイオー
ドであり、また同一規格のものであつてもよい。
９はＳ−RAM１のチツプセレクト信号入力端
子およびアース間に設けた抵抗（例えば10KΩ）
である。
子およびアース間に設けた抵抗（例えば10KΩ）
である。
なお、Ｓ−RAM１のデータ保持可能な電源電
圧（データ保持モード）は例えば4.4〜2.0Vとす
る。これに適応するため、外部電源５の電圧は
5V、内部電池の電圧は3Vとする。
圧（データ保持モード）は例えば4.4〜2.0Vとす
る。これに適応するため、外部電源５の電圧は
5V、内部電池の電圧は3Vとする。
以上のような構成によれば、外部電源入力端子
４を外部電源５に接続した状態（例えばコンピユ
ータ本体にメモリカセツトを挿入した状態）にお
いては、Ｓ−RAM１の電源端子（VDD）には、
第２ダイオード６による電圧降下分（約0.6V）
を5Vから差引いた約4.4Vの電圧が印加される。
内部電池２には第１ダイオード３に阻止されて外
部電源電圧は印加されない。また、Ｓ−RAM１
のチツプセレクト信号入力端子（CS2）には、第
３および第４ダイオード７および８による電圧降
下分（約1.2V）を5Vから差引いた約3.8Vの電圧
が印加される。このような状態で、データ信号、
アドレス信号等の制御が行われる。
４を外部電源５に接続した状態（例えばコンピユ
ータ本体にメモリカセツトを挿入した状態）にお
いては、Ｓ−RAM１の電源端子（VDD）には、
第２ダイオード６による電圧降下分（約0.6V）
を5Vから差引いた約4.4Vの電圧が印加される。
内部電池２には第１ダイオード３に阻止されて外
部電源電圧は印加されない。また、Ｓ−RAM１
のチツプセレクト信号入力端子（CS2）には、第
３および第４ダイオード７および８による電圧降
下分（約1.2V）を5Vから差引いた約3.8Vの電圧
が印加される。このような状態で、データ信号、
アドレス信号等の制御が行われる。
以上のような状態から、メモリカセツトをパー
ソナルコンピユータ本体等の所定の箇所から離脱
し（取り出す）、外部電源入力端子４と外部電源
５とを切り離すと、Ｓ−RAM１の電源端子およ
びチツプセレクト信号入力端子に印加されていた
電圧は急激に低下する。ただし、Ｓ−RAM１の
電源端子には、第１ダイオード３を介して内部電
池２の電圧が印加されるから、同電源端子の電圧
は、約2.4Vまでしか低下しない。一方、Ｓ−
RAM１のチツプセレクト信号入力端子には、内
部電池２からの電圧は第２ダイオード６によつて
阻止されて印加されないから、同チツプセレクト
信号入力端子電圧は実質的に0Vまで低下する。
この様子を第２図に示す。
ソナルコンピユータ本体等の所定の箇所から離脱
し（取り出す）、外部電源入力端子４と外部電源
５とを切り離すと、Ｓ−RAM１の電源端子およ
びチツプセレクト信号入力端子に印加されていた
電圧は急激に低下する。ただし、Ｓ−RAM１の
電源端子には、第１ダイオード３を介して内部電
池２の電圧が印加されるから、同電源端子の電圧
は、約2.4Vまでしか低下しない。一方、Ｓ−
RAM１のチツプセレクト信号入力端子には、内
部電池２からの電圧は第２ダイオード６によつて
阻止されて印加されないから、同チツプセレクト
信号入力端子電圧は実質的に0Vまで低下する。
この様子を第２図に示す。
第２図において、曲線ＡはＳ−RAM１の電源
端子電圧を示し、曲線ＢはＳ−RAM１のチツプ
セレクト信号入力端子電圧を示す。時点ｔ１は外
部電源５からの切離時を示しており、この時点ｔ
１から両端子電圧は併行的に瞬時に低下して、電
源端子電圧（曲線Ａ）は2.4Vになり、チツプセ
レクト信号入力端子電圧（曲線Ｂ）はローレベル
（実質的に0V）になる。このように、Ｓ−RAM
１のチツプセレクト信号入力端子は、ハイインピ
ーダンスであるにもかかわらず、同入力端子と外
部電源端子４とを（順方向にローインピーダンス
である）２つのダイオード７，８によつて接続し
てあるので、外部電源切離時に瞬時にローレベル
（実質的に0V）に低下する。したがつて、Ｓ−
RAM１は内部電池２によつてきわめて安全確実
にデータ保持される。
端子電圧を示し、曲線ＢはＳ−RAM１のチツプ
セレクト信号入力端子電圧を示す。時点ｔ１は外
部電源５からの切離時を示しており、この時点ｔ
１から両端子電圧は併行的に瞬時に低下して、電
源端子電圧（曲線Ａ）は2.4Vになり、チツプセ
レクト信号入力端子電圧（曲線Ｂ）はローレベル
（実質的に0V）になる。このように、Ｓ−RAM
１のチツプセレクト信号入力端子は、ハイインピ
ーダンスであるにもかかわらず、同入力端子と外
部電源端子４とを（順方向にローインピーダンス
である）２つのダイオード７，８によつて接続し
てあるので、外部電源切離時に瞬時にローレベル
（実質的に0V）に低下する。したがつて、Ｓ−
RAM１は内部電池２によつてきわめて安全確実
にデータ保持される。
また、外部電源接続時においても、同様にＳ−
RAM１の電源端子電圧およびチツプセレクト信
号入力端子電圧は併行的に瞬時に上昇する。
RAM１の電源端子電圧およびチツプセレクト信
号入力端子電圧は併行的に瞬時に上昇する。
［考案の効果］
以上、説明したように本考案によれば、ダイオ
ードのもつ電圧降下特性および順方向のローイン
ピーダンスを利用し、Ｓ−RAMの電源端子およ
びチツプセレクト信号入力端子を各々異なつた数
のダイオードを介して外部電源に共通に接続する
ことによつて、外部電源切離時にチツプセレクト
信号入力端子電圧を瞬時にローレベルにすること
ができ、したがつて、きわめて安全確実にメモリ
をバツクアツプすることができる。しかも本考案
によれば、数個のダイオードによつて所期の目的
を達成することができるので、きわめて安価にバ
ツクアツプ手段を備えたメモリ装置を提供するこ
とができる。
ードのもつ電圧降下特性および順方向のローイン
ピーダンスを利用し、Ｓ−RAMの電源端子およ
びチツプセレクト信号入力端子を各々異なつた数
のダイオードを介して外部電源に共通に接続する
ことによつて、外部電源切離時にチツプセレクト
信号入力端子電圧を瞬時にローレベルにすること
ができ、したがつて、きわめて安全確実にメモリ
をバツクアツプすることができる。しかも本考案
によれば、数個のダイオードによつて所期の目的
を達成することができるので、きわめて安価にバ
ツクアツプ手段を備えたメモリ装置を提供するこ
とができる。
第１図は本考案を適用したメモリカセツトの回
路図、第２図は同メモリカセツトにおける電源端
子電圧とチツプセレクト信号入力端子電圧との関
係を示す図、第３図はＳ−RAMのチツプセレク
ト信号入力端子電圧を制御するための回路の一例
を示す図である。 １……スタテイツクRAM、２……内部電池、
３，６，７，８……ダイオード、５……外部電
源。
路図、第２図は同メモリカセツトにおける電源端
子電圧とチツプセレクト信号入力端子電圧との関
係を示す図、第３図はＳ−RAMのチツプセレク
ト信号入力端子電圧を制御するための回路の一例
を示す図である。 １……スタテイツクRAM、２……内部電池、
３，６，７，８……ダイオード、５……外部電
源。
Claims (1)
- 【実用新案登録請求の範囲】 スタテイツクRAMと、 外部電源に前記スタテイツクRAMの電源端子
を逆流防止して接続するためのダイオードと、 前記外部電源に前記スタテイツクRAMのチツ
プセレクト信号入力端子を逆流防止して接続する
ための直列接続した少なくとも２つのダイオード
とを具えたことを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8714886U JPH0249040Y2 (ja) | 1986-06-10 | 1986-06-10 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8714886U JPH0249040Y2 (ja) | 1986-06-10 | 1986-06-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62198597U JPS62198597U (ja) | 1987-12-17 |
| JPH0249040Y2 true JPH0249040Y2 (ja) | 1990-12-21 |
Family
ID=30944106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8714886U Expired JPH0249040Y2 (ja) | 1986-06-10 | 1986-06-10 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0249040Y2 (ja) |
-
1986
- 1986-06-10 JP JP8714886U patent/JPH0249040Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62198597U (ja) | 1987-12-17 |
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