JPH024932B2 - - Google Patents

Description

【発明の詳細な説明】

〔技術分野〕 本発明は、マイクロプロセツサ制御のアダプタ
に生じたエラーを中央制御ユニツトに知らせるエ
ラー処理装置に係り、特に通信制御装置での使用
に適したエラー処理装置に係る。 〔発明の背景〕 通信制御はデータ通信網に適合するように設計
されたデータ処理装置であつて、種々の回線を介
する伝送を取扱う。一般にデータ通信網は中央制
御型であつて、１台又は数台の中央処理装置
（CPU）がその制御を受持つ。各CPUは、端末へ
送信するデータ及び端末から受信したデータを処
理するための特別の規則に従つて動作する。通信
回線を介するデータの送受信は、CPUの制御の
もとに通信制御装置によつて処理される。通信制
御装置は、このような処理機能の他に、標準伝送
手順に直接関係するデイレクトリ機能も持つてい
る。従つて、CPUは通信制御装置を起動した後
は別のオペレーシヨンに進むことができる。 通信制御装置に知能を持たせるため、普通は１
台以上の中央制御ユニツト（以下「CCU」と略
称）が備えられている。CCUは回線アダプタを
介して端末に接続され、更にチヤネル・アダプタ
を介してCPUに接続される。 回線アダプタは多数の通信回線を収容すること
ができ、走査装置によつてそれらの回線を周期的
に走差する。送信すべきデータ及び受信されたデ
ータはランダム・アクセス・メモリにバツフアさ
れる。回線アダプタはマイクロプロセツサを備え
ており、従つてCCUは、CCUと回線との間での
データ交換の制御のようなタスクから解放され
る。 上述のような通信制御装置においては、回線ア
ダプタに生じたエラーをCCUに知らせる必要が
ある。エラー報知には様々の方式が考えられる。
例えば、マイクロプロセツサのマイクロコードを
使用してエラーを知らせることができるが、エラ
ー条件によつてはマイクロプロセツサの障害につ
ながることがあるので、そのような場合はマイク
ロコードの保全性が保証されず、従つてエラーが
CCUに知らされないことになる。 別のやり方として、回線アダプタのマイクロプ
ロセツサを２台にしたり、エラー報知用の専用パ
スを設けたりすることも考えられるが、いずれも
金物量の増加をまねき、更にソフトウエアの追加
或いは変更が必要になる。 〔発明の目的〕 本発明の目的は、アダプタに生じたエラーをマ
イクロプロセツサの助けを借りずにCCUへ知ら
せることができるエラー処理装置を提供すること
にある。 〔発明の概要〕 本発明を適用し得るデータ処理装置（通信制御
装置）はマイクロコード制御型のマイクロプロセ
ツサを含むアダプタ及びこのアダプタを制御する
CCUを備えている。アダプタ内で検出されたす
べてのエラーはアダプタ・エラー記憶手段及びマ
イクロプロセツサの内部エラー記憶手段に記憶さ
れる。アダプタ・エラー記憶手段に記憶されたエ
ラーは、マイクロコードで処理できる、即ちマイ
クロコードの保全性に影響を及ぼさない第１エラ
ーと、マイクロコードで処理できない、即ちマイ
クロコードの保全性に影響を及ぼす第２エラー
（ハード・ストツプ・エラー）とに分類される。
もし第２エラーがみつかると、ハード・ストツプ
信号が発生されて、マイクロプロセツサのオペレ
ーシヨンを停止させる。アダプタ・エラー記憶手
段及び内部エラー記憶手段の内容は、ハード・ス
トツプ信号の発生によつてアダプタからCCUへ
転送される。 〔実施例の説明〕 本発明を適用し得る通信制御装置の一例を第１
図に示す。通信制御装置は通信回線を介する
CPU―端末間のデータ伝送を制御するもので、
端末からCPUへのデータ伝送の場合は、各通信
回線を走査し、通信回線上の到来データを多重化
し、それにより得られたデータ・バーストを高速
チヤルネを介してCPUへ送る。これに対して、
CPUから端末への伝送の場合は、通信制御装置
はCPUから高速チヤネルを介して送られてきた
多重化データを宛先別に分け、各々のデータを指
定された端末へ向ける。 図示の通信制御装置は、幾つかの割込みレベル
を持つた回線網制御プログラム（NCP）のもと
で動作するCCU２を含む。NCPはメモリ３に書
込まれている。CCU２では、何らかの事象が生
じる度に割込み機構４により所与のプログラム・
レベルで割込みがかけられ、それにより事象処理
コードがランされる。 読取専用記憶（ROS）５はNCPのプログラム
命令を実行するための制御ワードを記憶してい
る。命令のOPコードが解読されると、それに対
応する１以上の制御ワードがROS５から読出さ
れ、CCU２の各種コンポーネントの動作を制御
する。 演算部６はALU及びローカル記憶を含む。ロ
ーカル記憶の予め決められた幾つかの記憶位置は
汎用レジスタとして使用される。これらの汎用レ
ジスタはプログラム・レベル別にグループ分けさ
れる。従つて、上位レベルの割込みが生じても、
それまで使用されていた汎用レジスタの内容を別
の場所へ保管する必要はない。 ローカル記憶の一部は、制御プログラムと
CCU内の諸回路（ALUその他）との間の通信に
必要な情報を記憶する外部レジスタとしても使用
される。例えば、制御プログラムは入力命令によ
つて特定の外部レジスタの内容を特定の汎用レジ
スタへロードすることができ、また出力命令によ
つて特定の汎用レジスタの内容を特定の外部レジ
スタへロードすることができる。 CCU２は２つの入出力インターフエースIOC７
ａ及びMIOC７ｂを介して通信制御装置の他の部
分と通信する。 IOC７ａには入出力母線８が接続されている。
CPU（図示せず）は１以上のチヤネル・アダプタ
９ａ，９ｂを介して入出力母線８に接続される。 １以上の回線アダプタも入出力母線８に接続さ
れる。第１図にはそのうちの１つが参照番号１０
で示されている。各回線アダプタ１０は通信制御
装置に接続される複数の異なつた通信回線を収容
し、それらを周期的に走査する。回線アダプタの
数は回線網の構成によつて異なる。 各回線アダプタ１０は、送信データ及び受信デ
ータを回線対応に一時記憶するメモリを含む走査
装置１１と、マイクロプログラムされたマイクロ
プロセツサ１２と、関連する制御記憶１３とで構
成される。マイクロプロセツサ１２は当該回線ア
ダプタ１０に接続されている回線上のデータを処
理する機能を持つており、従つてその分だけ
CCU２のロードが減る。 保守用の入出力インターフエースであるMIOC
７ｂは第２の入出力母線１４に接続される。この
入出力母線１４にはアダプタ１５を介して保守サ
ービス装置１６が接続されている。保守サービス
装置１６もマイクロプログラムされたマイクロプ
ロセツサを含み、アダプタ１８を介してデイス
ク・ユニツト１７に接続され、更にアダプタ２０
を介してコンソール１９に接続される。コンソー
ル１９は通常の操作端末で、デイスプレイ及びキ
ーボードを備えている。 上述のような保守サービス・システムを使用す
ると、操作員による通信制御装置の監視が可能に
なり、またプログラミング・エラーや通信制御装
置内の障害を分離して修復することができる。保
守サービス・システムは、デイスク・ユニツト１
７からのプログラムのローデイング、レジスタの
読取り及び書込み、などのサービス機能を持つて
いる。 保守の面からは、CCU２のメモリ３に記憶さ
れている回線網制御プログラムは、ハードウエ
ア・エラー又は間欠的な伝送エラーによつて通信
制御装置がダウンするのを避けるためのエラー回
復ルーチンを含んでいる。エラー回復ルーチン
は、エラー条件が生じる度に自動的に実行され
る。保守サービス・システムは、通信制御装置に
生じたエラーをまとめて警報の形で中央システム
に知らせる。 障害発見のための診断ルーチンも実行可能であ
る。診断ルーチンはデイスク・ユニツト１７に記
憶されており、従つて中央システム、チヤネル又
は通信制御装置に障害が発生しても、それをデイ
スク・ユニツト１７から読出して実行することが
できる。 CCU２は２種類のオペレーシヨンによつてチ
ヤネル・アダプタ９ａ，９ｂ又は回線アダプタ１
０と通信する。第１のオペレーシヨンはPIOオペ
レーシヨンと呼ばれ、特別の入出力命令によつて
開始される。IBM3705通信制御装置の例でいう
と、IOH命令又はIOH Ｉ命令によつて開始され
る。第２のオペレーシヨンはアダプタによつて開
始され、サイクル・スチール・データ転送に対応
している。 上述のIOH命令はRR形式のアダプタ入出力命
令で、そのフオーマツトは次のとおりである。 IOH命令は、R1フイールドによつて指定され
たCCU内のレジスタとR2フイールドによつて指
定されたチヤネル・アダプタ又は回線アダプタと
の間での転送を生じさせる。 IOH Ｉ命令はRA形式のアダプタ入出力即値
命令で、そのフオーマツトは次のとおりである。 IOH Ｉ命令は、R1フイールドによつて指定さ
れたレジスタとビツト16〜31の即値アドレスによ
つて指定された外部アダプタ・レジスタとの間で
の転送を生じさせる。 或る回線アダプでエラーが生じたとき、もしそ
れによつてマイクロプロセツサ１２にどのような
障害も生じなければ、このエラーは正規のマイク
ロプロセツサ・パス、入出力母線８及びIOC７ａ
を介してCCU２に知らされる。しかし、エラー
がマイクロプロセツサ１２で障害を起こさせ、そ
れによりマイクロコードの保全性が維持できなく
なるのであれば、そのようなエラーはもはや正規
のパスを介してCCU２に知らせることはできな
い。 本発明は、後者のエラーもCCU２に知らせら
れるように、各アダプタに特別の手段を付加した
もので、その例を第２図に示す。 第２図のアダプタ（以下、回線アダプタを意味
するものとする）は、制御記憶１３に記憶されて
いるマイクロプログラムの制御のもとに動作す
る。アダプタにはマイクロ命令で直接アドレス指
定できる２種類のレジスタが含まれている。その
１つはローカル記憶２００を構成する64個のロー
カル記憶レジスタ（LSR）であり、もう１つは、
マイクロプロセツサ１２が外部の諸装置と通信す
るための外部レジスタ（XR）である。外部レジ
スタは、マイクロプロセツサ１２の外部にある装
置（走査装置１１その他）に含まれている。 偶数番データ出力母線（DEBO）２０２は、偶
数値のアドレスを有するローカル記憶レジスタへ
のデータ出力パスとして使用され、奇数番データ
出力母線（DOBO）２０３は、奇数値のアドレ
スを有するローカル記憶レジスタ及び上述の外部
レジスタへのデータ出力パスとして使用される。
マイクロプロセツサ１２は特定の外部レジスタを
指定するアドレスを外部レジスタ・アドレス母線
（XRAB）２０５へ出力し、また特定のローカル
記憶レジスタを指定するアドレスを母線２１２へ
出力する。 ローカル記憶２００、種々の外部レジスタ及び
制御記憶１３からマイクロプロセツサ１２への入
力パスは２つの入力母線２０７及び２０８によつ
て与えられる。そのうち奇数番データ入力母線
（DOBI）２０７は、奇数値のアドレスを有する
ローカル記憶レジスタ、制御記憶１３から読出さ
れた情報（データ又はマイクロ命令）のビツト８
〜15及び外部レジスタのための入力パスとして使
用され、偶数番データ入力母線（DEBI）２０８
は、偶数値のアドレスを有するローカル記憶レジ
スタ及び制御記憶情報のビツト０〜７のための入
力パスとして使用される。マイクロプロセツサ１
２は制御記憶１３のアドレスを母線２１０へ出力
する。 走査装置１１と制御記憶１３、及び制御記憶１
３とCCU２は各々サイクル・スチール・モード
でデータを交換することができる。このサイク
ル・スチール手順は、クロツク２１５の制御のも
とに、マイクロプロセツサ１２のサイクル・スチ
ール要求線２１６を利用してサイクル・スチール
制御回路２１４によつて処理される。サイクル・
スチール制御回路２１４は制御記憶１３も制御す
る。 割込み回路２１７はどの割込みを許可するかを
決定する。割込み要求は走査装置１１、CCU２
（インターフエース２２０を介して）又はエラー
報告回路２２４から母線２２２を介して割込み回
路２１７に受取られる。 エラー報告回路２２４は本発明に従つて設けら
れたもので、アダプタに生じ得る種々のエラーを
検出するための手段を含む。エラー報告回路２２
４は、マイクロプロセツサ１２でエラーが生じた
かどうかを示す信号を線２２６から受取り、更に
母線２０３及び２０５上のビツトを受取る。エラ
ーは２種類即ちマイクロコードで処理可能なもの
と、ハード・ストツプ状態を生じさせるものとに
分類され、それに応じてハード・ストツプ線２２
８が付勢されたり、付勢されなかつたりする。ハ
ード・ストツプ線２２８はマイクロプロセツサ１
２、割込み回路２１７及びインターフエース２２
０に接続されている。 通常のオペレーシヨンでは、インターフエース
２２０はアダプタとCCU２の間の情報交換を行
ない、更にマイクロコードで処理できるエラーを
CCU２に知らせる。しかし、マイクロプロセツ
サ１２の保全性に影響を及ぼすいわゆるハード・
ストツプ・エラーが生じた場合には、エラー報告
回路２２４及びインターフエース２２０はマイク
ロプロセツサ１２の助けを借りずに、そのエラー
をCCU２に知らせることができる。 アダプタは種々のエラーを検出できる複数のチ
エツカを含んでいる。検出されたエラーは特定の
外部レジスタ（第４図のXR03）に書込まれる。
マイクロプロセツサ１２は読取り／書込みモード
においてこの外部レジスタをアクセスすることが
できる。この外部レジスタの各ビツトは対応する
エラーが検出されると、“１”にセツトされる。
ビツトとエラーの対応関係は次のとおりである。 ビツト０：予想外のアダプタ肯定応答 ビツト１：制御記憶１３のデータ書込みチエツ
ク ビツト２：マイクロプロセツサ・チエツク ビツト３：外部レジスタ・アドレス・チエツク ビツト４：制御記憶アドレス・チエツク ビツト５：ローカル記憶アドレス・チエツク ビツト６：アダプタ・インターフエース・チエ
ツク ビツト７：入出力母線チエツク ビツト０〜５のエラーはマイクロプロセツサ１
２の保全性に影響を及ぼし、従つてハード・スト
ツプ状態を生じさせるが、ビツト６及び７のエラ
ーはマイクロコードで処理できる。 ビツト０は、読取り動作又は書込み動作におい
てマイクロコードによつてアクセスされた外部レ
ジスタのアドレスが走査装置１１の外部レジス
タ・アドレス範囲（例えばＸ“0D”〜Ｘ“17”）を
越えていたにもかかわらず、走査送置１１からマ
イクロプロセツサ１２に肯定応答信号が送られて
くると、“１”にセツトされる。 ビツト１は、制御記憶１３の書込み動作中に母
線２０７又は２０８上でパリテイ・エラーが検出
されると、“１”にセツトされる。 ビツト２は、マイクロプロセツサ・エラー線２
２６が活動状態になると、“１”にセツトされる。
これはマイクロプロセツサ１２で何らかのエラー
が生じたことを示す。このエラーを検出するため
のチエツカはマイクロプロセツサ１２にある。マ
イクロプロセツサ１２は自身のチエツカによつて
制御記憶データ・エラー、ローカル記憶／外部レ
ジスタ・データ・エラー又は内部エラーが検出さ
れると、それを自身の内部エラー・レジスタに書
込むと共に、エラー線２２６を付勢する。これら
のエラー状態は、マイクロプロセツサ１２から取
出す事ができる。その時マイクロプロセツサ１２
はこれら３つのエラー状態をDEBO２０２のビツ
ト０、１及び２に各々出力する。 ビツト３は、XRAB２０５上でパリテイ・エ
ラーが検出されると、“１”にセツトされる。
XRAB２０５はアドレス・ビツト及び外部レジ
スタ選択信号を転送する。 ビツト４は、制御記憶１３の読取り／書込み動
作において、制御記憶アドレス母線２１０上でパ
リテイ・エラーが検出されると、“１”にセツト
される。 ビツト５は、ローカル記憶アドレス母線２１２
上でパリテイ・エラーが検出されると、“１”に
セツトされる。 ビツト６は、走査装置１１にある外部レジスタ
の読取り動作中又は書込み動作中に走査装置１１
から肯定応答信号が送られてこなければ、“１”
にセツトされる。 ビツト７は、入出力母線８を介するデータ転送
中に入出力線８上でパリテイ・エラーが検出され
るか、又は入出力母線８上の制御タグのパターン
が無効であることが検出されると、“１”にセツ
トされる。 マイクロコードはエラー回復手順により、その
保全性に影響を及ぼさないエラー（ビツト６及び
７で示される）をCCU２に知らせる。エラー回
復手順についてはあとで説明する。 マイクロコードの保全性に影響を及ぼす他のエ
ラー（ビツト０〜５で示される）は、マイクロプ
ロセツサ１２の助けを借りることなく、エラー報
告回路２２４によりCCU２に知らされる。エラ
ー報告回路２２４の詳細については第４図のとこ
ろで説明する。 各回路の詳細に入る前に、アダプターCCU間
の交換手順を説明しておく。 入出力母線８は下記の表に示す複数の線から成
つている。

【表】

【表】 入出力母線８は、プログラムによつて開始され
るPIO書込み動作及びPIO読取動作を両方共サポ
ートする。PIO書込み動作は、CCUからアダプタ
への情報転送を実現し、PIO読取動作はアダプタ
からCCUへの情報転送を実現する。 PIO書込み動作のステツプは次のとおりであ
る。 (1) CCUがIO線を活動化する。 (2) 入出力母線８へ割込みを要求を出していたア
ダプタがそれらの要求を除去する（IRR）。 (3) CCUがアダプタ・アドレス及び実行すべき
指令を各々B0線及びB1線へ出力し、TA線を
活動する。上表に示したように、B0線及びB1
線は各々９本の線から成つており、ビツト０〜
７とパリテイを並列に転送する。アダプタ・ア
ドレスはB0線のビツト２、３、５〜７によつ
て与えられる。B1線のビツト７は指令ビツト
として使用され、それが０であればPIO書込み
を表わす。 (4) B0線上のアダプタ・アドレスによつて指定
さたアダプタがB1線の指令ビツト７の状態を
認識し、VH線を活動化することにより肯定応
答を与える。 (5) CCUがTA線を非活動化する。 (6) アダプタがVH線を非活動化する。 (7) CCUが転送すべき情報をデータ線へ出力し、
TD線を活動化する。 (8) 選択されたアダプタがこの情報を受取り、
VH線を活動化する。 (9) CCUがIO線を非活動化する。これでPIO書
込み動作が終了し、各アダプタは再び割込み要
求を入出力母線８へ出せるようになる。 次に示すように、PIO読取動作のステツプは基
本的には上と同じである。 (1) CCUがIO線を活動化する。 (2) アダプタが割込み要求を除去する。 (3) CCUが入出力母線８のデータ線にアドレス
及び指令を出力し、TA線を活動化する。 (4) CCUからのアドレスによつて指定されたア
ダプタがデータ・バイト１（B1）のビツト７
（“１”にセツトされている）からPIO読取り動
作を認識し、VH線を活動化することによつて
肯定応答を与える。 (5) CCUがTA線を非活動化する。 (6) アダプタがVH線を非活動化する。 (7) CCUがTD線を活動化する。 (8) アダプタが転送すべき情報を入出力母線８の
データ線へ出力し、VH線を活動化することに
よつてこの情報が有効であることをCCUに知
らせる。 (9) CCUがTD線を非活動化する。 (10) アダプタがVH線を非活動化する。 (11) CCUがIO線を非活動化する。各アダプタは
再び割込み要求を出せるようになる。 割込み要求を出す場合、アダプタはデータ線の
対応するビツトを“１”にセツトする。割込み要
求は特定の外部レジスタ（XR05）に保持され
る。例えば、この外部レジスタのビツト０がレベ
ル１の割込みを表わし、ビツト１がレベル２の割
込みを表わす。 CCUは、アダプタから割込みに関する情報を
入手するためにPIO読取動作を開始することがあ
る。割込み要求がCCUによつて受入れられるの
はIO線が非活動のときだけであり、IO線が活動
化されると、アダプタは割込み要求を除去しなけ
ればならない。 次に第３図を参照しながら、インターフエース
２２０の概略を説明する。 インターフエース２２０は、マイクロプロセツ
サ１２に接続されている４本のデータ母線と入出
力母線８のB0線及びB1線との間で半ワード・デ
ータを転送するための２つのレジスタ３０２及び
３０４を含んでいる。偶数番バイト用のＥレジス
タ３０２は、B0線又はDEBO２０２から１バイ
トのデータを受取り、それをDEBI２０８又はB0
線へ出力する。同様に、奇数番バイト用のＯレジ
スタ３０４はB1線又はDOBO２０３から１バイ
トのデータを受取り、それをDOBI２０７又はB1
線へ出力する。 レジスタ３０２及び３０４の入出力動作は、マ
イクロプロセツサ１２からそれらの入出力ゲート
Ｇ３０６〜３２０へ印加される指令信号によつて
次のように制御される。 入出力母線８上の半ワード・データをレジスタ
３０２及び３０４へ入力する場合には、母線入力
指令信号がゲート３０６及び３０８へ印加され
る。 DEBO２０２及びDOBO２０３上のバイトを
各々レジスタ３０２及び３０４へ入力する場合に
は、ロード指令信号がゲート３１０及び３１２へ
印加される。 レジスタ３０２及び３０４の内容を入出力母線
８へ出力する場合には、母線出力指令信号がゲー
ト３１４及び３１６へ印加される。 レジスタ３０２及び３０４の内容を各々DEBI
２０８及びDOBI２０７へ出力する場合には、ア
ンロード指令信号がゲート３１８及び３２０へ印
加される。 第３図中の「PC」は入出力母線８のB0線及び
B1線上のデータ・バイトを検査するパリテイ検
査回路で、もし誤りがあればパリテイ・エラー信
号を発生し、又パリテイ・ビツトＰを持たない外
部レジスタの内容を入出力母線８へ転送する場合
には、その内容に基いてパリテイ・ビツトＰを生
成する。 インターフエース２２０は上述の他にも種々の
論理回路（第５図〜第８図）を含んでいるが、そ
れらについてはあとで説明する。 本発明に従うエラー報告回路２２４の詳細を第
４図に示す。 発生したエラーは外部レジスタXR03に記録さ
れる。その際、チエツカ４００が発生したエラー
の種類に対応するビツトを“１”にセツトする。
XR03のビツト２は、マイクロプロセツサ１２で
何らかの内部エラーが生じたとき、即ち内部エラ
ー・レジスタ４２０の少くとも１つのビツトが
“１”にセツトされた時に、マイクロプロセツ
サ・エラー線２２６を介して“１”にセツトされ
る。 エラー報告回路２２４には、発生したエラーを
２つのグループに分類するための分類手段が設け
られる。この分類手段は、XR03の内容を受取る
２つのOR回路４０２及び４０４を含む。OR回
路４０２はXR03のビツト６及び７を受取り、そ
のいずれかが“１”にセツトされていると、マイ
クロコードで処理できるエラーが生じたことを示
す信号を出力する。この信号はレベル０即ち最高
優先順位の割込み要求として割込み回路２１７へ
供給される。これに対して、OR回路４０４は
XR03のビツト０〜５を受取り、そのいずれかが
“１”にセツトされていると、マイクロコードで
処理できないエラー即ちハード・ストツプ・エラ
ーが生じたことを示す信号を出力する。この信号
はAND回路４０６に印加される。 ハード・ストツプ・エラーの処理 マイクロプロセツサ１２は外部レジスタXR04
のビツト３をハード・ストツプ禁止ビツトとして
使用する。ハード・ストツプ・エラーが処理され
るのは、このビツトがマイクロプロセツサ１２に
よつて“０”にリセツトされている場合だけであ
る。ハード・ストツプ禁止ビツトが“０”にリセ
ツトされていると、それを反転するインバータ４
０８の出力によりAND回路４０６が条件付けら
れ、そのときOR回路４０４が信号を発生してい
れば、AND回路４０６から高レベルのハード・
ストツプ信号＋HSが発生される。＋HS信号はイ
ンバータ４１０で反転され、それにより線４１２
へ−HS信号が出力される。 −HS信号はOR回路４１４及び線２１６を通
つてサイクル・スチール要求信号としてマイクロ
プロセツサ１２の−CSR入力へ供給される。従
つて線４１２が活動化されると、マイクロプロセ
ツサ１２はサイクル・スチール要求モードに入
る。OR回路４１４の他方の入力には走査装置１
１からのサイクル・スチール要求信号−CSRが
供給される。マイクロプロセツサ１２は、ハー
ド・ストツプ・エラー状態がなくなるまで、この
モードにとどまる。 ハード・ストツプ・エラーの発生に伴うサイク
ル・スチール要求モードにおいては、マイクロコ
ードの制御による処理は停止されるが、クロツク
が中断されることはない。 線４１２上の−HS信号はマイクロプロセツサ
１２のスキヤンイン入力−SI及び割込み回路２１
７にあるAND回路４１６にも供給される。AND
回路４１６の他方の入力には、符号化された割込
みレベル信号が供給される。マイクロプロセツサ
１２は８つの割込みレベルを持つているので、そ
の符号化には３ビツトが必要である。 線４１２上の−HS信号が活動状態（低レベル）
にあれば、AND回路４１６は条件付けられず、
従つて割込み回路２１７によつて選択された割込
みレベルを表わす３ビツトは線４１８へ出力され
ない。 マイクロプロセツサ１２の−SI入力が活動化さ
れ、且つ割込みレベル線４１８が非活動化される
と、内部エラー・レジスタ４２０の内容がDEBO
２０２へ出力される。その場合、ビツト０が制御
記憶１３のデータ・エラーを表わし、ビツト１が
ローカル記憶２００又は外部レジスタのデータ・
エラーを表わし、ビツト２が内部エラーを表わ
す。 XR03の内容は、８つのAND回路４２２−０
〜４２２−７及びドライバ４２４から成る出力回
路によつてDOBI２０７へ出力される。AND回
路４２２−０〜４２２−７はOR回路４２６から
の信号によつて条件付けられる。 OR回路４２６は＋HS信号及びAND回路４２
８の出力を受取る。AND回路４２８は−アンロ
ード指令信号及び外部レジスタ・アドレス解読出
力４３０を受取る。 −HS信号によるサイクル・スチール要求モー
ドにおいては、XRAB２０５及びアンロード線
はエラー発生前の状態に保たれる。ハード・スト
ツプ状態が生じたときに、XR03以外のレジスタ
の内容が母線へ出力されるのを避けるため、
XRAB２０５の１部である外部レジスタ選択線
２０５−Ｂ上の信号がインバータ４３４を通つ
て、AND回路４３２へ供給される。AND回路４
３２は−HS信号を条件付け入力として受取るの
で、ハード・ストツプ状態が生じると、インバー
タ４３４で反転された外部レジスタ選択信号を通
さなくなる。なお、外部レジスタ・アドレスを表
わすビツトは母線２０５−Ａへ出力される。 AND回路４３２の出力は、インバータ４３６
で反転された外部レジスタ・アドレス・ビツトを
受取るアドレス・デコーダ４３８へ付勢信号とし
て送られる。従つて、AND回路４３２が条件付
けられなければ、アドレス・デコーダ４３８は低
レベルの出力信号を発生する。 XR03は電源投入時に又はCCUの制御のもとに
リセツトされ、更にAND回路群４４０からのリ
セツト信号によつてもリセツトされる。 AND回路群４４０を構成している各AND回路
は、DOBO２０３の対応するビツト、アドレ
ス・デコーダ４３８の解読出力４３０及びインバ
ータ４４２で反転された−ロード指令信号を受取
る。従つて、DOBO２０３上の少なくとも１つ
のビツトが非活動状態にあり、XR03アドレス解
読出力が活動状態にあり、且つ−ロード線が活動
状態（低レベル）にあれば、XR03がリセツトさ
れる。 前述のように、XR03の内容は、OR回路４２
６が信号を発生したとき、即ちAND回路４０６
又は４２８が条件付けられたときに、DOBI２０
７へ出力される。 次にCCUへのエラー報告手順について説明す
る。 ＋HS線が活動化されると、第５図の回路によ
つて自動的にレベル１のCCU割込要求が発生さ
れる。この割込み要求は、マイクロコードによる
割込み要求と同様に、IO線が非活動のときに入
出力母線８へ出力される。 CCUの制御プログラムは、このような割込み
要求を受取ると、それがどのアダプタからのもの
かを調べた後、エラー状況を得るためにPIO読取
り動作を開始する。その際、CCUは入出力母線
８のB0線へアダプタ・アドレスを出力し、B1線
へエラー状況読取り指令を出力する。B1線のビ
ツト７はPIO読取り動作を表わす“１”状態にセ
ツトされる。エラー状況読取り指令のOPコード
は“0001”で、B1線のビツト０〜３によつて転
送される。 B0線及びB1線の状態はいずれもインターフエ
ース２２０で調べられる。CCUからのアダプ
タ・アドレスが自身のアドレスと一致し、且つ第
６図のデコーダ６０２でエラー状況読取り指令が
解読されると、AND回路６０３の出力によつて
エラー状況読取りラツチ６０１がセツトされる。
このラツチ６０１のセツト出力は第５図のレベル
１割込み要求ラツチ５００をリセツトする。 インターフエース２２０はVH線を活動化した
後、CCUがTD線を活動化するのを待つ。TD線
が活動化されると、インターフエース２２０は
DOBI２０７へ出力されたXR03の内容（ビツト
０〜５）及びDEBO２０２へ出力された内部エラ
ー・レジスタ４２０の内容（ビツト０〜２）を第
７図及び第８図の回路からB0線及びB1線を介し
てCCUへ転送する。XR03のビツト０〜５はB1
線のビツト位置０〜５へ挿入され、内部エラー・
レジスタ４２０のビツト０〜２はB0線のビツト
位置５〜７へ挿入される。B0線及びB1線の残り
のビツト位置はすべて“０”である。 通常のPIO読取り動作においては、TD線が活
動化されると、レジスタ３０２及び３０４の内容
が入出力母線８へ転送されるが、ハード・ストツ
プ状態ではこのような転送は禁止される。 インターフエース２２０は、最後にVH線を活
動化することによつてPIO読取り動作を終らせ
る。 ハード・ストツプ状態は次のようにしてリセツ
トされる。 CCUの制御プログラムは、読取つたエラー状
況からハード・ストツプ状態の存在を知ると、当
該アダプタを再起動するためにプログラム・リセ
ツト指令を送る。プログラム・リセツト指令は、
ハード・ストツプ状態にあるアダプタのアドレス
（B0線のビツト２〜７）、プログラム・リセツト
を示すOPコード“0100”（B1線のビツト０〜
３）、及びPIO書込み動作を示す指令ビツト（B1
線のビツト７＝“０”）を含む。 前と同じく、インターフエース２２０がアダプ
タ・アドレスを認識し、更に第６図の回路でOP
コードを解読してプログラム・リセツト解読ラツ
チ６１０をセツトする。なお、CCUの制御プロ
グラムは、アダプタがハード・ストツプ状態にな
い場合であつても、プログラム・リセツト指令を
送ることができる。 インターフエース２２０はVH線を活動化した
後、CCUがTD線を活動化するのを待つ。 CCUはTD線を活動化するとき、半ワードデー
タを入出力母線８のB0線及びB1線へ出力する。
この半ワード・データは、アダプタで使用されな
いから、そのビツト構成は任意でよい。 インターフエース２２０はVH線を活動化し
て、PIO書込み動作を終らせる。プログラム・リ
セツト指令の解読に伴つてセツトされたプログラ
ム・リセツト解読ラツチ６１０は、入出力オプレ
ーシヨンが完了するまで、即ち非活動のIO信号
によりリセツトされるまで、その状態を保つ。 ラツチ６１０のセツト出力が活動化されると、
第４図に示したXR04のビツト３が“１”にセツ
トされてハード・ストツプ禁止信号を出力し、更
にマイクロプロセツサ１２のリセツト線４４４が
活動化される。 マイクロプロセツサ１２の内部エラー・レジス
タ４２０を含むすべてのレジスタ（外部レジス
タ、ローカル記憶レジスタなど）の内容は、プロ
グラム・リセツト指令が出されても、変更されな
い。 プログラム・リセツト解読ラツチ６１０はIO
線の非活動化によつてリセツトされるが、XR04
のビツト１（プログラム・リセツト・ラツチ）及
びビツト３（ハード・ストツプ禁止ラツチ）はセ
ツトされたままに保たれ、かくしてハード・スト
ツプ状態が除去される。 ラツチ６１０がリセツトされると、リセツト線
４４４が非活動化されて、一般リセツトのときと
同じく、マイクロプロセツサ１２を割込みレベル
０においてアドレス０の命令のところから再起動
する。これにより、マイクロプロセツサ１２によ
るアダプタの制御が再開される。 割込みレベル０で実行されるアドレス０の命令
はBOB（ブランチ・オン・ビツト）命令である。
最初のBOB命令はXR04のビツト０（一般リセツ
ト・ラツチ）が活動状態にあるかどうかを調べ
る。今の場合はプログラム・リセツトで一般リセ
ツトではないから、XR04のビツト０は非活動状
態にあり、従つて２番目のBOB命令によつて次
のビツト即ちXR04のビツト１（プログラム・リ
セツト・ラツチ）の状態が調べられる。 このビツトは活動状態にあるから、３番目の命
令により、XR03の内容が特定のローカル記憶レ
ジスタへ転送される。 この転送が終ると、４番目の命令がXR03をク
リアする。 新しいエラーが生じたとき再びハード・ストツ
プ機構が動作できるようにするため、ハード・ス
トツプ禁止ラツチ（XR04のビツト３）が５番目
の命令によりリセツトされる。 マイクロプロセツサ１２はすべての外部レジス
タの内容をローカル記憶２００へ転送し、最後に
ローカル記憶レジスタの内容を制御記憶１３へ転
送する。 これが終ると、マイクロプロセツサ１２はレベ
ル０で待機状態に入り、CCUからダンプ指令が
送られてくるのを待つ。 ダンプ指令が送られてくると、マイクロプロセ
ツサ１２は制御記憶１３の内容をCCUへ転送す
る。 マイクロコードによるエラーの処理 マイクロコードは、その保全性に影響を及ぼさ
ないエラー、即ちXR03のビツト６及び７によつ
て示されるエラーをCCUへ知らせるためのエラ
ー回復ルーチンを含んでいる。 第４図において、マイクロコードで処理できる
エラーの発生がチエツカ４００で検出されると、
それに対応するXR03のビツト６又は７が“１”
にセツトされ、それによりOR回路４０２がレベ
ル０の割込み要求を発生する。この割込み要求は
割込み回路２１７からマイクロプロセツサ１２へ
送られる。 マイクロコードはレベル０で次のようなオペレ
ーシヨンを行う。 まずXR03の内容が読取られ（外部レジスタ読
取り動作）、次いで割込みレジスタ（XR05）の
ビツト０を“１”にセツトすることによつて
CCUに対するレベル１の割込み要求が発生され
る。この割込み要求は第５図のインターフエース
回路から入出力母線８へ出力される。次いで
XR03がクリアされ（外部レジスタ書込み動作）、
割込み回路２１７においてレベル０の割込み要求
が除去される。 かくしてマイクロコードはエラーが生じる前の
割込みレベルに戻る。エラー回復ルーチンが実行
され、通常の処理が改めて開始される。 CCUはレベル１の割込み要求に応答して、そ
れがどのアダプタからのものかを調べた後、前述
のエラー状況読取り指令を送る。前と同じく、こ
の指令はインターフエース２２０で解読される。
インターフエース２２０はエラー状況読取り指令
を検出すると、マイクロプロセツサ１２へレベル
１の割込み要求を送り、指令内容をレジスタ３０
４（第３図）に書込む。 マイクロコードは、レベル１に入ると、レジス
タ３０４を読取り、エラー状況読取り動作を認識
し、エラー・ビツト（XR03のビツト６及び７）
をレジスタ３０４にロードする。レジスタ３０４
の残りのビツト０〜５はすべて“０”にセツトさ
れる。レジスタ３０４の内容は、TD線が活動化
されたときに、入出力母線８を介してCCUへ転
送される。最後に、マイクロコードはXR05のビ
ツト０をリセツトすることによつてCCUへのレ
ベル１割込み要求を除去し、通常の処理を再開す
る（第５図）。 これまでの説明は、エラーの発生に伴つて
CCUがアダプタを制御することを前提にしてい
たが、保守システムによる制御も可能である。そ
の場合、保守システムが指令を出し且つエラー状
況を読取るという点を除くと、前述と同じ手順が
使用される。 インターフエース２２０の詳細 第５図はCCUに対するレベル１割込み要求を
発生する回路を示したもので、セツト入力Ｓへの
信号印加によりリセツトされ、リセツト入力Ｒへ
の信号印加のよりリセツトされるシフト・レジス
タ・ラツチ（SRL）５００がレベル１割込み要
求ラツチとして使用されている。 ラツチ５００のセツト信号はOR回路５０１か
ら印加され、リセツト信号はOR回路５０２から
印加される。ラツチ５００は、例えばハード・ス
トツプ・エラーの検出によつて＋HS信号が高
（“１”）レベルになつたときにセツトされ、第６
図のラツチ６０１又は６１０からの＋エラー状況
読取り信号又は＋プログラム・リセツト信号が高
レベルになつたときにリセツトされる。 通常のオペレーシヨンでラツチ５００がセツト
されるのは、アダプタがレベル１の割込み要求を
CCUに送るときである。この状態はXR05のビツ
ト０によつて示される。XR05の内容はDOBO２
０３へ出力される。従つて、XR05がアドレス指
定されたことを示す＋XR05アドレス信号、レジ
スタ・ロード指令が受取られたことを示すロード
指令信号、及びDOBO２０３のビツト０の状態
を示す＋DOBOビツト０信号がいずれも“１”
のレベルになると、AND回路５０３が条件付け
られてセツト信号を発生する。同様にこれら３つ
の信号のうちで＋DOBOビツトだけが“０”の
レベルになると、インバータ５０５の働きによつ
てAND回路５０４が条件付けられ、リセツト信
号を発生する。 ラツチ５００にセツトされたレベル１割込み要
求は、IO線が非活動化されているとき、即ち入
出力オペレーシヨンが実行されていないときに、
AND回路５０６を通つて入出力母線８のB1線へ
出力される。 第６図はエラー状況読取り指令及びプログラ
ム・リセツト指令を解読する回路を示している。 既に説明したように、入出力母線８に含まれる
バイトB1のビツト０〜３が指令のOPコードを表
わし、ビツト７がPIO読取り又はPIO書込みを表
わしているので、デコーダ６０２又は６１１はこ
れらのビツトの状態からエラー状況読取り指令又
はプログラム・リセツト指令を検出する。デコー
ダ６０２及び６１１の入力線上の正負符号は、対
応する指令のOPコード及び指令ビツトの状態に
合わせてある。 例えば、OPコードが“0001”で指令ビツトが
“１”であれば、デコーダ６０２がエラー状況読
取り指令を検出し、AND回路６０３へ検出信号
を送る。AND回路６０３は、この検出信号の他
に、PIOオペレーシヨンが実行中であることを示
す＋PIO信号、及びハード・ストツプ・エラーの
存在を示す＋HS信号が発生されると、条件付け
られてラツチ６０１をセツトする。 セツトされたラツチ６０１の出力は、エラー状
況読取り動作が進行中であることを示す。ラツチ
６０１は、PIOオペレーシヨンの終了に伴つてIO
線が非活動化されると、リセツトされる。 OPコードが“0100”で指令ビツトが“０”で
あれば、デコーダ６１１がプログラム・リセツト
指令を検出して、AND回路６１２へ検出信号を
送る。このとき＋PIO信号が発生されていると、
AND回路６１２が条件付けられて、ラツチ６１
０をセツトする。これは、プログラム・リセツト
動作が進行中であることを示す。ラツチ６１０も
IO線の非活動化によりリセツトされる。 第７図はエラー発生時にDOBI２０７の内容を
入出力母線８（B1）へ転送する回路を示してい
る。第３図のところで説明したように、マイクロ
プロセツサ１２の入力母線２０７，２０８及び出
力母線２０２，２０３間のデータ転送は、原則と
してレジスタ３０２及び３０４を介して行われ
る。 ハード・ストツプ・エラーが生じると、XR03
の内容がDOBI２０７へ出力され、そのうちビツ
ト０〜５が６つのAND回路７０１へ各々供給さ
れる。AND回路７０１は、＋HS信号によつて条
件付けられると、これらのビツト０〜５を母線７
０２を介して別の６つのAND回路７０３へ転送
する。このとき、＋HS信号の他に、レジスタの内
容を入出力母線８へ出力するための＋母線出力指
令信号がインターフエース制御論理によつて発生
されると、AND回路７０３が条件付けられて、
ビツト０〜５を母線７０４へ出力する。 母線７０４上のビツト０〜５はOR回路７０５
を通つて入出力母線８のB1線へ出力され、更に
パリテイ・ビツト生成回路７０７にも供給され
る。パリテイ・ビツト生成回路７０７は、AND
回路７０３からの６ビツトに対するパリテイ・ビ
ツトＰを生成して、B1線へ出力する。ただし、
ハード・ストツプ状態にない場合（−HS＝“１”）
には、パリテイ・ビツト生成回路７０７の動作は
禁止され、＋母線出力信号が発生されたときに、
パリテイ・ビツトＰ付きのデータ・バイトがＯレ
ジスタ３０４からAND回路７０８及びOR回路７
０５を通つて、B1線へ出力される。 Ｏレジスタ３０４の内容をDOBI２０７へ出力
するときは、それらの間に接続されたAND回路
７０９を条件付ける信号＋アンロード指令信号が
発生される。 なお、AND回路７０８及び７０９は第３図の
ゲート３１６及び３２０に各々対応している。 第８図は、通常動作時には、Ｅレジスタ３０２
の内容を入出力母線８のB0線又はDEBI２０８へ
出力し、ハード・ストツプ・エラーが生じると、
DEBO２０２のビツト０〜２をB0線へ出力する
回路を示している。 DEBO２０２のビツト０〜２はAND回路８０
１へ供給され、＋母線出力信号及び＋HS信号の発
生により母線８０２へ出力される。この場合のビ
ツト０〜２はマイクロプロセツサ１２の内部エラ
ー・レジスタ４２０（第４図）から供給されたも
のである。 母線８０２上のビツト０〜２はOR回路８０３
を通つて入出力母線８のB0線へ出力され、更に、
パリテイ・ビツト生成回路８０４にも供給され
る。パリテイ・ビツト生成回路８０４は、ハー
ド・ストツプ・エラーが存在している場合にのみ
AND回路８０１からの３ビツトに対するパリテ
イ・ビツトＰを生成してB0線へ出力する。 通常の動作においては、Ｅレジスタ３０２の内
容は、＋母線出力信号が発生されると、AND回路
８０５、母線８０６及びOR回路８０３を通つて
B0線へ出力され、＋アンロード信号が発生される
と、AND回路８０８を通つてDEBI２０８へ出
力される。AND回路８０５及び８０８は第３図
のゲート３１４及び３１８に各々対応している。

【図面の簡単な説明】

第１図は本発明を適用し得る通信制御装置の構
成を示すブロツク図。第２図は回線アダプタ１０
の構成を示すブロツク図。第３図はインターフエ
ース２２０の概略を示すブロツク図。第４図はエ
ラー報告回路２２４の詳細を示す回路図。第５図
乃至第８図はインターフエース２２０に含まれる
各種制御回路の詳細を示す回路図。

Claims (1)

1. 【特許請求の範囲】 １ マイクロコード制御型のマイクロプロセツサ
   を含むアダプタ及び該アダプタを制御する中央制
   御ユニツトを備えたデータ処理装置において、 前記アダプタに生じたエラーを検出するエラー
   検出手段と、 前記エラー検出手段で検出されたエラーを記憶
   するエラー記憶手段と、 前記エラー記憶手段に記憶されたエラーを前記
   マイクロコードの保全性に影響を及ぼさない第１
   エラー及び前記マイクロコードの保全性に影響を
   及ぼす第２エラーに分類するエラー分類手段と、 前記第１エラーだけがみつかつたときは前記マ
   イクロプロセツサのマイクロコードを介して前記
   中央制御ユニツトに割込みをかけ、前記第２エラ
   ーがみつかつたときはハード・ストツプ信号を発
   生して前記マイクロプロセツサのオペレーシヨン
   を停止させると共に前記中央制御ユニツトに直接
   割込みをかける割込み手段と、 前記割込みが許されると前記エラー記憶手段に
   記憶されていた内容を前記中央制御ユニツトへ転
   送する転送手段とを具備するエラー処理装置。