JPH0249464A - バイ・ｍｏｓ半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 バイ・ＭＯＳ半導体装置に係り、とくに、ｓｏｒ構造の
ラテラルバイポーラトランジスタとＭＯＳ　　トランジ
スタから成るバイ・ＭＯＳ半導体装置に関し。

バイポーラトランジスタとＭＯＳトランジスタをできる
だけ同一の工程で形成可能とすることによって所要マス
ク数と工程数を減少し、よって製造コストの低減を可能
とすることを目的とし。

絶縁層上に形成された半導体単結晶層に画定されたバイ
ポーラトランジスタ領域およびＭＯＳ　Ｉ−ランジスタ
領域を互いに電気的に分離する手段を形成する工程と、
該バイポーラトランジスタ領域に対するベース形成不純
物の注入と咳？ＩＯ５トランジスタ領域に対するウェル
形成不純物またはソース／ドレイン形成不純物の注入も
しくは分離手段形成領域に対するチャネルカット形成不
純物の注入とを同時に施行するか、あるいは、該バイポ
ーラトランジスタ領域に対するエミッタおよびコレクタ
形成不純物の注入と該ＭＯＳ　　トランジスタ領域に対
するソース／ドレイン不純物の注入とを同時に施行する
工程を少なくとも含むように構成する。

〔産業上の利用分野〕

本発明はバイ・ＭＯＳ半導体装置に係り、とくに。

ＳＯＩ構造の半導体単結晶層、すなわち、絶縁層上に形
成された半導体単結晶層にラテラルバイポーラトランジ
スタとＭＯＳトランジスタを形成して成るバイ・ＭＯＳ
半導体装置に関する。

〔従来の技術〕

バイポーラトランジスタとＭＯＳ　　トランジスタを同
一基板上に集積することにより、バイポーラトランジス
タの高速動作とＭＯＳ　　トランジスタの高集積度およ
び低消費電力の特徴を有する集積回路が実用化されてい
る。例えば、バイポーラトランジスタをロジック回路と
して備えたＣＭＯＳセルから成るＳＲＡＭのアクセス速
度は２０ｎｓ程度であり、　ＣＭＯＳのみから構成され
るＳＲＡＭの最高アクセス時間は３５ｎｓに比して総合
的に高速化される。

一方、絶縁層上に形成された半導体単結晶層にトランジ
スタ等の素子を作製する。いわゆる５ＯＩ（Ｓｉｌｉｃ
ｏｎ　ｏｎ　Ｉｎ５ｕｌａｔｏｒ）技術は１個々の素子
が完全に絶縁層により分離された構造を可能とし、その
結果、基板−素子間の寄生容量の低減による高速動作お
“よび低消費電力化をもたらし、また、素子間の耐圧が
容易に向上される等の利点を有する。

〔発明が解決しようとする課題〕

しかしながら、従来のバイ・ＭＯＳ半導体装置では２次
のような理由により、５０１構造の利点を生かすことが
困難であった。

■通常のバイポーラトランジスタと同様に、従来のバイ
・ＭＯＳ構造におけるバイポーラトランジスタはコレク
タ電極となる埋込層を必要とする。

そして、素子を形成するためのエピタキシャル成長層は
この埋込層の上に形成される。その結果。

半導体層の厚さが大きくなり１通常、１μ腸またはそれ
以下の厚さを有するｓｏｒ構造の半導体単結晶層を用い
ることによるＭＯＳ　　トランジスタのソース／ドレイ
ン接合容量の低減効果が得られなくなる ■従来のバイ・ＭＯＳ半導体装置におけるバイポーラト
ランジスタは通常のバイポーラトランジスタの工程に準
じて形成される。したがって、■え■処理面の平坦化の
ために行われるＰＳＧ　（硼珪酸ガラス）膜の溶融等の
ような高温熱処理を行うと。

エミッタ不純物の拡散が過度になりやすく、薄い半導体
結晶層を用いるＳＯＩ構造においては、ベース層の耐圧
不良が発生しやすい。

上記のようなバイポーラトランジスタに起因する問題点
に対して、ラテラルバイポーラトランジスタを用いるこ
とが考えられる。Ｓ０１構造のシリコン層にＮＯ３トラ
ンジスタとしても動作可能なラテラルバイポーラトラン
ジスタを形成することが報告されている（Ｂ、　Ｙ、　
Ｔｓａｕｒ他、　Ｉｔ！ＩＩ！Ｅ　ＥＬＥＣＴＲＯＮＤ
ＥＶＩＣＥ　Ｌｌ！ＴＴＥＲＳ、ＶＯＬ、ＥＤＬ−４，
ＮＯ，８，１９８３，ＰＰ、２６９−２７１）。この素
子の構造は第６図に示すごとくで。

四端子素子として形成され、　ＮＰＮ型のバイポーラト
ランジスタまたはｎチャネル型のＭＯＳトランジスタと
して用いることができるとされている。

しかしながら、上記報告においては、互いにキャリヤの
導電型が異なるバイポーラトランジスタとＮＯ３トラン
ジスタを個別に形成することは開示されておらず、した
がって、ラテラルバイポーラトランジスタとＣＭＯＳ　
トランジスタから構成されるバイ・ＭＯＳ半導体装置に
ついても開示されていない。

また、上記報告においてはベース引出し電極がベース部
の端に設けられているために、ベース抵抗が大きい、あ
るいは、バイポーラトランジスタのベース領域における
不純物濃度と、ＭＯＳトランジスタのチャネル領域にお
けるそれとを、同時に最低化することが困難である。

本発明は、ＳＯＩ構造のバイポーラトランジスタとＭＯ
Ｓトランジスタをできるだけ同一の工程で形成可能とす
ることにより所要マスク数と工程数を減少し、よって製
造コストの低減を図るとともに。

キャリヤの導電型が任意のバイポーラトランジスタとＭ
ＯＳ　トランジスタを組合せて成るバイ・ＭＯＳ半導体
装置さらにはＣＭＯＳ構造を備えたバイ・ＭＯＳ半導体
装置を提供可能とすることを目的とする。

〔課題を解決するための手段〕

上記目的は、絶縁層上に形成された半導体装置晶層と、
該半導体単結晶層に画定されたバイポーラトランジスタ
領域およびＭＯＳ　　トランジスタ領域と、各々の該ト
ランジスタ領域を互いに電気的に分離する手段と、該バ
イポーラトランジスタ領域に形成されたラテラルバイポ
ーラトランジスタと。

複数の該ＭＯ５トランジスタ領域にそれぞれ形成された
異種導電型チャネルのＭＯＳ　　トランジスタから成る
ＣＭＯＳトランジスタまたは該ラテラルバイポーラトラ
ンジスタにおけるキャリヤの導電型と異なる導電型のチ
ャネルを有するＭＯＳ　　トランジスタとを備えたこと
を特徴とする本発明に係るバイ・ＭＯＳ半導体装置、お
よび１絶縁層上に形成された半導体単結晶層に画定され
たバイポーラトランジスタ領域およびＭＯＳ　　トラン
ジスタ領域を互いに電気的に分離する手段を形成する工
程と、該バイポーラトランジスタ領域に対するベース形
成不純物の注入と該Ｍｏｓ　　トランジスタ領域に対す
るウェル形成不純物またはソース／ドレイン形成不純物
もしくはチャネルカント形成不純物の注入とを同時に施
行するか、もしくは該バイポーラトランジスタ領域に対
するエミッタおよびコレクタ形成不純物の注入と該ＭＯ
５トランジスタ領域に対するソース／ドレイン不純物の
注入とを同時に施行する工程を含むことを特徴とする本
発明に係るバイ・ＭＯＳ半導体装置の製造方法によって
達成される。

〔作　用〕

ｓａＩ構造の薄い半導体単結晶層に、不純物拡散領域に
おける不純物濃度を最適値に制御しながら。

ＭＯＳ　トランジスタとともにラテラルバイポーラトラ
ンジスタが形成可能となる。とくに、ＭＯＳトランジス
タのゲート電極の側面およびラテラルバイポーラトラン
ジスタのベース電極の側面にスペーサを設けることによ
り、高性能のＭＯＳ　　トランジスタとラテラルバイポ
ーラトランジスタが形成される。

本発明によれば、ラテラルバイポーラトランジスタとＭ
ＯＳ　　トランジスタは、それぞれにおけるキャリヤの
導電型が同一の場合または異種の場合いずれも任意に形
成可能である。したがって、バイポーラトランジスタと
ＣＭＯＳ　トランジスタから成るバイ・ＣＭＯＳ構造を
形成することも可能である。

また、ラテラルバイポーラトランジスタのベースをベー
ス不純物の横方向拡散によって形成することにより、そ
の厚さを１μｍもしくはそれ以下に精度よく制御できる
。

〔実施例〕

以下本発明の実施例を図面を参照して説明する。

第１図は本発明に係るハイ・ＭＯＳ半導体装置の原理的
構成を示す要部断面図であって、シリコン基板１上の厚
さ１．０μｍ程度の５ｉＯ１層２上に形成された厚さ約
１μｍのシリコン単結晶層３は２分離絶縁層４によって
バイポーラトランジスタ領域５とＭＯＳ　　トランジス
タ領域６および７に分離されフタＰＣから成るＮＰＮ　
　トランジスタが形成されており、　ＭＯＳ　　トラン
ジスタ領域６および７には、ｎ゛−ソース／ドレイン６
Ｓよび６Ｄとゲート６Ｇから成るｎチャネル？ｌＯ５ト
ランジスタおよびｐ＋−ソース／ドレイン７Ｓおよび７
Ｄとゲート７Ｇから成るｐチャネルＭＯＳトランジスタ
がそれぞれ形成されている。なお、５１は例えば多結晶
シリコンから成るベース引出し電極、５３はｎ′″−コ
レクタコンタクト層、５４はエミッタ電極およびコレク
タ電極、６４は前記ｎチャネルＭＯＳ　　トランジスタ
のソース／ドレイン電極、７４は前記ｐチャネルＭＯＳ
　　トランジスタのソース／ドレイン電極、８はゲート
絶縁膜、９は９例えばＰＳＧ　（硼珪酸ガラス）から成
る眉間絶縁層である。

図示のように１本発明のバイ・ＭＯＳ半導体装置は、領
域５に形成されたＮＰＮ　　トランジスタと領域７に形
成されたｐチャネルＭＯ３Ｉ−ランジスタのように、キ
ャリヤの導電型の異なるバイポーラトランジスタとＭＯ
Ｓ　　トランジスタを有する。また、ｎチャネルＭＯＳ
トランジスタとｐチャネルＭＯ３トランジスタの双方が
、　Ｓｏｌ構造によって分離されたＭＯＳ　　トランジ
スタ領域６および７にそれぞれ形成され、バイ・ＣＭＯ
Ｓ構造を有することも可能となっている。

第２図は本発明のバイ・ＭＯＳ半導体装置の製造方法の
一実施例の工程を説明するための要部断面図である。

第２図（ａｌを参照して１例えばウェット酸化法により
シリコン基板ｌ上に厚さ０．５μ−程度のＳｉ０２層２
を形成したのち、　ＣＶＤ（化学気相堆積）法等の周知
の技術を用いて、　ＳｉＯ２層２上に厚さ約１μｍの多
結晶シリコン層を堆積する。この多結晶シリコン層堆積
時に９例えば硼素（Ｂ）のようなｐ型不純物１．５ｘｌ
Ｏ”　／ｃｍ２程度ドープする。上記多結晶シリコン層
をレーザアニール等の方法により再結晶化する。このよ
うにして、比抵抗１０Ωｃｍ程度のｐ型シリコン単結晶
層３を有するＳＯＩ構造の基板を用意する。そして、シ
リコン単結晶層３の表面を。

例えば乾燥酸素ガス中１０００℃で熱酸化し、スルー酸
化膜となる厚さ３００人程以下ＳｉＯ□層１０層形０す
る。

シリコン単結晶層３表面は、バイポーラトランジスタ領
域５およびＭＯＳトランジスタ領域６および７のように
各領域が画定される。そして、　ＭＯＳトランジスタ領
域７におけるシリコン単結晶層３に９例えば燐イオン（
Ｐ゛）のようなｎ型不純物を選択的に注入する。このと
きのイオンエネルギーは１００ＫｅＶ程度とし、注入量
は１ｘｌＯ”／−とする。

次いで、バイポーラトランジスタ領域５におけるシリコ
ン単結晶層３に９例えば硼素イオン（Ｂ゛）のようなｐ
型不純物を選択的に注入する。このときのイオンエネル
ギーは１００ＫｅＶ程度とし、注入量は１ｘｌＯ”／−
とする。そののち、シリコン基板１を、窒素ガス中で１
例えば１２００℃、３時間アニールする。その結果、上
記注入不純物が拡散して。

第２図（ｂ）に示すように、バイポーラトランジスタ領
域５およびＭＯＳ　トランジスタ領域７に、ｐ型拡散領
域５０とｎ型ウェル７０がそれぞれ形成される。

上記ののち、前記ＳｉＯ２層ｌＯを除去し、第２図（Ｃ
１に示すように、バイポーラトランジスタ領域５とＭＯ
Ｓ　　Ｉ−ランジスタ領域６および７をマスクするよう
に１周知のＬＯＧＯＳマスク層を形成する。このマスク
層は、厚さ３００人程以下Ｓｉ０２層１１と厚さ１００
０人程度０ＯｉＪｎ（窒化シリコン）層１２とから成る
。

次いで、前記マスク層から露出している部分のシリコン
単結晶層３を約０．７μｍ選択的にエツチングしたのち
、露出部分に残っているシリコン単結晶層３を局所酸化
してＳｉＯ□から成る分離絶縁層４を生成させる。

そののち、　Ｓｉ３Ｎ４層１２およびＳｉ０ｇ層１１を
除去し。

バイポーラトランジスタ領域５およびＭＯＳトランジス
タ領域６および７のシリコン単結晶層３表面を熱酸化し
て厚さ３００人の５ｉＯｚ膜から成るゲート絶縁層８を
形成する。ここで必要に応じて、　ＭＯＳトランジスタ
領域６および７に対して、闇値電圧を調節するためのｐ
型不純物およびｎ型不純物の選択的注入を行う。次いで
、バイポーラトランジスタ領域５におけるゲート絶縁層
８を選択的に除去する。第２図（ｄ）はこの除去直後に
おける状態を示す。

次いで、シリコン基板１全面に厚さ５０００人程度０多
結晶シリコン層を堆積し、この多結晶シリコン層に導電
性を高めるための不純物として９例えばＢ“イオンを注
入する。このときのイオンエネルギーおよび注入量は、
それぞれ、　５０ＫｅＶおよび１ｘｌＯ”　／−とする
。こののち、多結晶シリコン層上全面に１周知のＣＶＤ
法を用いて厚さ約３０００人のＳｉｎ、層を堆積する。

そして９周知のドライエツチング法を用いて、上記のＳ
ｉｎ、層および多結晶シリコン層をパターンニングし、
第２図（ｅ）に示すように、バイポーラトランジスタ領
域５とＭＯＳ　　トランジスタ領域６および７に、それ
ぞれ、ベース引出し電極７２．ゲート６Ｇおよび７Ｇを
形成する。これらの上には、後述する側壁の一部を構成
するために。

前記多結晶シリコン層上に堆積されたＳｉＯ１層１７が
残留させである。

−次いで、ゲート６Ｇをマスクとして、　ＭＯＳ　　ト
ランジスタ領域６に露出しているシリコン単結晶層３に
ｎ型不純物として９例えば燐（Ｐ′″）イオンを注入す
る。このときのイオンエネルギーおよび注入量は５０Ｋ
ｅＶおよび１ｘｌＯ”　／−とする。これにより、低濃
度のドレイン（ＬＤＤ）を構成するｎ型不純物領域６２
が形成される。

上記ののち、シリコン基板１全面に厚さ約３０００人の
ＳｉＯ□層を堆積し、これを周知のエッチバック法によ
りエツチングする。このエッチバックは。

バイポーラトランジスタ領域５とＭＯＳ　　トランジス
タ領域６および７におけるシリコン単結晶層３が表出し
始める時点を終点として行う。その結果。

第２図（ｆ）に示すように、ベース引出し電極５１とゲ
ート６Ｇおよび７Ｇのそれぞれには厚さ３０００人程度
０側壁１８が形成される。また、それぞれの上面には前
記５ｉＣｈ層１７が残留する。次いで９表出したシリコ
ン単結晶層３表面を熱酸化して、スルー酸化膜２０を形
成する。なお、ベース引出し電極５１にドープした不純
物が上記熱処理においてｐ型拡散領域５０に拡散し、ｐ
゛不純物領域５２が形成される。

次いで、バイポーラトランジスタ領域５およびＭＯＳ　
　トランジスタ領域６におけるシリコン単結晶層３にｎ
型不純物として５例えば砒素（Ａｓ）イオンを選択的に
注入する。このときのイオンエネルギーと注入量は、そ
れぞれ、　１００ＫｅＶおよび１ｘｌＯ”／−とする。

これによりバイポーラトランジスタ領域５にはエミッタ
５Ｅおよびコレクタ５Ｃを構成するｎ３不純物領域５３
が、また、　ＭＯＳ　　トランジスタ領域６にはソース
／ドレインを構成するｎ・不純物領域６３が形成される
。さらに、　ＭＯＳ　　トランジスタ領域７におけるシ
リコン単結晶層３にｐ型不純物として１例えばＢ゛イオ
ン選択的に注入する。

このときのイオンエネルギーおよび注入量は、それぞれ
、　３０ＫｅＶおよび１ｘｌＯ”／−とする。これによ
り、ソース／ドレインを構成するｐ゛不純物領域７３が
形成される。

上記ののち、シリコン基板１を乾燥酸素中１０００℃で
熱処理する。これにより、第２図（ｇ）に示すように、
各領域において薄いＳｉ０２層２０に覆われたシリコン
単結晶層３上に図示しないブロック酸化膜が生成すると
ともに、バイポーラトランジスタ領域５およびＭＯＳ　
トランジスタ領域６におけるｎ゛不純物領域５３とＭＯ
Ｓ　　トランジスタ領域７におけるｐ゛不純物領域７３
がそれぞれの領域における５ｉＯｚ層２に達するまで拡
散する。

次いで、シリコン基板１全面に保護層として。

例えばＰＳＧ　（硼珪酸ガラス）層２２を堆積したのち
。

その所定位置にコンタクト孔を形成し１図示のように、
これらコンタクト孔を通じてｎ゛不純物領域５３および
６３とｐ゛不純物領域７３にそれぞれ接続される１例え
ばアルミニウムから成る電極２４を形成する。このよう
にして、ｎ°不純物領域５３をエミッタおよびコレクタ
とし、ｐ型不純物領域５０をコレクタとするラテラルバ
イポーラトランジスタがバイポーラトランジスタ領域５
に、また、ｎ゛不純物領域６３をソース／ドレインとす
るＬＤＤ構造のｎチャネルＭＯＳ　　トランジスタがＭ
ＯＳ　　トランジスタ領域６に、ｐ゛不純物領域７３を
ソース／ドレインとするｐチャネルＭＯＳトランジスタ
がＭＯＳ　　トランジスタ領域７にそれぞれ形成され９
本発明のバイ・ＭＯＳ半導体装置が完成される。

第３図は本発明に係るバイ・ＭＯＳ半導体装置の製造方
法の別の実施例の工程を説明するための要部断面図であ
る。

前記実施例と同様にＳｉＯ２層上に形成されたシリコン
単結晶層を有するシリコン基板を準備する。

本実施例においては、シリコン単結晶層にはｎ型不純物
がドープされ、比抵抗５Ωｃｆｆｌを有する。第３図（
８）を参照して、上記のシリコン単結晶層３を選択的に
エツチング除去し、　５ｉＯｚ層２に達する溝２５を形
成する。このようにして、シリコン単結晶層３をバイポ
ーラトランジスタ領域５とＭＯＳトランジスタ領域６お
よび７に分離する。

前記各領域におけるシリコン単結晶層３の表面を熱酸化
し、厚さ約３００人のＳｉＯ□層２６層形６する。

５ｉＯｚ層２６は溝２５内の酸化を目的として設けられ
る。

そして１例えば周知のＣＶＤ法を用いて、シリコン基板
１全面に厚さ１μｍ程度のＳｉＯ２層を堆積したのち、
これを１周知のエッチバンク法を用いて除去する。その
結果、第３図（ｂ）に示すように、前記溝２５内に上記
ＳｉＯ２層が残留し９分離絶縁層４を形成する。上記エ
ッチバンクの際に２バイポーラトランジスタ領域５の一
部を図示しないレジスト層によりマスクしておく。その
結果、バイポーラトランジスタ領域５におけるシリコン
単結晶層３上の一部を覆うＳｉＯ，層４１が残留する。

上記レジスト層によりマスクされていない領域において
は前記Ｓｉ０１層２６が除去され、シリコン単結晶層３
が露出してしまう場合がある。このため、上記エッチバ
ンク工程ののち、熱酸化を施す、これにより１次工程に
おいてスルー酸化膜となる厚さ約２００人のＳｉＯ□層
が形成される。このＳｉ０１層には符号２６を付しであ
る。

次いで、第３図（Ｃ）に示すように、ＭＯＳトランジス
タ領域６をレジスト層２７により選択的にマスクし。

バイポーラトランジスタ領域５およびＭＯＳ　　トラン
ジスタ領域７に露出しているシリコン単結晶層３にｎ型
不純物として１例えば燐イオン（Ｐ゛）を注入する。こ
の注入におけるイオンエネルギーおよび注入量は、それ
ぞれ、　１００ＫｅＶおよび４ｘｌＯ”／　ｃｊとする
。上記注入において、バイポーラトランジスタ領域５に
残留する５ｉＣｈ層４１はマスクとして作用する。

次いで、第３図（ｄｌに示すように、レジスト層２８に
よりＭＯＳトランジスタ領域７を選択的にマスクし、露
出するシリコン単結晶層３にｐ型不純物として１例えば
硼素イオン（Ｂ＋）を注入する。この注入におけるイオ
ンエネルギーおよび注入量は。

それぞれ、　１００ＫｅＶおよび２ｘｌＯ”／−とする
。上記Ｂ９イオンの注入において、バイポーラトランジ
スタ領域５に残留する５ｉ０２層４１はマスクとして機
能する。上記の工程において、バイポーラトランジスタ
領域５におけるシリコン単結晶層３の露出部分にはＢｅ
イオンとＰ＋イオンの双方が注入されるが、Ｂ°イオン
の飛程はＰ゛イオンそれより大きいため、Ｉいｐ要領域
５５が形成される。

上記ののち、レジスト層２８を除去し９次いで。

Ｓｉ０２層４１を選択的に除去する。Ｓｉ０２層４Ｉの
選択的除去は、レジスト層２８を除去したのち、シリコ
ン基板１全面にレジスト層を塗布し、シリコン単結晶層
３が表出されるまでエッチバックを行うことにより達成
できる。次いで、シリコン基板ｌを乾燥酸素ガス中、　
９００℃で熱処理し、さらに、窒素ガス中１２００℃で
熱処理する。その結果、第３図（８１に示すように、各
トランジスタ領域５，６．７に表出するシリコン単結晶
層３表面に厚さ２００人程鹿の３１６層２９が生成する
とともに、上記各トランジスタ領域に注入されている不
純物が拡散する。この拡散により、バイポーラトランジ
スタ領域５における薄いｐ要領域５５はシリコン単結晶
層３を層厚方向に縦断するように移動する。ＭＯＳ　ト
ランジスタ領域６および７のそれぞれにおけるシリコン
単結晶層３は、全体がｐ型ウェルおよびｎ型ウェルとな
る。なお１本発明者により、上記のようにして薄いｐ要
領域５５から成るベースを有するバイポーラトランジス
タの製造方法が開示されている。

（特願昭６３−０７３１２５．昭和６３年０３月２９日
付）上記ののち、必要に応じて、上記ｐ型ウェルおよび
ｎ型ウェルに形成されるＭＯＳ　　トランジスタの閾値
電圧（Ｖい）の調節のために、それぞれの領域に対して
所定導電型および濃度の不純物を選択的にイオン注入す
る。前記Ｓｉｎ、層２９は、このイオン注入におけるス
ルー酸化膜として機能するものであり、Ｖい調節のため
のイオン注入を行わない場合には、上記酸素ガス中にお
ける熱処理は省略してよい。Ｓｉｎ、層２９が形成され
ている場合には、上記Ｖい調節のためのイオン注入後に
これを除去する。

上記ののち、シリコン基板ｌを乾燥酸素ガス中１０００
℃で熱処理し、第３図（ｆ）に示すように、各トランジ
スタ領域５．６および７におけるシリコン単結晶層３表
面にゲート酸化膜となる厚さ約３００人のＳｉ０１層８
を形成し、バイポーラトランジスタ領域５におけるこの
Ｓｉ０１層８を選択的に除去する。

この場合、バイポーラトランジスタ領域５領域において
、コレクタを構成する部分のシリコン単結晶層３がマス
クされるように５ｉＯｚ層８を残す。

次いで、シリコン基板１全面に厚さ５０００人程度０多
結晶シリコン層を堆積し、このれに１例えばＢ＋イオン
を注入したのち、さらに、厚さ３０００人程度０Ｓｉ０
１層を積層する。上記注入は、イオンエネルギー５０Ｋ
ｅＶ、注入量５ｘｌＯ”／　ａａで行う。そして。

周知のりソゲラフ技術を用いて、上記Ｓｉ０１層および
多結晶シリコン層をパターンニングし、第３図（幻に示
すように、バイポーラトランジスタ領域５にベース引出
し電極５１を、　ＭＯＳ　トランジスタ領域６および７
にゲー）６Ｇおよび７Ｇをそれぞれ形成する。符号３０
は上記多結晶シリコン層とともにパタ−ンニングされた
Ｓｉｎ、層である。

必要に応じ、ゲー）６Ｇおよび７Ｇならびに図示しない
レジスト層をマスクとして、　ＭＯＳ　　Ｉ−ランジス
タ領域６および７のそれぞれにＬＤＤを形成するための
不純物を選択的にイオン注入する。このイオン注入は５
例えばＭＱＳ　　トランジスタ領域６に対してはＰ４イ
オンをイオンエネルギー５０ＫｅＶ　、注入量１χ１０
Ｉｆｆ／−で、　ＭＯＳ　　トランジスタ領域７に対し
てはＢＰ、”イオンをイオンエネルギー１０ＫｅＶ、注
入量１χ１０”／　ｅｌｌで行う。第３図（勢において
、符号６２および７２は、それぞれ、ＬＤＤを構成する
ｎ型不純物領域およびｎ型不純物領域を示す。

次いでシリコン基板１全面に厚さ３０００人程度０ｐ型
不純物として１例えばＢＰ、、”イオンを注入し。

バイポーラトランジスタ領域５にエミッタおよびコレク
タコンタクト層となるｎ３−不純物領域５３を、ＭＯＳ
トランジスタ領域６にソース／ドレインとなるｎ゛−不
純物領域６３を、　　ＭＯＳトランジスタ領域７にソー
ス／ドレインとなるｐ゛−不純物領域７３を、それぞれ
形成する。上記Ａｓ”イオンおよびＢＦ、°イオンの注
入は、それぞれ、イオンエネルギー１００にｅＶおよび
３０ＫｅＶで行い、注入量はいずれも１ｘｌＯ”／　ａ
Ｊとする。なお、上記における側壁３２は１例えば多結
晶シリコン層から成り、酸化によりその表面にＳｉ０ｇ
層を形成した構成であってもよい。

ゲート６Ｇおよび７ＧのそれぞれにＳｉＯ２から成る側
壁３２を形成する。そして、バイポーラトランジスタ領
域５およびＭＯＳ　　トランジスタ領域６に選択的に。

ｎ型不純物として５例えばＡｓ”イオンを同時に注入し
、一方、　ＭＯＳ　　トランジスタ領域７に選択的に。

以下度の５ｉＯｚ層（図示省略）および厚さ１μｍ程度
のＰＳＧ　（硼珪酸ガラス）層ＰＳＧ層３３を順次堆積
しそれぞれの所定位置に周知のリソグラフ技術を用いて
コンタクト孔を設ける。そして、これらコンタクト孔を
通じて、ｎ゛−エミッタ７Ｅ、　　Ｂ＋−コレクタコン
タクト層５３．ｎ”−ソース／ドレイン６Ｓおよび６Ｄ
、ｐ”−ソース／ドレイン７Ｓおよび７Ｄにそれぞれ接
続するエミッタおよびコレクタ電極５４、ソース電極お
よびドレイン電極６４および７４を形成して２本発明に
係るバイ・ＭＯＳ半導体装置が完成される。

第４図は本発明のバイ・ＭＯＳ半導体装置の製造方法の
さらに別の実施例の工程を説明するための要部断面図で
あって、ラテラルバイポーラトランジスタのベース領域
に対する不純物の注入とＭＯＳトランジスタのソース／
ドレイン領域に対する不純物の注入とを同時に施行する
場合を示す。

第４図（ａ）に示すように、第２図と同様にして。

シリコン基板１上に厚さ０．５μｍ程度のＳｉＯ□層２
が形成されており、このＳｉ０１層２上に９例えばｎ型
のシリコン単結晶層３が形成されている。シリコン単結
晶層３は分離絶縁層４によってバイポーラトランジスタ
領域５とＭＯＳ　　トランジスタ領域７に分離されてい
る。シリコン単結晶層３０表面には、熱酸化により厚さ
約３００人のＳｉＯ２層１０が形成されている。

バイポーラトランジスタ領域５におけるベース領域とＭ
ＯＳ　　トランジスタ領域７全体をマスクするためのレ
ジスト層２７を形成したのち、ｎ型不純物として１例え
ば砒素イオン（Ａｓ”　）をイオン注入して、ラテラル
ｎｐｎ　　トランジスタのエミッタおよびコレクタとな
るｎ”−ｊｆｆ域５３を形成する。

次いで２．レジスト層２７およびＳｉ０２層１０を除去
したのち、第４図（ｂｌに示すように、シリコン単結晶
層３０表面を熱酸化し、ゲート絶縁層８を形成し。

ＭＯＳ　トランジスタ領域７の所定領域に多結晶シリコ
ン層から成るゲート７Ｇを形成し１次いで、パイボー　
ラトランジスタ領域５のベース領域に対応する開口を有
するレジスト層２８を形成する。そして。

ゲート７Ｇおよびレジスト層２８をマスクとして、単結
晶シリコン層３にｎ型不純物として１例えば硼素イオン
（Ｂ＋）をイオン注入する。このようにして、バイポー
ラトランジスタ領域５にはｎｐｎ　　トランジスタのベ
ースとなるｐ”４ｒＭ域が、また、　ＭＯＳトランジス
タ領域７にはｐチャネルＭＯＳ　　Ｉ−ランジスタのソ
ース／ドレインを構成するｐ”−ｅＩ域７３がそれぞれ
形成される。

第５図本発明のバイ・ＭＯＳ半導体装置の製造方法のさ
らに別の実施例の工程を説明するための要部断面図であ
って、ラテラルバイポーラトランジスタのベース領域に
対する不純物の注入とＭＯＳ　トランジスタのチャネル
カットを形成するための不純物の注入を同時に施行する
場合を示す。

第５図（ａ）に示すように、第３図と同様にして。

シリコン基板１上に厚さ０．５μｍ程度のＳｉ０１層２
が形成されており、この５ｉＯｚ層２上に９例えばｐ型
のシリコン単結晶層３が形成されている。シリコン単結
晶層３は分離絶縁層４によってバイポーラトランジスタ
領域５とＭＯＳ　　トランジスタ領域６に分離されてい
る。シリコン単結晶層３の表面に。

熱酸化による厚さ約３００人のＳｉ０２層１０とＣＶＤ
法による厚さ約１０００人の５ｉｚＮａ層１２を形成し
たのち。

ＭＯＳ　　トランジスタ領域内の所定領域を覆うレジス
ト層２７を形成する。レジスト層２７をマスクとして。

Ｓｉ、Ｎ、層１２を選択エツチングしたのち１表出して
いるシリコン単結晶層３にｐ不純物として９例えば硼素
イオン（Ｂ゛）をイオン注入する。この注入条件の例は
、イオンエネルギーが１００ＫｅＶ、　　ドーズ量が１
ｘｌＯ”／ｃＩａｔ’ある。

レジスト層２７を除去したのち１通常のＬＯＣＯＳ法と
同様に、５ｉＪ４層１２をマスクとしてシリコン単結晶
層３を熱酸化する。その結果、第５図中）に示すように
、ＭＯＳトランジスタ領域６の周囲にＳｉＯ□から成る
分離絶縁層４１とチャネルカットを構成するｐ”−ｅＩ
域３１が形成される。バイポーラトランジスタ領域５に
もＳｉＯ□層４２層形２される。そののち。

５ｉ３Ｎａ層１２を除去し、さらにバイポーラトランジ
スタ領域５におけるＳｉｎ、層４２を選択的に除去する
。

次いで、ＭＯＳトランジスタ領域６に残留する前記Ｓｉ
０ｇ層１０を除去したのち、シリコン単結晶層３の表面
を熱酸化し、第５図（Ｃ）に示すように、　５ｉＯｚゲ
一ト絶縁層８を形成する。こののち、バイポーラトラン
ジスタ領域５に９例えば多結晶シリコンから成るベース
電極５１を、また、ＭＯＳトランジスタ領域６にゲー）
６Ｇをそれぞれ形成する。なお、上記におけるゲート絶
縁層８と同時にバイポーラトランジスタ領域５のシリコ
ン単結晶３表面に生成しているＳｉｎ、層を、ベース電
極５１等の形成前にあらかじめ選択的に除去しておく。

上記ののち、ベース電極５１およびゲート６Ｇと。

分離絶縁層４１および４２をマスクとして、シリコン単
結晶層３の露出表面にｎ型不純物として砒素イオン（Ａ
ｓ”　）をイオン注入し、　ｎｐｎバイポーラトランジ
スタのエミッタおよびコレクタを構成するｎ・−領域５
３およびｎチャネルＭＯＳ　　トランジスタのソース／
ドレインを構成するｎｏ−領域６３を形成する。

上記のように１本実施例においては、　ｎｐｎバイポー
ラトランジスタのベースを形成するｐ型不純物と、ｎチ
ャネルＭＯＳ　　トランジスタの周囲におけるチャネル
カットを構成するｐ型不純物との同時注入が行われる。

なお、上記各実施例においては、バイポーラトランジス
タ領域５にはｎｐｎ型のバイポーラトランジスタを形成
する場合を示したが、領域５にｐｎｐ型のバイポーラト
ランジスタを形成であることは容易に理解できる。

〔発明の効果〕

本発明によれば、ＳＯＩ構造を有するシリコン単結晶層
にバイポーラトランジスタとＭＯＳ　　トランジスタを
共通の工程で形成可能とし、高密度・高性能のバイ・Ｍ
ＯＳ半導体装置もしくはバイ・ＣＭＯＳ半導体装置をＭ
ＯＳトランジスタの実用化を促進する効果がある。

【図面の簡単な説明】

第１図は本発明に係るバイ・ＭＯＳ半導体装置の原理的
構成を示す要部断面図。 第２図は本発明のバイ・ＭＯＳ半導体装置の製造方法の
一実施例の工程を説明するための要部断面図。 第３図ないし第５図は本発明のバイ・ＭＯＳ半導体装置
の製造方法の別の実施例の工程を説明するための要部断
面図。 第６図はＭＯＳ　　Ｉ−ランジスタとしても動作するラ
テラルバイポーラトランジスタをＳＯＩ　シリコン再結
晶層に形成した従来の半導体装置の構造を示す断面図 である。 図において。 １はシリコン基板。 ２と１０と１１と１７と２０と２６とと２９と３０と４
２は５ｉ（ｈ層。 ３はシリコン単結晶層。 ４と４１は分離絶縁層。 ５はバイポーラトランジスタ領域。 ６と７はＭＯＳ　　トランジスタ領域。 ４Ｂはベース。 ４Ｃはコレクタ ７Ｅはエミッタ ６Ｇおよび７Ｇはゲート ６Ｓと７８はソース。 ６Ｄと７Ｄはドレイン。 ９と２２と３３はＰＳＧ層。 ８はゲート絶縁層。 １２はＳｉ、Ｎ、層１ １８と３２は側壁。 ２４と５４と６４と７４は電極。 ２５は溝。 ２７と２８はレジスト層。 ３１と５２と７３はｐ＋−領域。 ５０と５５と７２はｐ型頭域。 ５１はベース引出し電極。 ５３と６３はｎ゛−領域。 ６０と７０はウェル。 ６２はｎ型領域。 である。 子方−ロ月のバ゛イ・ＭｏＳ　牛７１４祭桑艷ｉの洞咋
以゛事　　１　　図 ＳＯ■シリコ゛／４干ろ晶ノら（−ｆ’＞θ叉、ｊＪＬ
Ｔ−ラブラルバ季ポーラ・す ＭＯＳトランジス２ 千　４　に ＋発口月の　喉道順才法の一宸彷邑メダ″］牛　２　ω
　（ぺの１） ＋発側の菫造必迭の一莢ザ９ 半　２図　（埒の２） 本４巴日月の製ｄ１方禾の号す切＊岑句金り勇Ｅ　　３
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３　図　　Ｃそのフ〕 ４（発日月ＶＪ均ｌ云１さ−ｊ未の男りの実施イダ′Ｊ
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Claims (8)

【特許請求の範囲】
1. （１）絶縁層上に形成された半導体単結晶層と、該半導
   体単結晶層に画定された少なくとも一つのバイポーラト
   ランジスタ領域および複数のＭＯＳトランジスタ領域と
   、 各々の該トランジスタ領域を互いに電気的に分離する手
   段と、 該バイポーラトランジスタ領域に形成された一導電型の
   エミッタおよびコレクタを有するラテラルバイポーラト
   ランジスタと、 該ＭＯＳトランジスタ領域の一つに形成された一導電型
   のソース／ドレインを有するＭＯＳトランジスタと、 該ＭＯＳトランジスタ領域の他の一つに形成された反対
   導電型のソース／ドレインを有するＭＯＳトランジスタ とを備えたことを特徴とするバイ・ＭＯＳ半導体装置。
2. （２）絶縁層上に形成された半導体単結晶層と、該半導
   体単結晶層に画定されたバイポーラトランジスタ領域お
   よびＭＯＳトランジスタ領域と、各々の該トランジスタ
   領域を互いに電気的に分離する手段と、 該バイポーラトランジスタ領域内の所定領域に一導電型
   不純物を選択的に注入して形成されたエミッタおよびコ
   レクタを有するラテラルバイポーラトランジスタと、 該ＭＯＳトランジスタ領域内の所定領域に反対導電型不
   純物を選択的に注入して形成されたソース／ドレインを
   有するＭＯＳトランジスタ とを備えたことを特徴とするバイ・ＭＯＳ半導体装置。
3. （３）絶縁層上に形成された半導体単結晶層と、該半導
   体単結晶層に画定されたバイポーラトランジスタ領域お
   よびＭＯＳトランジスタ領域と、各々の該トランジスタ
   領域を互いに電気的に分離する手段と、 該バイポーラトランジスタ領域内の所定領域に選択的に
   注入した不純物の該所定領域外への横方向拡散により形
   成された拡散層をベースとして有するラテラルバイポー
   ラトランジスタと、 該ＭＯＳトランジスタ領域に形成されたＭＯＳトランジ
   スタ とを備えたことを特徴とするバイ・ＭＯＳ半導体装置。
4. （４）該ＭＯＳトランジスタの有するゲートの側面およ
   び該ラテラルバイポーラトランジスタの有するベース電
   極の側面のそれぞれに、少なくともその表面が絶縁物で
   覆われた側壁が設けられていることを特徴とする請求項
   １ないし３のバイ・ＭＯＳ半導体装置。
5. （５）絶縁層上に形成された半導体単結晶層に画定され
   たバイポーラトランジスタ領域およびＭＯＳトランジス
   タ領域を互いに電気的に分離する手段を形成する工程と
   、 該バイポーラトランジスタ領域に対するベース形成不純
   物の注入と該ＭＯＳトランジスタ領域に対するウエル形
   成不純物またはソース／ドレイン形成不純物の注入とを
   同時に施行する工程 を含むことを特徴とするバイ・ＭＯＳ半導体装置の製造
   方法。
6. （６）該バイポーラトランジスタ領域内の所定領域を覆
   うマスクを形成する工程と、 該マスクから露出する領域に対して前記ベース形成不純
   物を注入する工程と、 該不純物の注入後に熱処理を施す工程 を含み、該マスク下の該バイポーラトランジスタ領域に
   対して横方向拡散した該不純物の拡散層をベースとして
   用いることを特徴とする請求項５のバイ・ＭＯＳ半導体
   装置の製造方法。
7. （７）絶縁層上に形成された半導体単結晶層に画定され
   たバイポーラトランジスタ領域およびＭＯＳトランジス
   タ領域を互いに電気的に分離する手段を形成する工程と
   、 該バイポーラトランジスタ領域に対するエミッタおよび
   コレクタ形成不純物の注入と該ＭＯＳトランジスタ領域
   に対するソース／ドレイン不純物の注入を同時に施行す
   る工程 を含むことを特徴とするバイ・ＭＯＳ半導体装置の製造
   方法。
8. （８）絶縁層上に形成された半導体単結晶層に画定され
   たバイポーラトランジスタ領域とＭＯＳトランジスタ領
   域を互いに電気的に分離する手段を形成する工程 該バイポーラトランジスタ領域に対するベース形成不純
   物の注入と該分離手段が形成される領域に対するチャネ
   ルカット形成不純物の注入を同時に施行する工程 を含むことを特徴とするバイ・ＭＯＳ半導体装置の製造
   方法。